JP2005345199A - 差動ピーク検出回路 - Google Patents

Abstract

【課題】 差動入力信号に対するピーク検出を差動信号のまま行い、結果として得られる直流レベル信号も差動信号であるとともに、ピーク検出が完了するまでの時定数を容易に設定できるようにする。
【解決手段】 ソース及びドレインを共通接続とした並列トランジスタを対とすることで完全差動入力の差動コンパレータ回路１０を構成し、一方の並列トランジスタ１１，１２にその波高値を検出する差動信号を入力し、差動コンパレータ回路１０からの出力電流信号に応じて差動チャージポンプ回路３０を駆動する。差動チャージポンプ回路３０は出力電流信号に基づいた充電電流を負荷である容量素子４１に流し、その端子間電圧を差動コンパレータ回路１０の他方の並列トランジスタ１３，１４にフィードバックすることにより、差動直流信号を入力し、差動コンパレータ回路１０において、２つの差動電位同士を比較してピーク検出結果を差動信号として得る。
【選択図】 図１

Description

本発明は、入力された差動信号の信号振幅の大きさを検出する差動ピーク検出回路に関する。

従来、様々なアプリケーション（応用分野）においてピーク検出回路が利用されている。例えば、磁気ディスク、光ディスク等のデータ再生においては、次のように、自動利得調整回路（ＡＧＣ回路）に利用されている。即ち、磁気ディスク、光ディスクからのデータ再生においては、再生データ自体はディジタルデータであるものの、記録媒体も含めた、いわゆる伝送路の影響によって再生波形から直接ディジタルデータ列を得ることは難しく、まずアナログ波形として扱い、等化処理などの波形整形処理や、アナログ・デジタル（ＡＤ）変換処理等が行われる。

ところが、等化処理回路（連続時間フィルタ）やＡＤ変換器は取り扱える信号ダイナミックレンジが有限であり、これらの信号処理段階で波形が歪むと再生エラーレートが大幅に劣化することから、それらの前段にＡＧＣ回路を設け、所望の振幅レベルに自動調整・保持する必要がある。このときに、振幅を調整、コントロールしたいノードでの信号のピークレベルを検出することで、ＡＧＣを実現している。

あるいは、シリアル伝送などの高速データ通信においては、対向ノードからデータ信号が送信されているかどうかは、まず信号振幅をピーク検出回路で検出し、これと予め設定した判定基準レベルとを比較することで、判断を行うなどの使われ方をしている。

従来方式は、例えば特許文献１に記述されているような、コンパレータとチャージポンプ回路と積分容量を基本要素とするシングルエンド構成である。したがって、入力が差動信号である場合は、まず全波整流器（FWR: Full Wave Rectifier）を付加する必要がある。

従来方式のピーク検出回路について図４を参照して説明する。図４において、１０１及び１０２は、それぞれ差動対入力信号の正相入力信号及び逆相入力信号が入力される入力端子である。入力端子１０１は、全波整流器１１０を構成するコンパレータ１０３の非反転入力端子及び抵抗素子１０４の一端に接続され、入力端子１０２はコンパレータ１０３の反転入力端子及び抵抗素子１０５の一端に接続される。抵抗素子１０４及び１０５の他端は容量素子（コンデンサ）１０６の一端及び出力端子１３１に接続され、コンデンサ１０６の他端はグラウンドに接続されている。

また、入力端子１０１は、全波整流回路１１０を構成しコンパレータの出力により制御されるスイッチ１０７の接続端子１０７ａに、入力端子１０２はスイッチ１０７の接続端子１０７ｂに接続され、共通端子１０７ｃはコンパレータ１１１の反転入力端子に接続されている。そして、コンパレータ１１１の出力はチャージポンプ回路１２０に入力される。

チャージポンプ回路１２０は、例えばＣＭＯＳトランジスタと電流源から構成されており、その一端が電源の端子１１２に接続された電流源１１３の他端とｐチャンネルＭＯＳトランジスタ（以下、単に「トランジスタ」という。）１１４のソース端子とが接続される。また、ｎチャンネルＭＯＳトランジスタ（以下、単に「トランジスタ」という。）１１５のソース端子と電流源１１６の一端が接続されるとともに、電流源１１６の他端がグラウンドに接続される。

そして、チャージポンプ回路１２０の出力端子は容量素子１１７の一端に接続され、容量素子１１７の他端がグラウンドに接続されている。さらに、容量素子１１７の一端は、コンパレータ１１１の非反転入力端子に接続されるとともに、出力端子１３２に接続されている。

図４に示すピーク検出回路の動作について説明する。まず、振幅レベルを自動調整したいノードでの差動信号を全波整流回路１１０に入力し、差動信号から同相電位以上の成分として抜き出す。ここまでの処理は、例えば、整流前の差動波形（図５Ａ参照）を、入力端子１０１，１０２を介してコンパレータ１０３に通し、差動信号の正負を判定する。その後、この正負判定信号（図５Ｂ参照）のＨ（ハイ）とＬ（ロー）の出力によりスイッチ１０７を切り替える。この正負判定信号が正（Ｈ）のときは元の差動信号のうち正相信号を、負（Ｌ）のときは逆相信号を通過させることによって全波整流を行う。なお、ここでのスイッチ１０７はＭＯＳスイッチが主に使われる。

次に、この全波整流波形が次段のコンパレータ１１１の第１の入力端子（図４の例では反転入力端子）に入力され、全波整流波形のピークとコンパレータ１１１の第２の入力端子（図４の例では非反転入力端子）に入力される信号を比較する（図５Ｃ参照）。

コンパレータ１１１は、全波整流波形のピークがコンパレータ１１１の第２の入力端子に入力される信号を超えたときパルス波形がローとなり、その他の期間ではハイとなるようなクロック信号（図５Ｄ参照）を出力する。このクロック信号で次段のチャージポンプ回路１２０を駆動し、チャージポンプ電流で容量素子１１７の容量を充放電すると同時に、コンパレータ１１１の第２の入力端子のコントロール電圧とする。周知の通りチャージポンプ回路１２０では、クロック信号の論理値によってその出力をソース電流とするかシンク電流とするかを切り換える。

ここで、全波整流波形のピーク波高値がコンパレータ１１１の第２の入力端子の電位よりも大きかったとき、すなわちコンパレータ１１１の出力がローパルスのときのチャージポンプ電流（ソース電流）を、同ハイパルスのときのチャージポンプ電流（シンク電流）よりも十分大きく設定することで、全波整流波形のピーク値が積分容量端子電位となるようにフィードバックが掛かる。この結果、出力端子１３１，１３２間に現れる入力同相電位と積分容量端子電位との定常電位差Ｖpは全波整流波形のピーク波高値に等しくなり、ピーク検出ができたことになる。

また、全波整流器を用いる代わりに、正相、逆相信号をレベルシフトし、正負のピークを独立に（２系統に分けて）検出する方式が提案されている（例えば、特許文献２参照。）。

さらに、別の従来例として、古くからシングルエンド構成で利用されてきている、ダイオードクランプの手法を差動ＣＭＯＳ回路に適用した技術が提案されている（例えば、特許文献３参照。）。
特開平７−２１８５５９号公報 特開平１０−３２２１５１号公報 特許第２６４６１８９号

しかしながら、以上の説明からも自明である通り、特許文献１に記載のものは、特に外来ノイズ耐性の観点から、元々再生信号を差動信号として扱っているにもかかわらず、全波整流器１１０で全波整流した時点で、扱う信号がシングルエンドとなってしまい、最終的に得られるピーク検出した直流レベル信号もシングルエンドである。したがって、ディジタル外来ノイズを主な原因とする、基板ノイズ、電源ノイズといったコモンモードノイズに対する耐性が弱く、結果としてピーク検出結果の信頼性を低下させていた。また、異なる信号系からの複数のピーク検出結果を元に信号処理する場合は、それぞれの同相成分を除去する必要があるなど、結果として付加回路の増大を招いていた。

また、全波整流器が不可欠である従来方式は、上記ＭＯＳスイッチ１０７とそれに続くコンパレータ１１１の入力容量によって信号帯域が制限されるという問題がある。このため、適用できる信号帯域がコンパレータ１１１やチャージポンプ回路１２０ではなく、全波整流器で決まってしまい、帯域の広い信号に対して検出精度の大幅劣化を招いていた。

また、特許文献２に記載のものは、全波整流器による帯域制限のみに注目した改良案であって、全波整流器を用いずに、差動入力信号の正負のピークを２つのシングルエンドコンパレータでそれぞれ比較し、比較結果の論理和をとっているに過ぎず、外来ノイズ耐性の問題は何ら解消されない。それどころか、新たに必要なレベルシフターの精度がピーク検出精度を劣化させる、あるいは図４に示す従来例では１つであったシングルエンドコンパレータが、特許文献２に記載のものは正負ピーク検出用に合計２つ必要であるなど、検出精度劣化、回路規模の増大を招いていた。

また、特許文献３に記載のダイオードと保持容量によるダイオードクランプの手法は、前出の特許文献１でも指摘されている通り、ダイオードの順方向電圧降下、あるいはそれを補正するためのソースフォロア回路などの温度依存、バイアス電流依存、ばらつき、によって差動オフセットが発生し、結果として差動ピーク検出電圧が不正確になる。また、別の問題点として、ピーク検出が完了するまでの時定数が保持容量と回路バイアス電流で決まるため、時定数を容易に変えることができない。たとえば磁気ディスクや光ディスクなどの再生信号は、ディスク内外周でデータレートが２〜３倍変化し、更には再生倍速、即ちディスクの回転数を変えることも行われるため、１０〜１００倍程度に渡ってピーク検出回路の時定数を設定することが要求される。

以上の経緯より、差動信号のピーク検出を差動信号のまま行い、結果として得られる直流レベル信号も差動信号である、完全差動のピーク検出回路であって、しかもピーク検出が完了するまでの時定数を例えば１０〜１００倍に渡って、しかも簡便な方法で設定できるピーク検出回路が要望されていた。

斯かる点に鑑み、本発明は、差動入力信号に対するピーク検出を差動信号のまま行い、結果として得られる直流レベル信号も差動信号であるとともに、ピーク検出が完了するまでの時定数を容易に設定できる差動ピーク検出回路を提供することを目的とする。

上記課題を解決し、目的を達成するため、本発明は、差動入力信号振幅の大きさを検出するものであって、ゲートに正相入力信号が入力される第１トランジスタと、ゲートに逆相入力信号が入力される第２トランジスタと、ゲート間にピーク検出差動電位が得られる第３トランジスタ及び第４トランジスタと、第１及び第２トランジスタのドレインが入力部に接続されるとともに第３及び第４トランジスタのドレインが出力部に接続されて、差動入力信号振幅とピーク検出差動電位の大小関係に応じた出力電流信号を出力部より出力するカレントミラー回路とを備えた差動コンパレータ回路と、直列に接続され断続可能な第１及び第２電流源と、直列に接続され断続可能な第３及び第４電流源を備え、第３トランジスタのゲートが第３及び第４電流源の接続中点と接続されるとともに、第４トランジスタのゲートが第１及び第２電流源の接続中点と接続された、第３及び第４トランジスタのゲートと接続している容量素子を負荷とする差動チャージポンプ回路を有し、この差動チャージポンプ回路は、差動コンパレータ回路からの出力電流信号に対応して、第１及び第４電流源を接続するとともに３及び第２電流源を非接続とし、一方、第３及び第２電流源を接続したときには第１及び第４電流源を非接続となるように断続し、第１及び第４電流源で設定される第１充電電流値と、第３及び第２電流源で設定される前記第１の充電電流値とは逆方向の第２充電電流値との差異に応じて負荷容量に蓄積される端子電圧を差動コンパレータ回路にフィードバックし、このフィードバックの結果、差動入力信号とピーク検出差動電位との大小関係によって容量素子を流れる差動充電電流の向きを変え、容量素子の両端に差動入力信号のピーク検出差動電圧を得るようにする。

斯かる本発明によれば、ソース及びドレインを共通接続とした並列トランジスタを対とすることで完全差動入力の差動コンパレータ回路を構成し、一方の並列トランジスタ１１，１２にその波高値を検出する差動信号を入力し、入力信号に応じた差動コンパレータ回路からの出力電流信号に基づいて差動チャージポンプ回路を駆動する。そして、差動チャージポンプ回路は出力電流信号に基づいた充電電流を負荷である容量素子に流し込み、その端子電圧を差動コンパレータ回路の他方の並列トランジスタにフィードバックし、差動直流信号を入力する。これにより、差動コンパレータ回路において、２つの差動電位同士を比較することができるので、ピーク検出結果を差動信号として得ることができる。

本発明によれば、差動信号を入力とし、ピーク検出を差動信号のまま行い、結果として得られる直流レベル信号も差動信号である完全差動のピーク検出回路を提供することができる。これによって、例えば、ディジタル回路ブロックからの基板ノイズや電源ノイズといった、外来コモンモードノイズに対する耐性が良好な差動ピーク検出回路が実現可能になるという効果がある。

したがって、従来必要とされていたノイズ対策回路、擬似ピーク対策回路などの付加回路が不要となり、回路規模、トータル消費電力が低減できるという効果がある。

さらに、例えば磁気ディスクや光ディスクといった、再生レートが変わることによってピーク検出時定数を適宜設定する必要がある場合にも、簡便な方法により、きわめて容易に対応することができるという効果がある。

以下、図１〜図３を参照して、本発明の一実施の形態の例について説明する。

図１は、本発明の一実施の形態の例の回路図である。図１の例の回路は主に、２つの差動電位同士を比較してその結果を外部に出力する差動コンパレータ回路１０と、差動コンパレータ回路１０からの出力電流信号を電圧信号に変換する電流コンパレータ回路５０と、差動対入力信号を平滑した信号が入力されるとともに、電流コンパレータ回路５０の電圧信号に基づき負荷の容量素子を充放電し、差動コンパレータ回路１０に差動直流信号をフィードバックする差動チャージポンプ回路３０と、差動対入力信号を平滑化する回路から構成される。

図１において、１及び２は、それぞれ差動対入力信号の正相入力信号及び逆相入力信号が入力される入力端子であり、入力端子１を、ｐチャンネルＭＯＳトランジスタ（以下、単に「トランジスタ」という。）１１のゲート端子に接続し、入力端子２をトランジスタ１２のゲート端子に接続する。また入力端子１及び２を、それぞれ抵抗素子４及び３を介して容量素子５の一端に接続するとともに、コンパレータ４５の反転入力端子に接続する。また容量素子５の他端をグラウンドに接続する。

さらに、トランジスタ１１及び１２のドレイン端子を共通接続し、アクティブカレントミラー回路２０の低インピーダンス入力端子であるｎチャンネルＭＯＳトランジスタ（以下、単に「トランジスタ」という。）１５のドレイン端子に接続する。またトランジスタ１１及び１２のソース端子を共通接続し、これらのトランジスタと対をなすトランジスタ１３及び１４のソース端子に接続する。そしてトランジスタ１３及び１４のドレイン端子を共通接続し、アクティブカレントミラー回路２０の高インピーダンス入力端子であるトランジスタ１７のドレイン端子に接続する。上記共通接続されたトランジスタ１１〜１４のソース端子は、所定の定電流Ｉ０を流す電流源２２の他端と接続されており、この電流源２２の一端は電源が供給される端子２１と接続されている。

カレントミラー回路２０はトランジスタ１５，１６，１７，１８により構成されており、トランジスタ１５のソース端子とトランジスタ１６のドレイン端子を接続し、トランジスタ１６のソース端子をグラウンドに接続する。同様にトランジスタ１７のソース端子とトランジスタ１８のドレイン端子を接続し、トランジスタ１８のソース端子をグラウンドに接続する。そしてトランジスタ１５及び１７のゲート端子を共通接続して入力電圧Ｖｂが入力される入力端子１９に接続する。またトランジスタ１６及び１８のゲート端子を共通接続してトランジスタ１５のドレイン端子と接続する。

そして、差動コンパレータ回路１０を構成するカレントミラー回路２０の出力端子を、ＣＭＯＳインバータが２段接続された電流コンパレータ５０の入力端子に接続する。すなわちトランジスタ１７のドレイン端子と、トランジスタ５２及び５３から構成されるＣＭＯＳトランジスタの入力端子を接続する。さらに、トランジスタ５２及び５３からなるＣＭＯＳトランジスタの出力端子とトランジスタ５６及び５７から構成されるＣＭＯＳトランジスタの入力端子に接続するとともに、そのＣＭＯＳトランジスタの出力端子を出力端子５８に接続し、差動チャージポンプ回路３０を制御する電圧信号Ｖcpを得る。また上記トランジスタ５２及び５３からなるＣＭＯＳトランジスタの入力端子及び出力端子を、フィードバック用抵抗素子５４を介して接続する。

差動チャージポンプ回路３０は、その積分容量を差動チャージポンプの負荷とする容量素子４１と、電流源３１，３４，３５，３８、及び電流コンパレータ５０の出力信号Ｖcpにより制御され、各電流源からの電流の供給を断続可能にするスイッチ３２，３３，３６，３７を備えている。例えば、これらのスイッチは主にＭＯＳスイッチが使用される。

まず、容量素子４１の一端を、差動コンパレータ回路１０を構成するトランジスタ１３のゲート端子に接続し、その他端をトランジスタ１４のゲート端子に接続する。また、電流源３１の一端を電源が供給される端子３９ａに接続し、その電流源３１の他端をスイッチ３２の一端に接続する。そして、スイッチ３２の他端を容量素子４１の他端に接続するとともにスイッチ３３の一端に接続する。さらにスイッチ３３の他端を電流源３４の一端に接続し、その他端をグラウンドに接続する。

同様に、電流源３５の一端を電源が供給される端子３９ｂに接続し、その電流源３５の他端をスイッチ３６の一端に接続する。そして、スイッチ３６の他端を容量素子４１の一端に接続するとともにスイッチ３７の一端に接続する。さらにスイッチ３７の他端を電流源３８の一端に接続し、その他端をグラウンドに接続する。

上記スイッチ３２，３７は、電流コンパレータ５０の出力信号Ｖcpに基づき同じ開閉動作を行う。また、スイッチ３３，３６は、スイッチ３２，３７の開閉動作と逆に動作し、スイッチ３２，３７が同時に開のとき閉となり、スイッチ３２，３７が同時に閉のとき開となる。

また、容量素子４１の一端を抵抗素子４２の一端に接続するとともに、容量素子４１の他端を抵抗素子４３の一端に接続し、抵抗素子４２と抵抗素子４３の他端を接続する。そして、抵抗素子４２及び４３の他端を、容量素子４４を介してグラウンドに接続するとともにコンパレータ４５の非反転入力端子４５に接続する。コンパレータ４５は、入力された２つの信号を比較し、その比較結果に基づき電流源３４及び３８の電流値を制御する。

次に、図１の例の差動ピーク検出回路の動作について、図２及び図３を用いて説明する。図２は、ＭＯＳトランジスタの静特性の一例を示す線図である。また、図３は、図１に示す回路の各部における波形を示す線図であり、Ａはトランジスタ１１，１２のゲートにそれぞれ入力される差動入力信号、Ｂはトランジスタ１３，１４のゲートにそれぞれ入力されるピーク検出直流信号、Ｃは差動コンパレータ回路１０からの出力電流信号、Ｄは出力端子５８に得られる電圧信号、を表している。

差動コンパレータ回路１０は、従来のように２つのシングル電位同士を比較するのではなく、２つの差動電位同士を比較する。例えば正相入力信号が、入力端子１より差動コンパレータ回路１０のトランジスタ１１のゲートに、逆相入力信号が入力端子２のトランジスタ１２のゲートに入力される（図３Ａ参照）。一方、これらと対をなすトランジスタ１３のゲートとトランジスタ１４のゲート間には検出されたピークレベル信号Ｖpkが得られることになる（図３Ｂ参照）。

図２に示されるように、ＭＯＳトランジスタの静特性は、

μ：チャネル中のキャリアの移動度、Ｃox：ゲート酸化膜のキャパシタンス、Ｗ：チャネル幅、Ｌ：チャネル長
である。

したがって、例えば入力差動振幅が２ΔＶのときのトランジスタ１１及び１２のドレイン・ソース電流の合計は、

と表される。つまり、合計電流は同相入力電位による成分と差動入力電位による成分に分解でき、同相入力電位が同じ場合、入力差動電位同士を図１に示す回路で比較できることを示している。

例えば、図３Ｃに示すように、トランジスタ１１，１２ゲート間の差動入力振幅が、トランジスタ１３，１４ゲート間の差動直流電位よりも小さい領域では、差動コンパレータ回路１０の差動対出力電流Ｉoutはソース方向（図１右方向）に流れ、逆にトランジスタ１１，１２ゲート間の差動入力振幅がトランジスタ１３，１４ゲート間の差動直流電位よりも大きい領域では、シンク方向（図１左方向）に流れる。したがって、Ｉoutの電流方向によって、２つの差動電位同士の大小を比較・判定することができ、判定結果によってチャージポンプ回路３０を駆動すべく、電流コンパレータ回路５０によってＩoutをＣＭＯＳ論理レベルの電圧信号（図３Ｄ参照）に変換する。

すなわち、トランジスタ１１，１２ゲート間の差動入力振幅がトランジスタ１３，１４ゲート間の差動直流電位Ｖpk（図３Ｃ参照）よりも大きい領域では、Ｉoutがシンク方向に流れ、電流コンパレータ回路５０の出力パルスはローとなり、その他の期間ではハイとなるようなクロック信号を得る。このクロック信号で次段の差動チャージポンプ回路３０を駆動し、差動チャージポンプ電流で容量素子４１の積分容量を充放電すると同時に、容量素子４１の両端の電圧はトランジスタ１３，１４ゲート間の差動直流電位Ｖpkとして、差動コンパレータ回路１０にフィードバックされる。

差動チャージポンプ回路３０では、電流コンパレータ回路５０のクロック信号の論理値によって容量素子４１に流す電流の向きを切り換える。図１の例では、トランジスタ１１、１２ゲート間の差動入力振幅がトランジスタ１３，１４ゲート間の差動直流電位Ｖpkよりも大きいとき、電流源３４，３５をイネーブル（接続）にすると同時に、電流源３１，３８をディセーブル（非接続）にし、その結果、トランジスタ１３ゲート電位を上昇させ、トランジスタ１４ゲート電位を下降させる方向に容量素子４１の積分容量を充電する。

逆に、トランジスタ１１，１２ゲート間の差動入力振幅がトランジスタ１３，１４ゲート間の差動直流電位Ｖpkよりも小さいときは、電流源３４，３５をディセーブルにすると同時に、電流源３１，３８をイネーブルにし、その結果、トランジスタ１３ゲート電位を下降させ、トランジスタ１４ゲート電位を上昇させる方向に容量素子４１の積分容量を充電する。ここに、少なくとも定常安定状態においては、電流源３４及び３５の電流値が等しく（Ｉ２＝Ｉ３）、かつ電流源３１及び３８の電流値は等しくなる（Ｉ１＝Ｉ４）。

ここで、図１の例において、電流コンパレータ回路５０の出力端子５８に得られる出力パルスがローパルスのときのチャージポンプ電流（図１のＩ２，Ｉ３）を、ハイパルスのときのチャージポンプ電流（図１のＩ１，Ｉ４）よりも十分大きく、例えば１０倍に設定することで、ピーク検出結果である差動直流レベル信号Ｖpkが、トランジスタ１１、１２ゲート間の差動入力振幅に等しくなるようにフィードバックが掛かる。具体的には、チャージポンプ電流Ｉ２、Ｉ３の電流積分値と、Ｉ１、Ｉ４の電流積分値が同じになるようにフィードバックされるので、結果、チャージポンプでのＩ１（＝Ｉ４）／Ｉ２（＝Ｉ３）電流比が、ローパルスとハイパルスの比となる。

なお、上記出力パルスがローパルスとハイパルスのときのチャージポンプ電流比は、この例に限るものではなく、例えば２０倍とするなどより大きいほど、ピーク検出差動直流電位を差動入力信号のピーク振幅と近い値で一定に保たれるようにすることができ、より精度の高いピーク検出結果を得ることができる。

なお、抵抗素子３，４及び抵抗素子４２，４３は、それぞれ差動入力信号の同相電位、ピーク検出結果である差動直流レベル信号Ｖpkが重畳している同相電位を検出し、その差動直流レベル信号Ｖpkが重畳している同相電位を入力信号の同相電位と等しくするようにチャージポンプ電流にネガティブフィードバックを掛けている、いわゆる同相フィードバック回路である。図１の例では、コンパレータ４５から電流源３４及び電流源３８にフィードバックを掛け、必要に応じてそれぞれ電流源３４の電流Ｉ２、あるいは電流源３８の電流Ｉ４を変更するようにしている。本実施の形態では、図２にて説明したＭＯＳトランジスタの静特性を利用しやすくするため、容量素子４１の差動直流電位の同相電位を、差動入力信号の平均値電圧としている。

この機構に関しては、差動チャージポンプ回路に関連し様々な方法が提案されており、本例の構成要素である差動チャージポンプ回路にもそのまま適用可能である。したがって、本発明の実施に関して、図１の例は同相フィードバックの実現法を制限するものではない。

また、図１の例においては、ピーク検出の時定数はチャージポンプ電流と差動積分容量によって決まる。ここに、チャージポンプ電流は、簡単に設定電流値を変えることができるので、再生データレートに応じてピーク検出時定数の設定を適宜変えることはきわめて容易である。

さらに、容量素子４１の両端子を短絡するスイッチ（図示略）、すなわち容量素子４１と並列に開閉可能なスイッチを接続する。そして、ピーク検出シーケンスに先立って、スイッチを閉とし、一旦容量素子４１の差動積分容量を放電・リセットする。このようにした場合、例えば容量素子４１に異常な容量が蓄積されているときなどに、トランジスタ１３，１４に異常電圧がかかってしまいカットオフするなどして、入力された信号に対して意図した動作をしない、という状態を避けて正常に動作させることができる。

以上述べた実施の形態の例によれば、差動信号を入力とする差動ピーク検出回路において、ピーク検出を差動信号のまま行い、結果として得られる直流レベル信号も差動信号である完全差動のピーク検出回路を提供することができる。これによって、ディジタル回路ブロックからの基板ノイズや電源ノイズといった、外来コモンモードノイズに対する耐性が良好な差動ピーク検出回路を実現できる。

これによって従来必要とされていたノイズ対策回路、擬似ピーク対策回路などの付加回路が不要となり、回路規模、トータル消費電力の低減が可能となる。

さらに、磁気ディスクや光ディスクといった、再生レートが変わることによってピーク検出時定数を適宜設定する必要がある場合にも、きわめて容易に対応することができる。

なお、図１の例の各トランジスタのｎチャンネル及びｐチャンネルの極性を入れ替えても同様の機能を持つ回路を構成することができ、同様の作用効果を得ることができる。

また、本発明は上述した実施の形態の例に限られるものではなく、本発明の要旨を逸脱することなくその他種々の構成を取り得ることは勿論である。

本発明の一実施の形態の例を示す回路図である。 ＭＯＳトランジスタ静特性の一例を示す線図である。 図１に示す回路の波形を示す線図である。 従来のピーク検出回路の例を示す図である。 図４に示すピーク検出回路の各部の波形を示す線図である。

符号の説明

１，２，１９…入力端子、３，４，４２，４３，５４…抵抗素子、５，４１，４４…容量素子、１０…差動コンパレータ回路、１１，１２，１３，１４，５２，５６…ｎチャンネルＭＯＳトランジスタ、１５，１６，１７，１８，５３，５７…ｐチャンネルＭＯＳトランジスタ、５８…出力端子、２０…カレントミラー回路、２２，３１，３４，３５，３８…電流源、３０…チャージポンプ回路、３２，３３，３６，３７…スイッチ、４５…コンパレータ、５０…電流コンパレータ回路

Claims (5)

1. 差動入力信号振幅の大きさを検出する差動ピーク検出回路であって、
   ゲートに正相入力信号が入力される第１トランジスタと、ゲートに逆相入力信号が入力される第２トランジスタと、ゲート間にピーク検出差動電位が得られる第３トランジスタ及び第４トランジスタと、前記第１及び第２トランジスタのドレインが入力部に接続されるとともに前記第３及び第４トランジスタのドレインが出力部に接続されて、前記差動入力信号振幅と前記ピーク検出差動電位の大小関係に応じた出力電流信号を前記出力部より出力するカレントミラー回路とを備えた差動コンパレータ回路と、
   直列に接続され断続可能な第１及び第２電流源と、直列に接続され断続可能な第３及び第４電流源を備え、前記第３トランジスタのゲートが前記第３及び第４電流源の接続中点と接続されるとともに、前記第４トランジスタのゲートが前記第１及び第２電流源の接続中点と接続された、前記第３及び第４トランジスタのゲートと接続している容量素子を負荷とする差動チャージポンプ回路を有し、
   前記差動チャージポンプ回路は、前記差動コンパレータ回路からの前記出力電流信号に対応して、前記第１及び第４電流源を接続するとともに前記３及び第２電流源を非接続とし、一方、前記第３及び第２電流源を接続したときには前記第１及び第４電流源を非接続となるように断続し、
   前記第１及び第４電流源で設定される第１充電電流値と、前記第３及び第２電流源で設定される前記第１の充電電流値とは逆方向の第２充電電流値との差異に応じて前記負荷容量に蓄積される端子電圧を前記差動コンパレータ回路にフィードバックし、
   前記フィードバックの結果、前記差動入力信号と前記ピーク検出差動電位との大小関係によって前記容量素子を流れる差動充電電流の向きを変え、前記容量素子の両端に前記差動入力信号のピーク検出差動電圧を得る
   ことを特徴とする差動ピーク検出回路。
2. ＣＭＯＳインバータの入出力端子を抵抗素子で接続した構成の電流コンパレータ回路を有し、
   前記差動コンパレータ回路から出力された前記出力電流信号を電圧信号に変換し、該電圧信号によって前記差動チャージポンプ回路の第１、第２、第３及び第４電流源の断続動作を制御する
   ことを特徴とする請求項１記載の差動ピーク検出回路。
3. 前記第１充電電流値と第２充電電流値との差異を１０倍以上とする
   ことを特徴とする請求項１記載の差動ピーク検出回路。
4. 前記第３及び第４トランジスタのゲート間に得られる前記ピーク検出差動電位の同相電位を前記差動入力信号の平均値電圧とする
   ことを特徴とする請求項１記載の差動ピーク検出回路。
5. 前記容量素子の両端を短絡するスイッチを設ける
   ことを特徴とする請求項１記載の差動ピーク検出回路。

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