KR0152353B1 - 반도체 메모리 장치의 데이타 출력버퍼회로 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

반도체 메모리장치

2. 발명이 해결하려고 하는 기술적 과제

출력버퍼회로에서 출력신호의 링잉을 억압

3. 발명의 해결 방법의 요지

제1데이타 및 제2데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터와, 상기 제2데이타를 입력하며, 상기 제2데이타가 제1논리를 가질 시 소정 주기의 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생수단의 출력단에 연결되는 전류억압수단을 구비하여, 상기 제2데이타에 의해 풀업트랜지스터가 온될 시 출력신호의 링잉을 억제함

4. 발명의 중요한 용도

데이타 출력버퍼회로에서 설정된 속도를 유지하며 출력 링잉을 제거하여 고속의 출력기능을 수행함

Description

반도체 메모리장치의 데이타 출력 버퍼회로

제1도는 일반적인 반도체 메모리장치의 데이타 출력 버퍼회로의 구성도.

제2도는 본 발명에 따른 반도체 메모리장치의 데이타 출력 버퍼회로의 구성도.

제3도는 제3도에서 제2출력 데이타 dob가 로우 논리상태에서 하이 논리상태로 천이될시, 각 부의 동작 특성을 도시하는 파형도.

제4도는 제3도에서 하이 임피던스 상태에서 제2출력 데이타 dob가 하이 논리상태로 천이될시, 각 부의 동작 특성을 도시하는 파형도.

제5도는 제3도에서 제2출력 데이타 dob가 하이 논리상태에서 로우 논리상태로 천이될시, 풀다운트랜지스터의 게이트 전극에 인가되는 전압 특성을 도시하는 파형도.

본 발명은 반도체 메모리장치의 데이타 출력 버퍼회로에 관한 것으로, 특히 데이타의 출력 링잉을 억제할 수 있는 데이타 출력 버퍼회로에 관한 것이다.

일반적으로 반도체 메모리장치는 메모리 셀들로 구성된 어레이들을 포함하며, 상기 메모리 셀들은 어드레스 신호에 대응하는 어드레스 디코더에 의해 선택된다. 이때 선택된 메모리셀에 저장된 데이타는 감지증폭기에 의해 증폭된 후, 데이타 출력 버퍼회로를 통해 외부의 데이타 버스로 출력된다. 상기 데이타 출력 버퍼회로는 일반적으로 푸시-풀 형태(push-pull arrangement)로 배선되어 직렬 연결되는 풀-업 트랜지스터(pull-up transitor)와 풀-다운 트랜지스터(pull-down transitor)로 구성된다. 상기 푸시-풀 형태에서 풀-업 트랜지스터의 드레인은 전원전압Vcc에 연결되고 풀-다운 트랜지스터의 소오스는 접지전압Vss에 연결되며, 풀-업 트랜지스터의 소오스 및 풀-다운 트랜지스터의 드레인은 출력단에 공통연결된다. 그리고 상기 출력단은 반도체 메모리장치의 데이타버스와 연결된다. 이때 상기 출력단에 연결되는 외부 데이타버스 라인은 상대적으로 큰 캐패시턴스(capacitance)를 갖는 부하로서 동작한다. 이런 경우, 상기 풀-다운 트랜지스터가 구동될 시 데이타버스 라인에 출력 링잉(ringing)이 발생되는 문제점이 야기된다.

제1도는 상기와 같은 푸시-풀 구조를 갖는 데이타 출력 버퍼회로의 구성도로서, 제1출력데이타do와 출력활성화신호oe를 입력하여 부논리곱하는 낸드게이트11과, 제2출력데이타dob와 상기 출력활성화신호oe를 입력하여 부논리곱하는 낸드게이트12와, 상기 낸드게이트11의 출력을 반전하는 인버터13과, 상기 낸드게이트12의 출력을 반전하는 인버터 14와, 전원전압Vcc과 출력노드n1과 사이에 연결되고 게이트전극이 상기 인버터13의 출력에 연결되어 풀-업 기능을 수행하는 풀업트랜지스터15와, 상기 츨력노드n1과 접지전압Vss 사이에 연결되며 게이트전극이 상기 인버터14에 연결되어 풀-다운 기능을 수행하는 풀다운트랜지스터16으로 구성된다. 그리고 상기 출력노드n1은 출력단자17에 연결되고, 상기 출력단자17은 외부의 데이타버스와 연결된다. 이때 상기 외부의 데이타버스 라인은 제1도에 도시된 바와 같이 부하캐패시터Cload로 동작한다.

상기와 같은 구성을 갖는 데이타 출력 버퍼회로는 하이 임피던스 상태 (high impedance state), 하이 논리 데이타 출력 상태(high logic data output state), 로우 논리 데이타 출력 상태(low logic data output state)의 3가지 상태를 갖는다. 먼저 출력활성화신호oe가 로우 논리신호로 수신되면, 상기 낸드게이트11 및 12는 하이 논리신호를 출력하게 되고, 이로인해 인버터13 및 14가 로우 논리신호를 출력하게 되어 상기 풀업트랜지스터15 및 16은 모두 오프된다. 따라서 상기 출력노드n1은 하이 임피던스 상태가 된다. 이후 상기 출력활성화신호oe가 하이 논리신호로 입력되면, 상기 낸드게이트11 및 12는 각각 제1출력데이타do 및 제2출력데이타dob의 출력 논리에 따라 변화된다.

두번째로 상기 출력활성화신호oe가 하이 논리신호로 입력되고 상기 제1출력데이타do가 하이 논리 상태로 입력되는 동시에 상기 제2출력데이타dob가 로우 논리신호로 수신되는 상태를 살펴본다. 그러면 상기 낸드게이트11는 하이 논리의 상기 제1출력데이타do 및 출력활성화신호oe에 의해 로우 논리신호를 출력하며, 낸드게이트12는 상기 로우 논리의 제2출력데이타dob에 의해 하이 논리신호를 출력한다. 따라서 상기 풀업트랜지스터15는 온되고 풀다운트랜지스터16은 오프된다. 이로인해 상기 출력노드n1은 상기 풀업트랜지스터15에 의해 전원전압Vcc 레벨의 전위가 발생되어 출력단자17에 발생된다. 그러면 상기 데이타버스 라인의 부하캐패시터Cload는 상기 풀업트랜지스터15를 통해 흐르는 전류에 의해 충전되며, 따라서 출력단의 전위는 전원전압Vcc 레벨로 나타난다.

세번째로 상기 출력활성화신호oe가 하이 논리신호로 입력되고 제1출력데이타do가 로우 논리신호로 입력되며 제2출력데이타dob가 하이 논리신호로 입력되는 경우를 살펴본다. 그러면 상기 하이 논리의 제2출력데이타dob 및 출력활성화신호oe에 의해 상기 낸드게이트12는 로우 논리신호를 출력하며, 상기 로우 논리의 제1출력데이타do에 의해 상기 낸드게이트11은 하이 논리신호를 출력한다. 따라서 상기 풀업트랜지스터15는 상기 인버터 13에서 출력되는 로우 논리신호에 의해 오프되며, 상기 풀다운트랜지스터16은 상기 인버터14에서 출력되는 하이 논리 신호에 의해 온된다.

그리고 상기 풀다운트랜지스터 16이 온되면, 상기 출력노드n1은 전지전압Vss와 연결된다. 그러면 상기 출력단자 17과 연결되는 부하캐패시터Cload에 충전된 전하는 상기 풀다운트랜지스터16을 통해 전지전압Vss로 방전된다. 이때 상기 풀-다운 기능을 수행하는 풀다운트랜지스터16은 고속 동작을 수행하기 위해 매우 큰 사이즈를 갖는 것이 통상적이다. 이로인해 상기 풀다운트랜지스터16이 턴온되어 출력단이 접지전압Vss와 연결되는 경우, 상기 출력단자 17과 접지전압Vss 단자의 부하인덕턴스 및 상기 부하캐패시터Cload가 어울려 인던턴스 잡음(inductance noise)의 발생 및 출력 전압의 링잉(voltage ringing)이 발생된다. 이때 상기 출력 출력전압의 링잉은 부하캐패시터Cload에 의해 발생된다. 이렇게 출력 전압의 링잉이 발생되면 하기와 같은 문제점들이 발행된다. 먼저 상기 출력 전압의 링잉은 잡음을 동반하게 되고 이런 잡음은 링잉이 안정될 때 까지 계속 발생된다. 두번째로 출력 링잉의 스윙(swing) 폭이 크게되면 출력되는 데이타의 안정시간이 길어져 리드 동작시간이 길어진다. 세번째로 출력 링잉에 의해 출력단자의 전압이 음전압이 되면 상기 풀업트랜지스터15가 턴온되어 과도한 전력 소비가 발생될 수 있다. 따라서 상기와 같이 출력 링잉이 발생되는 데이타 출력 버퍼회로를 사용하는 경우, 고속의 메모리 억세스동작을 수행하는 메모리장치나 다수개의 데이타 출력 버퍼회로를 사용하는 메모리 장치에서 더욱 심각한 문제가 야기될 수 있다.

따라서 본 발명의 목적은 반도체 메모리장치에서 안정된 데이타를 출력할 수 있는 데이타 출력 버퍼회로를 제공함에 있다.

본 발명의 다른 목적은 반도체 메모리장치에서 출력 링잉을 억제할 수 있는 데이타 출력 버퍼회로를 제공함에 있다.

본 발명의 또 다른 목적은 반도체 메모리장치의 데이타 출력 버퍼회로에서 풀-다운 트랜지스터의 게이트전극과 접지단 사이에 전류억압소자를 연결하고, 상기 출력데이타의 논리가 천이될시 상기 전류억업소자를 스위칭시켜 상기 풀-다운 트랜지스터의 게이트 전류를 순간적으로 억제하므로서 출력 링잉을 제거할 수 있는 데이타 출력 버퍼회로를 제공함에 있다.

본 발명의 또 다른 목적은 반도체 메모리장치의 푸시-풀 구조를 갖는 버퍼회로에서 출력단이 상대적으로 큰 부하 캐패시턴스를 갖는 경우, 풀-다운 트랜지스터의 게이트전극과 접지단 사이에 전류억압소자를 연결하여 상기 출력데이타의 논리가 천이될시 상기 전류억업소자를 스위칭시켜 상기 풀-다운 트랜지스터의 게이트 전류를 억제하므로서 출력 링잉을 제거할 수 있는 버퍼회로를 제공함에 있다.

이러한 본 발명의 목적들을 달성하기 위하여 본 발명은 제1출력데이타 및 제2출력데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1출력데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드n와 제2전압 사이에 연결되고 게이트 전극이 제2출력데이타에 연결되는 풀다운트랜지스터와, 상기 제2출력데이타를 입력하며, 상기 제2출력데이타가 제1논리를 가질 시 소정 주기의 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생수단의 출력단에 연결되어 상기 펄스 신호에 의해 전류를 억압하는 수단으로 구성된 것을 특징으로 한다.

이하 본 발명의 바람직한 실시예가 첨부된 도면의 참조와 함께 상세히 설명될 것이다. 도면들중 동일한 부품들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.

여기에서 사용되는 펄스신호라는 용어는 상기 제2출력데이타dob가 로우 논리에서 하이 논리로 천이되거나 또는 하이 논리에서 로우 논리로 천이될 시, 풀다운트랜지스터의 게이트전극으로 입력되는 전류를 억제하기 위한 스위칭제어신호를 나타낸다.

제2도는 본 발명에 따른 데이타 출력 버퍼회로의 구성도로서, 제1출력데이타do와 출력활성화신호oe를 입력하여 부논리곱하는 낸드게이트11과, 제2출력데이타dob와 상기 출력활성화신호oe를 입력하여 부논리곱하는 낸드게이트12와, 상기 낸드게이트11의 출력을 반전하는 인버터13과, 상기 낸드게이트 12의 출력을 반전하여 노드n2로 출력하는 인버터14와, 전원전압Vcc와 출력노드n1 사이에 연결되고 게이트전극이 상기 인버터13의 출력이 연결되어 풀-업 기능을 수행하는 엔모오스 트랜지스터 형태를 갖는 풀업트랜지스터15와, 상기 출력노드n1과 접지전압Vss 사이에 연결되며 게이트전극이 상기 노드n2에 연결되어 풀-다운 기능을 수행하는 엔모오스 트랜지스터 형태를 갖는 풀다운트랜지스터16으로 구성된다.

그리고 상기 출력노드n1은 출력단자17에 연결되고, 상기 출력단자17은 외부의 데이타 버스와 연결된다.

인버터21은 상기 제2출력데이타dob의 입력단과 노드n3 사이에 연결되며, 상기 제2출력데이타dob를 반전하여 노드n3에 출력한다. 피모오스 트랜지스터22는 상기 출력노드n1에 소오스전극이 연결되고 상기 노드n3에 게이트전극이 연결된다. 저항23은 상기 피모오스트랜지스터22의 드레인전극과 노드n4 사이에 연결된다. 저항 25는 상기 노드n4에 상기 저항 23과 병렬 접속된다. 엔모오스트랜지스터26은 상기 저항25의 타단과 접지전압Vss 사이에 연결되며, 게이트전극이 상기 제2출력데이타dob의 입력단에 연결된다. 엔모오스트랜지스터24는 상기 전원전압Vcc와 노드n4 사이에 연결되며 게이트전극이 상기 노드n3에 연결된다. 인버터27은 상기 노드n4와 노드n5 사이에 연결되며, 상기 노드n4의 출력을 반전하여 노드n5에 출력한다. 상기와 같은 구성은 검출부20의 구성으로서, 상기 출력노드n1의 전위가 전원전압Vcc레벨에서 설정된 전위레벨 이하로 떨어질시 펄스 신호를 활성화시키기 위한 전압검출신호를 발생하는 기능을 수행한다.

지연부30은 사기 노드n5와 노드n6 사이에 연결되며, 상기 노드 n5의 출력을 소정 주기 지연하여 노드 n6에 출력한다. 상기 지연부30은 상기 펄스신호의 주기를 설정하는 기능을 수행한다.

피모오스트랜지스터41은 노드n6과 노드n7 사이에 연결되고 게이트 전극이 노드n5에 연결된다. 피모오스트랜지스터 42는 노드n5와 노드 n7 사이에 연결되고 게이트전극이 노드n6에 연결된다. 엔모오스트랜지스터43은 드레인전극이 노드n7에 연결되고 게이트전극이 노드n5에 연결된다. 엔모오스트랜지스터44는 상기 엔모오스트랜지스터43의 소오스전극과 접지전압Vss 사이에 연결되고, 게이트전극이 상기 노드n6에 연결된다. 상기 구성은 익스클루시브오아게이트의 구성으로서, 상기 노드n5의 논리상태 천이에 의해 활성화되고 상기 노드 n6의 논리상태 천이에 의해 비활성화 되는 펄스신호를 발생하는 수단이 된다.

상기와 같은 검출부20, 지연부30 및 익스클루시브오아게이트30은 상기 전류억압 트랜지스터50을 제어하는 펄스신호를 발생하는 펄스발생기가 된다.

전류 억압 트랜지스터(Conductivity suppression transistor)50은 상기 노드n2와 접지전압 Vss사이에 연결되며 게이트 전극이 상기 노드n7에 연결된다.

상기 전류 억압 트랜지스터 50은 엔모오스 트랜지스터 형태를 가지며, 상기 펄스 신호입력시 온되어 상기 풀다운 트랜지스터16의 게이트전극으로 입력되는 제2출력 데이타 dob의 전류를 억압하는 기능을 수행한다.

제3도는 상기 제2도와 같은 구성을 갖는 데이타 출력 버퍼회로의 각 부 동작 특성을 도시하는 파형도로서, 제2출력데이타dob가 로우 논리상태에서 하이 논리상태로 천이될 시 발생되는 동작 특성을 도시하고 있다.

제4도는 상기 제2도와 같은 구성을 갖는 데이타 출력 버퍼회로의 각 부 동작 특성을 도시하는 파형도로서, 제2출력데이타dob가 하이 임피던스 상태에서 하이 논리상태로 천이될 시 발생되는 동작 특성을 도시하고 있다.

제5도는 상기 제2도와 같은 구성을 갖는 데이타 출력버퍼회로의 풀다운트랜지스터의 게이트전극의 전압 특성도로서, 제2출력데이타dob가 하이 논리 상태에서 로우 논리상태로 천이될 시 발생되는 전압 특성을 도시하고 있다.

먼저 상기 출력활성화신호oe가 로우 논리신호로 수신되면, 상기 낸드게이트11 및 12는 하이 논리신호를 출력하게 되고, 이로인해 인버터13 및 14가 로우 논리신호를 출력하게 되어 상기 풀업트랜지스터15 및 풀다운 트랜지스터16은 모두 오프된다. 따라서 상기 출력노드n1은 하이 임피던스 상태가 된다. 이후 상기 출력활성화신호oe가 하이 논리신호로 입력되면, 상기 낸드게이트11 및 12는 각각 제1출력데이타do 및 제2출력데이타dob의 출력 논리에 따라 변화된다.

두번째로 상기 출력활성화신호oe가 하이 논리신호로 입력되고 상기 제1출력데이타do가 하이 논리 상태로 입력되는 동시에 상기 제2출력데이타dob가 로우 논리신호로 수신되는 상태를 살펴본다. 상기 제2출력데이타dob가 로우 논리신호로 입력되면, 엔모오스트랜지스터26은 오프된다. 또한 인버터21을 통해 하이 논리신호로 반전 출력되는 제2출력데이타dob에 의해 피모오스트랜지스터22는 오프되고 엔모오스트랜지스터24는 온된다. 따라서 상기 노드n4에는 전원전압Vcc레벨의 전위가 발생된다. 그러면 인버터27은 상기 노드n4의 하이 레벨의 전위를 로우 레벨의 전위로 반전하여 노드n5에 출력한다. 이때 상기 지연부30은 이전 상태의 하이 레벨 전위를 노드n6에 출력하고 있다. 그러면 상기 노드n5의 로우 레벨 전위에 의해 피모오스트랜지스터41이 온되며, 엔모오스트랜지스터43은 오프된다. 이로인해 노드n6의 하이 레벨전위가 피모오스트랜지스터41을 통해 노드n7에 나타난다. 상기 노드n7에 게이트전극이 연결되는 전류억압 스위칭소자인 전류억압트랜지스터50이 온되므로, 상기 노드n2의 전위는 빠르게 로우 레벨 전위로 변환된다. 따사서 상기 풀다운트랜지스터16은 빠른 속도로 오프된다. 이후 소정 주기가 지연되면, 상기 지연부30은 상기 노드 n5의 로우 레벨 전위를 노드n6에 발생한다. 그러면 상기 엔모오스트랜지스터44가 오프되며, 노드n5 및 노드n6에는 로우 레벨의 전위가 발생되므로, 상기 피모오스트랜지스터41 및 42는 모두 오프 상태를 유지하게 된다. 따라서 상기 노드n7에는 로우 레벨의 전위가 발생되므로 펄스신호의 발생이 종료된다. 그러므로 상기 전류억압트랜지스터50이 턴오프된다. 따라서 상기 제2출력데이타dob가 하이 논리에서 로우 논리로 천이되어 상기 노드n7에 발생되는 펄스신호의 주기는 상기 지연부30에 의해 결정된다.

이때 상기 낸드게이트11는 하이 논리의 상기 제1출력데이타do 및 출력활성화신호oe에 의해 로우 논리신호를 출력하며, 낸드게이트12는 상기 로우 논리의 제2출력데이타dob에 의해 하이 논리신호를 출력한다. 따라서 상기 풀업트랜지스터15는 온되고 풀다운트랜지스터16은 오프된다. 이로인해 상기 출력노드n1은 상기 풀업트랜지스터15에 의해 전원전압Vcc레벨의 전압이 발생되며, 출력단자17을 통해 출력된다. 이때 상기한 바와 같이 상기 전류억압트랜지스터50이 노드n2의 하이 레벨 전위를 빠르게 로우 레벨의 전위로 천이시키므로 상기 풀다운트랜지스터16이 신속하게 오프되며, 이로인해 상기 출력노드n1에는 전원전압Vcc레벨의 전위가 빠르게 발생된다.

따라서 데이타 출력 버퍼회로의 응답속도가 빠르게 됨을 알 수 있다. 그러면 상기 데이타버스 라인의 부하캐시패시터Cload는 상기 풀업트랜지스터15를 통해 흐르는 전류에 의해 충전되며, 따라서 출력단의 전위는 전원전압Vcc 레벨로 나타난다.

세번째로 상기 출력활성화신호oe가 로우 논리신호로 입력되고 상기 제1출력데이타do가 로우 논리 상태로 입력되는 동시에 상기 제2출력데이타dob가 하이 논리신호로 수신되는 상태를 제3도를 참조하여 살펴본다. 상기 제2출력데이타dob가 제3도의 311과 같이 로우 논리에서 하이 논리신호로 천이되어 입력되면, 상기 낸드게이트11은 로우 논리의 상기 제1출력데이타do에 의해 하이 논리신호를 출력하며, 낸드게이트12는 상기 하이 논리상태의 출력 활성화 신호oe 및 제2출력데이타dob에 의해 로우논리신호를 출력한다. 그리고 인버터13은 상기 낸드게이트11의 출력을 반전하여 로우 논리신호를 출력하고, 인버터14는 상기 낸드게이트12의 출력을 반전하여 제3도의 318과 같이 노드n2에 하이 논리전위를 출력한다. 따라서 상기 풀업트랜지스터15는 오프되고 풀다운트랜지스터16은 노드n2의 하이 레벨 전위에 의해 온된다. 이로인해 상기 출력노드n1은 접지전압Vss와 연결되어 상기 풀다운트랜지스터16을 통해 접지전압Vss으로의 전류통로가 형성되며, 이로인해 제3도의 320과 같이 풀다운트랜지스터16을 통해 출력노드n1에 차지된 전하가 접지전압Vss으로 이동된다. 따라서 상기 출력전압은 제3도의 319와 같이 하강하기 시작한다.

이때 상기 풀다운트랜지스터16은 메모리 억세스 속도를 빠르게 하기 위하여 매우 큰 사이즈를 가짐을 전술한 바와 같다. 따라서 상기 노드n2에 제3도의 311과 같은 하이 레벨 전위가 계속 인가되면 풀다운트랜지스터16이 완전 도통되며, 이로인해 부하캐패시터Cload에 충전된 전하가 상기 풀다운트랜지스터16을 통해 급속하게 접지전압Vss단자로 방전된다. 이때 상기 부하캐패시터Cload 및 접지전압Vss 단자의 부하인덕턴스에 의해 제3도에 점선으로 도시된 바와 같은 출력 링잉이 발생된다. 본 발명에서는 상기 제2출력데이타dob가 하이 논리 레벨로 입력되어 상기 풀다운트랜지스터16가 도통되고, 이로인해 상기 부하캐패시터Cload의 전하가 상기 풀다운트랜지스터16을 통해 접지전압Vss로 방전될 시 상기 풀다운트랜지스터 16의 게이트전극으로 인가되는 전류를 순간적으로 제어하여 출력 링잉을 억제한다. 이는 상기 풀다운트랜지스터16의 게이트전극이 연결되는 노드n2와 접지전압Vss 사이에 전류억제트랜지스터50을 연결하고, 상기 전류억제트랜지스터50의 게이트전극에 펄스신호를 공급하여 상기 전류억제 트랜지스터50을 온시키므로서, 상기 노드n2로 인가되는 전류를 억제한다. 상기 펄스신호는 상기 제2출력데이타dob가 하이 논리레벨로 천이된 후 고정된 시간이 경과한 후에 펄스를 발생시키는 오픈 루프(open loop)방식과, 상기 제2출력데이타dob가 온 된 상태에서 출력노드n1의 전압 레벨을 검출하여, 상기 출력전압의 레벨이 일정 전압 이하로 하강될 시 펄스신호를 발생하는 클로즈 루프(close loop) 방식이 있다. 이때 후자의 방식이 전자의 방식에 비해 다소 복잡한 회로의 구성을 요구하지만, 전원전압Vcc의 전위나 부하캐패시터Cload의 용량 등 외부 환경에 적응적으로 대처할 수 있으므로, 본 발명에서는 후자의 방식으로 구현함을 보여줄 것이다.

상기 제2출력데이타dob가 하이 논리신호로 입력되면, 상기한 바와 같이 풀다운트랜지스터16이 턴온되므로, 상기 출력노드n1의 전위는 제3도의 312와 같이 떨어지기 시작한다. 따라서 상기 풀다운트랜지스터16에 통해 흐르는 전류의 량은 제3도의 320과 같이 급속하게 많아지며, 따라서 접지전압Vss도 제3도의 321과 같이 상승된다.

상기와 같이 풀다운트랜지스터16이 완전히 도통되는 시간은 출력노드n1의 전압이 설정된 전압 레벨 이하로 떨어지는 시점까지 계속되며, 이는 제3도의 T1시점까지 유지된다. 여기서 상기 T1시점은 출력링임이 발생되기 이전의 설정된 출력노드n1의 전압을 검출하는 시점이다.

상기와 같이 T1시점을 검출하여 펄스신호를 발생하는 과정을 살펴본다.

상기 제2출력데이타dob가 하이 논리신호로 입력되면, 엔모오스트랜지스터26이 온되며, 인버터21에 의해 반전되어 제3도의 313과 같이 노드n3에 로우 논리신호로 발생된다. 따라서 상기 노드n3에 발생되는 로우 논리신호에 의해 피모오스트랜지스터22가 온되며, 엔모오스트랜지스터24는 오프된다. 그러므로 상기 출력노드n1의 전압은 피모오스트랜지스터22를 통해 노드n4에 나타난다. 이때 상기 노드n4의 전압은 저항 23 및 저항 24에 의해로 나타난다. 그리고 상기 저항 23 및 저항 24에 의해 분압되는 출력노드n1의 전압은 제3도의 314와 같이 노드n4에 나타나고 시간이 경과할수록 그 전압 레벨이 낮아지게 되며, 이는 다시 인버터27에 입력된다. 이때 상기 인버터27은 상기 제3도의 314와 같이 변화되는 노드n4의 전압이 트립전압 (trip voltage)이하로 떨어지면 제3도의 315와 같이 노드n5에 하이 논리전위를 출력한다. 따라서 상기 저항 23-24 및 인버터 27은 상기 제2출력데이타dob가 하이 논리신호로 출력된 후 출력노드n1의 전위가 일정 전압 레벨 이하로 떨어지는 상태를 검출하는 기능을 수행하며, 이때의 검출 전압 레벨은 상기 저항 23 및 저항24의 저항값과 인버터27의 트립전압 값이 됨을 알 수 있다.

상기 노드n5의 전위가 하이 레벨 전위로 천이되면, 상기 노드n5에 게이트전극이 연결되는 피모오스트랜지스터41은 오프되고 엔모오스트랜지스터43은 온된다. 이때 상기 노드n5와 n6 사이에 연결되는 지연부30에 의해, 상기 노드n6은 제3도의 316과 같이 아직 로우 논리 상태를 유지한다. 따라서 상기 노드n6에 게이트전극이 연결되는 피모오스트랜지스터42는 온 상태를 유지하며, 엔모오스트랜지스터44는 오프된 상태이다. 이때 상기 피모오스트랜지스터42의 소오스전극은 상기 노드n5에 연결되고 드레인전극은 노드n7에 연결되므로, 상기 피모오스트랜지스터42가 온되면, 상기 노드n7에는 제3도의 317과 같이 하이 논리상태가 된다. 상기 노드n7이 하이 논리 상태로 천이되면, 상기 노드n7에 게이트전극이 연결되는 전류억압트랜지스터50이 턴온된다. 그리고 상기 전류억압트랜지스터50이 온되면 상기 노드n2와 접지전압Vss 사이에 전류 통로가 형성되므로, 상기 풀다운트랜지스터16의 게이트전극에 입력되는 전류가 억압된다. 따라서 상기 풀다운트랜지스터16은 보다 작게 도통되므로 제3도의 320과 같이 부하캐패시터Cload에 충전된 방전 통로를 작게한다. 따라서 접지전압Vss은 제3도의 321과 같이 급속하게 낮아진다.

이때 상기 지연부30은 상기 노드n5의 출력을 지연시키는 기능을 수행한다. 따라서 상기 노드n5의 하이 논리 상태는 상기 지연부30에 의해 설정된 주기동안 지연된 후 제3도의 316과 같이 노드n6에 나타난다. 상기 노드n6이 하이 논리 상태로 천이되면, 피모오스트랜지스터42는 오프되고 엔모오스트랜지스터44는 온된다. 그러면 노드n7의 전위도 제3도의 317과 같이 로우 레벨로 천이된다. 그러면 상기 노드n7에 게이트전극이 연결되는 전류억압트랜지스터50이 오프되어 상기 노드n2의 전위는 제3도의 318과 같이 다시 하이 레벨 전위로 상승된다. 따라서 상기 전류억압트랜지스터50의 게이트전극으로 인가되는 신호는 펄스 형태가 되며, 상기 펄스신호의 주기는 상기 지연부30에 의해 설정됨을 알 수 있다. 그리고 상기 펄스신호는 상기 출력노드n1의 전위가 상기한 바와 같이 일정 전위 이하로 검출되는 시점에서 발생됨도 알 수 있다. 또한 상기 피모오스트랜지스터41 및 42와 엔모오스트랜지스터43 및 44는 상기 노드n5 및 노드n6의 전위를 두 입력으로 하여 두 입력신호가 상이한 주기 동안 상기 노드n7에 펄스신호를 발생하는 익스클루시브오아게이트로서, 4개의 트랜지스터들을 이용한 로직(pass transistor logic)으로 설계하여 트랜지스터의 수를 감축하는 동시에 전달 지연 시간(propagation delay time)을 줄일 수 있다. 상기 노드n2의 전위가 다시 하이 전위로 상승되면, 상기 풀다운트랜지스터 16이 다시 완전 도통되므로 상기 출력노드n1와 접지전압Vss이 연결되어, 상기 부하캐패시터Cload에 충전된 전하를 접지지전압Vss측으로 완전하게 방전시키며, 따라서 출력노드n1의 전위를 제3도의 312와 같이 출력 링잉이 발생되지 않은 상태를 유지하면서 로우 전위로 천이시킨다.

따라서 제3도에 도시된 바와 같이 상기 제2출력데이타dob가 하이 논리 상태로 천이되면, 풀다운트랜지스터16을 온시켜 출력노드n1의 전위는 초기 전위로 부터 접지전압Vss을 향해 하강하게 된다. 그리고 검출부20은 상기 출력노드n1의 전위를 검출하여 설정된 전압 레벨 이하로 떨어질 시 이를 검출하여 노드n5에 하이 논리신호를 출력한다. 따라서 상기 검출부20은 출력 링잉 발생되기 바로 직전의 출력 전압 레벨을 검출하는 기능을 수행하게 되며, 상기 검출 전압은 상기한 바와 같이 저항 23, 저항 24 및 인버터27의 트립전압에 의해 설정된다. 상기 검출전압이 설정된 전압 레벨 이하로 떨어지면, 상기한 바와 같이 전류억압트랜지스터가 온되어 상기 풀다운트랜지스터16의 게이트로 인가되는 전류를 순간적으로 억압하게 된다. 그러면 상기 풀다운트랜지스터16이 덜 도통되어 제3도의 320과 같이 상기 부하캐패시터Cload에 충전된 전하가 일정한 슬로프를 유지하며 접지전압Vss으로 방전하게 되므로 전류의 피크치와 링잉이 억제되며, 제3도의 321에 도시된 바와 같이 인덕티브 노이즈의 링잉도 감소된다. 이때 상기 펄스신호의 주기는 지연부30에 의해 결정되며, 펄스신호발생부40은 상기 지연부30의 출력에 따라 펄스신호를 발생한다.

상기와 같이 데이타 출력 버퍼회로가 클로즈 루프 방식으로 출력 전압을 제어하므로서, 풀다운트랜지스터16의 전류를 제한하는 펄스신호의 시작 시점이 부하캐패시터Cload의 초기 충전 상태나 풀다운트랜지스터16의 방전 능력 등을 반영하여 결정되며, 이로인해 외부 환경에 따라 적응적으로 버퍼의 동작 속도를 설정할 수 있다.

제4도는 하이 임피던스 상태에서 상기 제2출력데이타dob가 하이 논리 상태로 천이될 시의 상기 제2도 각부의 동작 특성을 도시하는 파형도로서, 이들 각부의 특성은 상기 제3도에서의 동작 특성들과 동일함을 알 수 있다.

Claims (10)

1. 제1데이타 및 제2데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에 있어서, 제1전압과 출력노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터로 구성되는 출력버퍼와, 상기 출력버퍼의 출력데이타를 입력하며, 상기 출력데이타가 제1논리로 천이될 시 소정 주기의 펄스신호를 발생하는 펄스발생기와, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스발생기의 출력단에 연결되며, 상기 펄스신호에 의해 스위칭되어 상기 풀다운 트랜지스터에 인가되는 전류를 억압하는 전류억압소자로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
2. 제1항에 있어서, 상기 제1논리가 로우 논리이며, 상기 펄스발생기가 로우 논리 천이 감지시 설정시간 동안 상기 펄스신호를 발생하는 개루프 방식의 펄스발생기인 것을 특징으로 하는 데이타 출력 버퍼회로.
3. 제2항에 있어서, 상기 풀업트랜지스터와, 풀다운 트랜지스터와 전류억압소자가 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며, 상기 제2전압이 접지전압인 것을 특징으로 하는 데이타 출력 버퍼회로.
4. 제1데이타 및 제2데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에 있어서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터와, 상기 제2데이타 및 상기 출력노드를 출력하는 데이타를 입력하며, 상기 제2데이타가 제1논리를 가질 시 상기 출력노드의 출력데이타 레벨을 검출하여 설정된 레벨이하일 시 펄스신호를 발생하는 펄스발생기와, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압사이에 연결되고 제어단이 상기 펄스발생기의 출력단에 연결되며, 상기 펄스신호에 의해 상기 풀다운트랜지스터에 인가되는 전류를 억압하는 전류억압소자로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
5. 제4항에 있어서, 상기 펄스발생기가, 상기 로우 논리인 제1논리의 제2데이타 입력시 스위칭되어 상기 출력노드의 출력데이타 레벨을 검출하며, 상기 출력데이타의 전압 레벨이 설정 전압레벨 이하일 시 검출신호를 발생하는 검출부와, 상기 검출부의 출력을 지연하는 지연부와, 상기 검출신호 및 지연된 검출신호를 입력하며, 상기 두 신호의 논리가 서로 다른 주기 동안 상기 펄스신호를 발생하는 게이트로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
6. 제5항에 있어서, 상기 풀업트랜지스터와, 상기 풀다운트랜지스터와, 상기 전류억압소자가 모두 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며 제2전압이 접지전압인 것을 특징으로 하는 데이타 출력 버퍼회로.
7. 제4항에 있어서, 상기 펄스신호발생기가, 상기 출력노드에 연결되며 게이트전극이 상기 제2데이타에 연결되어 상기 제2데이타가 제1논리를 가질시 온스위칭되는 스위칭소자와, 상기 스위칭소자와 직렬 접속되는 제1저항 및 상기 제2저항의 타단과 접지단 사이에 접속되는 제2저항으로 이루어져 상기 출력노드의 전압을 분압하는 분압기와, 상기 분압기와 연결되며 상기 분압된 전압 레벨이 트립전압 이하일 시 천이되어 상기 검출신호를 발생하는 인버터로 구성되는 검출부와, 상기 인버터의 출력단에 연결되어 상기 검출신호를 지연하는 지연부와, 상기 검출신호와 지연된 검출신호 입력하며, 두 신호가 서로 다른 주기에서 상기 펄스신호를 발생하는 익스클루시브오아게이트로 구성된 것을 특징으로 하는 데이타 출력버퍼회로.
8. 상보적인 논리를 갖는 제1데이타 및 제2데이타를 입력하며, 출력노드가 상대적으로 큰 부하 캐패시턴스를 갖는 라인에 연결되는 푸시-풀 구조의 버퍼회로에 있어서, 제1전압과 출력노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력노드와 제2전압 사이에 연결되고 게이트 전극이 제2데이타에 연결되는 풀다운트랜지스터와, 스위칭소자를 비하며, 상기 제1논리의 제2데이타 입력시 상기 스위칭소자가 온되어 상기 출력노드의 전압레벨을 검출하며, 상기 전압레벨이 설정 전압 이하일 시 설정 전압 검출신호를 발생하는 검출부와, 상기 검출부의 출력을 지연하는 지연부와, 상기 검출부 및 지연부의 출력을 입력하며, 상기 두 신호의 논리가 다른 구간에 펄스신호를 발생하는 익스클루시브 오아게이트와, 상기 풀다운트랜지스터의 게이트전극과 제2전압 사이에 연결되고 제어단이 상기 펄스발생기에 연결되어, 상기 펄스신호에 의해 상기 풀다운트랜지스터의 게이트 전류를 억압하는 수단으로 구성된 것을 특징으로 하는 푸시-풀 구조의 버퍼회로.
9. 제8항에 있어서, 상기 검출부가, 상기 출력노드에 연결되며 게이트전극이 상기 제2데이타에 연결되어 상기 제2데이타가 제1논리를 가질시 온스위칭되는 스위칭소자와, 상기 스위칭소자와 직렬 접속되는 제1저항 및 상기 제2저항의 타단과 접지단 사이에 접속되는 제2저항으로 이루어져 상기 출력노드의 전압을 분압하는 분압기와, 상기 분압기와 연결되며 상기 분압기의 전압 레벨이 트립전압 이하일 시 천이되어 상기 검출신호를 발생하는 인버터로 구성되는 것을 특징으로 하는 푸시풀 구조의 버퍼회로.
10. 제9항에 있어서, 상기 풀업트랜지스터와, 상기 풀다운트랜지스터와, 상기 전류억압소자가 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며 제2전압이 접지전압인 것을 특징으로 하는 푸시풀 구조의 버퍼회로.