KR960030549A - 반도체 메모리장치의 데이타 출력 버퍼회로 - Google Patents
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- H03K19/018507—Interface arrangements
- H03K19/018521—Interface arrangements of complementary type, e.g. CMOS
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
반도체 메모리장치.
2. 발명이 해결하려고 하는 기술적 과제
출력버퍼회로에서 출력신호의 링잉을 억압.
3. 발명의 해결 방법의 요지
제1데이타 및 제2데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터와, 상기 제2데이타를 입력하며, 상기 제2데이타가 제1논리를 가질 시 소정 주기의 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스 신호발생수단의 출력단에 연결되는 전류억압수단을 구비하여, 상기 제2데이타에 의해 풀업트랜지스터가 온될 시 출력신호의 링잉을 억제함.
4. 발명의 중요한 용도
데이타 출력버퍼회로에서 설정된 속도를 유지하며 출력 링잉을 제거하여 고속의 출력기능을 수행함.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 반도체 메모리장치의 데이타 출력 버퍼회로의 구성도.
Claims (15)
- 제1출력데이타 및 제2출력데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼 회로에 있어서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1출력데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2출력데이타에 연결되는 풀다운트랜지스터와, 상기 제2출력데이타를 입력하며, 상기 제2출력데이타가 제1논리를 가질 시 소정 주기의 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생 수단의 출력단에 연결되어 상기 펄스 신호에 의해 스위칭되어 전류를 억압하는 수단으로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제1항에 있어서, 상기 펄스발생수단이 상기 제2출력데이타가 하이 논리신호로 수신될 시 설정기간 동안 온 스위칭 신호를 발생하는 개루프 방식의 펄스발생수단인 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제2항에 있어서, 상기 풀업트랜지스터와, 풀다운트랜지스터와 전류억압수단들이 모두 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며, 상기 제2전압이 접지전압인 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제1출력데이타 및 제2출력데이타가 서로 상보적인 논리를 가지는 반도체 메모리장치의 데이타 출력 버퍼회로에 있어서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1출력데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2출력데이타에 연결되는 풀다운트랜지스터와, 상기 제2출력데이타 및 상기 출력노드를 출력하는 데이타를 입력하며, 상기 제2출력데이타가 제1논리를 가질 시 상기 출력노드의 출력데이타 레벨을 검출하여 설정된 레벨 이하일 시 스위칭 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 상기 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생수단의 출력단에 연결되는 전류억압수단으로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제4항에 있어서, 상기 펄스신호발생수단이, 상기 제1논리의 제2출력데이타 입력시 스위칭되어 상기 출력노드의 출력데이타 레벨을 검출하며, 상기 출력데이타의 전압 레벨이 설정 전압레벨 이하일 시 설정 전압 검출 신호를 발생하는 검출수단과, 상기 검출수단의 출력을 지연하는 수단과 , 상기 설정 전압 검출신호 및 지연된 설정전압 검출신호를 입력하며, 상기 두 신호의 논리가 다른 주기 동안 상기 펄스신호를 발생하는 수단으로 구성된 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제5항에 있어서, 상기 풀업트랜지스터와, 상기 풀다운트랜지스터와, 상기 전류억압수단이 모드 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며 제2전압이 접지전압인 것을 특징으로 하는 데이타 출력 버퍼회로.
- 제4항에 있어서, 상기 펄스신호발생수단이, 상기 출력노드에 연결되며 게이트전극이 상기 제2출력데이타에 연결되어 상기 제2출력데이타가 제1논리를 가질시 온스위칭되는 스위칭소자와 , 상기 스위칭소자와 직렬 접속되는 제1저항 및 상기 제2저항의 타단과 접지단 사이에 접속되는 제2저항으로 이루어져 상기 출력노드의 전압을 분압하는 수단과, 상기 분압수단과 연결되며 상기 분압수단의 전압레벨이 트립전압 이하일 시 천이되어 설정 전압 검출신호를 발생하는 인버터로 구성되는 출력전압검출수단과, 상기 인버터의 출력단에 병렬연결 되어 상기 설정 전압 검출신호를 지연하는 수단과, 상기 설정 전압 검출신호와 지연된 설정 전압 검출신호를 입력하며, 두 신호가 다른 주기에서 상기 펄스신호를 발생하는 익스쿨루시브오아게이트로 구성된 것을 특징으로 하는 데이타 출력버퍼회로.
- 상보적인 논리를 갖는 제1데이타 및 제2데이타를 입력하며, 출력노드가 상대적으로 큰 부하캐패시턴스를 갖는 라인에 연결되는 푸시-풀 구조의 버퍼회로에 있어서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터와, 스위칭수단을 구비하며, 상기 제1논리의 제2데이타 입력시 상기 스위칭수단이 온되어 상기 출력노드 전압레벨을 검출하며, 상기 전압레벨이 설정 전압이하일 시 설정 전압 검출신호를 발생하는 검출수단과, 상기 검출수단의 출력을 지연하는 지연수단과, 상기 검출수단 및 지연수단의 출력을 입력하며, 상기 두 신호의 논리가 다른 구간에 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생수단에 연결되어, 상기 풀다운트랜지스터의 게이트 전류를 억압하는 수단으로 구성된 것을 특징으로 하는 푸시-풀구조의 버퍼회로.
- 제8항에 있어서, 상기 검출수단이, 상기 출력노드에 연결되며 게이트전극이 상기 제1출력데이타에 연결되어 상기 제2출력데이타가 제1논리를 가질시 온스위칭되는 스위칭소자와, 상기 스위칭소자와 직렬 접속되는 제1저항 및 상기 제2저항의 타단과 접지단 사이에 접속되는 제2저항으로 이루어져 상기 출력노드의 전압을 분압하는 수단과, 상기 분압수단과 연결되며 상기 분압수단의 전압 레벨이 트립전압 이하일 시 천이되어 상기 설정 전압 검출신호를 발생하는 인버터로 구성되는 것을 특징으로 하는 푸시풀 구조의 버퍼회로.
- 제9항에 있어서, 상기 펄스신호발생수단이, 상기 제어신호와 지연된 설정 전압 검출신호를 입력하며, 두 신호가 다른 주기에서 상기 펄스신호를 발생하는 익스클루시브오아게이트인 것을 특징으로 하는 푸시풀구조의 버퍼회로.
- 제10항에 있어서, 상기 풀업트랜지스터와, 상기 풀다운트랜지스터와, 상기 전류억압수단이 모두 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며 제2전압이 접지전압인 것을 특징으로 하는 푸시풀 구조의 버퍼회로.
- 상보적인 논리를 갖는 제1데이타 및 제2데이타를 입력하며, 출력노드가 상대적으로 큰 부하캐피시턴스를 갖는 라인에 연결되는 푸시-풀 구조의 버퍼회로에 있어서, 제1전압과 출력 노드 사이에 연결되고 게이트전극이 제1데이타에 연결되는 풀업트랜지스터와, 상기 출력 노드와 제2전압 사이에 연결되고 게이트전극이 제2데이타에 연결되는 풀다운트랜지스터와, 제1스위칭수단 및 제2스위칭수단을 구비하며, 상기 제1논리의 제2데이타입력시 상기 제1스위칭수단이 온되어 상기 출력노드의 전압레벨을 검출하며 상기 전압레벨이 일정 전압 이하일 시 제1논리 검출신호를 발생하며, 상기 제2논리의 제2데이타 입력시 상기 제2스위칭수단이 온되어 제2논리 검출신호를 발생하는 검출수단과, 상기 검출수단의 출력을 지연하는 지연수단과, 상기 검출수단 및 지연수단의 출력을 입력하며, 상기 두 제어신호의 논리가 다른 구간에 펄스신호를 발생하는 수단과, 상기 풀다운트랜지스터의 게이트전극과 제2전압 사이에 연결되고 제어단이 상기 펄스신호발생수단에 연격되어, 상기 풀다운트랜지스터의 게이트 전류를 억압하는 수단으로 구성된 것을 특징으로 하는 푸시-풀 구조의 버퍼회로.
- 제12항에 있어서, 상기 검출수단이, 상기 출력노드에 연결되며 게이트전극이 상기 제2출력데이타에 연결되어 상기 제2출력데이타가 제1논리를 가질시 온스위칭되는 제1스위칭수단과, 상기 제1스위칭수단과 접속노드 사이에 직렬 접속되는 제1저항 및 상기 접속노드와 접지단 사이에 병렬 접속되는 제2저항으로 이루어져 상기 출력노드의 전압을 분압하는 수단과, 전원전압과 상기 접속노드 사이에 연결되며 게이트전극이 상기 제2출력데이타에 연결되어 상기 제2출력데이타가 제1논리를 가질시 온 스위칭되는 제2스위칭수단과, 상기 접속노드에 연결되며 상기 접속노드의 전압 레벨이 트립전압 이하일 시 천이되어 상기 제1논리 검출신호를 발생하고, 상기 접속노드의 전압레벨의 트립전압 이상일 시 천이되어 상기 제2논리 검출신호를 발생하는 인버터로 구성되는 것을 특징으로 하는 푸시풀 구조의 버퍼회로.
- 제13항에 있어서, 상기 펄스신호발생수단이, 상기 논리검출신호와 지연된 논리검출신호를 입력하며, 두신호가 다른 주기에서 상기 펄스신호를 발생하는 익스클루시브오아게이트인 것을 특징으로 하는 푸시풀 구조의 버퍼회로.
- 제14항에 있어서, 상기 풀업트랜지스터와, 상기 풀다운트랜지스터와, 상기 전류억압수단이 모두 엔모오스트랜지스터이고, 상기 제1전압이 전원전압이며 제2전압이 접지전압인 것을 특징으로 하는 푸시풀 구조의 버퍼회로.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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| KR1019950001486A KR0152353B1 (ko) | 1995-01-25 | 1995-01-25 | 반도체 메모리 장치의 데이타 출력버퍼회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019950001486A KR0152353B1 (ko) | 1995-01-25 | 1995-01-25 | 반도체 메모리 장치의 데이타 출력버퍼회로 |
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Family Applications (1)
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| KR1019950001486A KR0152353B1 (ko) | 1995-01-25 | 1995-01-25 | 반도체 메모리 장치의 데이타 출력버퍼회로 |
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| KR (1) | KR0152353B1 (ko) |
-
1995
- 1995-01-25 KR KR1019950001486A patent/KR0152353B1/ko not_active IP Right Cessation
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| KR0152353B1 (ko) | 1998-12-15 |
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