CN111509694B - 芯片、欠压锁存电路及其工作方法 - Google Patents

Abstract

本发明涉及一种芯片、欠压锁存电路及其工作方法，在供电电压未达到芯片的工作电压时，防止误触发芯片工作。所述欠压锁存电路包括第一通路，所述第一通路中包括具备延时功能的反相电路，以及一缓冲电路，所述缓冲电路的输出端作为所述第一通路的输出端提供第一通路的输出电压；所述欠压锁存电路还包括第二通路，所述第二通路用于在所述供电电压未达到芯片的工作电压时，输出随供电电压上升而上升电压；所述工作方法在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出第一信号以关闭芯片的工作状态。

Description

芯片、欠压锁存电路及其工作方法

技术领域

本发明涉及集成电路技术领域，尤其涉及一种芯片、欠压锁存电路及其工作方法。

背景技术

在集成电路(integrated circuit，简称IC)中，电源提供的供电电压的稳定性对芯片很重要，当供电电压低于某一阈值时，芯片电路内部状态会紊乱，造成芯片电路工作不稳定，可能导致芯片输出错误的逻辑电平或者导致数据丢失。因此需要在芯片中加入一欠压锁存电路，用于接入电源提供给芯片的供电电压，如果供电电压未达到芯片的工作电压，关闭芯片的工作状态，确保芯片中电路的安全，避免对芯片造成损坏。如果供电电压达到芯片的工作电压，触发芯片开启工作状态。

为了防止因供电电压上较大的高频噪声或出现抖动造成的高频逻辑震荡现象，目前的欠压锁存电路会加入一具备延时功能的反相电路和一缓冲电路，当供电电压上升达到芯片的工作电压时，因为反相电路的延迟功能，欠压锁存电路会经过一定的延时时间输出信号以触发芯片工作，在该延时时间供电电压可以得到进一步升高，因此可以一定程度减少上述震荡现象。

但是，如果供电电压上升未达到芯片的工作电压但达到该反相电路的阈值，同样因为反相电路的延迟功能，反相电路不会立即反转，经过一定的延时时间后才会反转输出低电平，在该延时时间内反相电路的输出电压会随供电电压上升而上升，但缓冲电路会在该延时时间内反转输出低电平作为该欠压锁存电路的输出，触发芯片工作。但此时供电电压并未达到芯片的工作电压，因此该触发属于对芯片的误触发。

发明内容

基于此，有必要提供一种芯片、欠压锁存电路及其工作方法，在供电电压未达到芯片的工作电压时，可以防止误触发芯片工作。

第一方面，提供一种欠压锁存电路的工作方法，所述欠压锁存电路用于接入电源提供的供电电压，以控制芯片的工作状态，所述欠压锁存电路包括第一通路，所述第一通路中包括反相电路以及一缓冲电路，所述缓冲电路的输出端作为所述第一通路的输出端以提供第一通路的输出电压；所述欠压锁存电路还包括第二通路，所述第二通路用于在所述供电电压未达到芯片的工作电压时，输出随供电电压上升而上升电压；

所述方法包括：

检测所述第一通路的输出电压与所述第二通路的输出电压；

在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出第一信号作为所述欠压锁存电路的输出信号以关闭芯片的工作状态。

其中一个实施例中，所述欠压锁存电路还包括比较电路，所述反相电路具备延时功能；所述方法还包括：在所述供电电压达到芯片的工作电压时，所述比较电路输出低电平；

所述第二通路基于比较电路输出的低电平输出低电平；

所述反相电路基于比较电路输出的低电平于第二延迟时间后反转输出高电平；

所述缓冲电路基于所述反相电路反转输出的高电平输出低电平作为所述第一通路的输出电压；

在所述第一通路的输出电压与第二通路的输出电压均为低电平时，输出第二信号作为所述欠压锁存电路的输出信号以触发芯片工作。

其中一个实施例中，在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出高电平作为所述第一信号；在所述第一通路的输出电压与第二通路的输出电压均为低电平时输出低电平信号，作为所述第二信号。

上述欠压锁存电路的工作方法，在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，会输出第一信号以关闭芯片的工作状态，而在所述供电电压未达到芯片的工作电压时，起码至少第二通路输出电压一直是随供电电压上升而上升的，所以无论第一通路输出状态如何，欠压锁存电路都会输出第一信号来关闭芯片的工作状态。因此，上述欠压锁存电路的工作方法，可以在供电电压未达到芯片的工作电压时，防止误触发芯片工作。

第二方面，提供一种欠压锁存电路，用于接入电源提供的供电电压，包括：

第一通路，包括反相电路，以及一缓冲电路，所述反相电路的输出端与所述缓冲电路的输入端连接，所述反相电路的输入端作为所述第一通路的输入端，所述缓冲电路的输出端作为所述第一通路的输出端提供第一通路的输出电压；

第二通路，用于在所述供电电压未达到芯片的工作电压时输出随供电电压上升而上升的电压；以及

逻辑电路，分别与所述第一通路的输出端、所述第二通路的输出端连接，用于在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平信号时，输出第一信号作为所述欠压锁存电路的输出信号以关闭芯片的工作状态。

其中一个实施例中，所述欠压锁存电路还包括比较电路，所述反相电路具备延时功能，所述比较电路的第二端用于接入所述供电电压，所述比较电路的输出端分别与所述第一通路的输入端、第二通路的输入端连接；在所述供电电压达到芯片的工作电压时，所述比较电路用于输出低电平，所述第二通路基于比较电路输出的低电平输出低电平，所述反相电路基于比较电路输出的低电平于第二延迟时间后反转输出高电平，缓冲电路基于所述反相电路反转输出的高电平输出低电平作为所述第一通路的输出电压；所述逻辑电路还用于在所述第一通路的输出电压与第二通路的输出电压均为低电平时，输出第二信号作为所述欠压锁存电路的输出信号以触发芯片工作。

其中一个实施例中，所述第一通路中的反相电路包括第一反相器，第二反相器以及施密特触发器，所述第一反相器的输入端作为所述第一通路的输入端，所述第一反相器的输出端与第二反相器的输入端连接；第二反相器的输出端与所述施密特触发器的输入端连接，所述施密特触发器的输出端与所述缓冲电路的输入端连接。

其中一个实施例中，所述具备延时功能的反相电路还包括充放电电路，第二反相器的输出端与所述施密特触发器输入端的相连处与所述充放电电路的第一端连接，所述充放电电路的第二端接地。

其中一个实施例中，所述第二反相器为导比管。

其中一个实施例中，所述逻辑电路输出的第一信号为高电平信号，输出的第二信号为低电平信号。

其中一个实施例中，所述逻辑电路包括或非逻辑器和第四反相器，所述或非逻辑器的第一端与所述第一通路的输出端连接，以接入所述第一通路的输出电压，所述或非逻辑器的第二端与所述第二通路的输出端连接，以接入所述第二通路的输出电压，所述或非逻辑器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述欠压锁存电路的输出端连接。

其中一个实施例中，所述第二通路包括一电气连接线，所述电气连接线的一端作为所述第二通路的输入端，另一端作为所述第二通路的输出端。

其中一个实施例中，所述欠压锁存电路还包括电压迟滞电路和电压抬高电路，所述电压迟滞电路分别与比较电路的第二端、比较电路的输出端连接，所述电压抬高电路分别与所述比较电路的第二端、所述电压迟滞电路连接；

所述电压迟滞电路用于在比较电路输出低电平时关断所述电压迟滞电路，令所电压抬高电路输出的电压接入所述比较电路的第二端，以拉大比较电路的第二端电压与基准电压的差值。

其中一个实施例中，所述比较电路用于在供电电压未达到芯片的工作电压时，输出随供电电压上升而上升的电压，所述电压迟滞电路用于在比较电路的输出电压升高至将所述电压迟滞电路导通时，令所述电压抬高电路短路。

其中一个实施例中，所述电压迟滞电路包括MOS管NM1，所述MOS管NM1的栅端与所述比较电路的输出端连接，漏端与电压抬高电路的第一端连接，源端与电压抬高电路的第二端连接，源端还接地；所述电压抬高电路包括电阻R3，电阻R3的第一端作为电压抬高电路的第一端，电阻R3的第二端作为电压抬高电路的第二端。

上述欠压锁存电路，逻辑电路在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，会输出第一信号以关闭芯片的工作状态，而在所述供电电压未达到芯片的工作电压时，起码至少第二通路输出电压一直是随供电电压上升而上升的，所以无论第一通路输出状态如何，欠压锁存电路都会输出第一信号来关闭芯片的工作状态。因此，上述欠压锁存电路，可以在供电电压未达到芯片的工作电压时，防止误触发芯片工作。

第三方面，提供一种芯片，包括如上任一实施例中所述的欠压锁存电路。

附图说明

图1为本发明一实施例中的欠压锁存电路的工作方法的流程示意图；

图2为本发明一实施例中的欠压锁存电路工作时的电压波形示意图；

图3为本发明一实施例中的欠压锁存电路的结构示意图；

图4为本发明一具体实施例中的欠压锁存电路的结构示意图；

图5为本发明第二实施例中的欠压锁存电路的结构示意图；

图6为本发明第三实施例中的欠压锁存电路的结构示意图；

图7为本发明一具体实施例中的欠压锁存电路工作时各节点的电压波形示意图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

如背景技术所述，发明人分析发现，虽然目前的欠压锁存电路还加入一具备延时功能的反相电路和一缓冲电路，可以一定程度减少上述震荡现象，但在供电电压未达到芯片的工作电压时，还是会存在误触发芯片工作的现象。

基于此，本发明实施例提供了一种欠压锁存电路的工作方法，在供电电压未达到芯片的工作电压时，可以防止误触发芯片工作。本发明实施例中，所述欠压锁存电路用于接入电源提供给芯片的供电电压，以控制芯片的工作状态。所述欠压锁存电路包括第一通路和第二通路，所述第一通路中包括反相电路以及一缓冲电路，所述反相电路的输出端与所述缓冲电路的输入端连接，所述反相电路的输入端作为所述第一通路的输入端，所述缓冲电路的输出端作为所述第一通路的输出端提供第一通路的输出电压；所述第二通路用于提供输出电压，在所述供电电压未达到芯片的工作电压时，所述第二通路的输出电压随供电电压上升而上升；

如图1所示，所述方法包括：

步骤102，检测所述第一通路的输出电压与所述第二通路的输出电压。

步骤104，在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出第一信号以关闭芯片的工作状态。

具体地，第一通路和第二通路输出的高电平可以是随供电电压上升而上升的电压信号。

具体地，输出的第一信号为高电平信号且跟随所述供电电压上升被拉高，供电电压未达到芯片的工作电压时时，利用高电平信号去干预芯片，以关闭芯片的工作状态。

在一个实施例中，反相电路为具备延时功能的反相电路。如图2所示，在供电电压VDD上升达到该反相电路的阈值电压V1时，由于反相电路带有延迟功能，所以反相电路不会立即反转，经过第一延时时间t1～t2后才会反转输出低电平，在延迟时间t1～t2内反相电路的输出电压还是随供电电压VDD上升而上升，但缓冲电路会在该延迟时间t1～t2内对反相电路上升的输出电压进行反转输出低电平作为该第一通路的输出，但t1～t2内的第二通路的输出为高电平，具体来讲，第二通路的输出电压随供电电压上升而上升。

而本发明实施例的欠压锁存电路的工作方法，在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，会输出第一信号以关闭芯片的工作状态，而在所述供电电压未达到芯片的工作电压时，起码至少第二通路输出电压一直是随供电电压上升而上升的，所以无论第一通路输出状态如何，欠压锁存电路都会输出第一信号来关闭芯片的工作状态。因此，本发明实施例的欠压锁存电路的工作方法，可以在供电电压未达到芯片的工作电压时，防止误触发芯片工作。

在本发明的另一个实施例中，还可以在供电电压达到芯片的工作电压时输出第二信号触发芯片正常工作，能减少因供电电压上较大的高频噪声或出现抖动造成的高频逻辑震荡现象。该另一实施例中，反相电路具备延时功能，欠压锁存电路还包括比较电路，如图2所示，在所述供电电压VDD达到芯片的工作电压V3时，比较电路用于输出低电平，所述第二通路基于比较电路输出的低电平输出低电平，反相电路因具备延时功能，故于第二延迟时间(t3～t4这段时间)后才反转输出高电平电压，缓冲电路基于反转输出的高电平输出低电平，作为第一通路的输出电压。在第二延迟时间t3～t4期间供电电压VDD继续升高。所述欠压锁存电路的工作方法，还包括在所述第一通路的输出电压与第二通路的输出电压均为低电平时，输出第二信号作为欠压锁存电路输出端信号，以触发芯片工作的步骤。

具体地，如图2所示，欠压锁存电路输出端OUT处输出的第二信号为低电平信号，供电电压达到芯片的工作电压时，输出低电平信号可以确保芯片正常工作。

在供电电压到达芯片的工作电压时，如果供电电压上有较大的高频噪声或抖动，此时欠压锁存电路去触发芯片工作可能导致误触发，欠压锁存电路的输出也会出现高低来回振荡现象。在本实施例中，因为第一通路有延时功能，所以第一通路输出低电平的时间点会滞后于所述第二通路。在所述供电电压升至达到芯片的工作电压时，第二通路输出低电平，经过第二延时时间后，第一通路才输出低电平，与此同时，供电电压得到进一步升高，第二通路此时依然还是输出低电平，所以欠压锁存电路可以输出第二信号以触发芯片工作。而升高的供电电压可以一定程度上对抗噪声和抖动，不易下掉至低于芯片的工作电压，有利于所述第一通路和所述第二通路均输出稳定的低电平，减少欠压锁存电路输出的高低来回振荡现象。

进一步地，为了在芯片工作时进一步减少欠压锁存电路输出的高低来回振荡现象，可以将输出第二信号的时间后延以提供更长的时间，来让供电电压在达到芯片的工作电压的前提下还能上升到更高电压时才触发芯片工作。在本发明的一个实施例中，可以增加第一通路的第二延迟时间来使输出第二信号的时间后延。

在本发明的一个实施例中，所述欠压锁存电路还包括电压抬高电路；所述方法包括在所述供电电压达到芯片的工作电压时，触发所述电压抬高电路输出电压与所述供电电压相叠加的步骤。可以进一步减少欠压锁存电路的震荡现象。

供电电压达到芯片的工作电压时，芯片开始正常工作，如果供电电压中带有低噪声，第二通路就可能因此不输出低电平，那么欠压锁存电路在这种情况下就可能会误关闭芯片的工作状态，造成芯片故障。尤其供电电压与芯片的临界工作电压阈值相差不大的时候。

而该实施例中，在所述供电电压达到芯片的工作电压时，会触发所述电压抬高电路输出一电压去与所述供电电压叠加，即便在供电电压中存在低噪声，很大程度也仍可以维持第二通路输出低电平。因此，引入电压抬高电路可以进一步减少欠压锁存电路的震荡现象。

本发明实施例还提出一种欠压锁存电路，在供电电压未达到芯片的工作电压时，可以防止误触发芯片工作。所述欠压锁存电路用于接入电源提供的供电电压，并控制芯片的工作状态。请参阅图3，在该实施例中的欠压锁存电路，包括：

第一通路210，包括反相电路212以及一缓冲电路214，所述反相电路212的输出端与所述缓冲电路214的输入端连接，所述反相电路212的输入端作为所述第一通路210的输入端，所述缓冲电路214的输出端作为所述第一通路210的输出端提供第一通路的输出电压；

第二通路220，用于在所述供电电压未达到芯片的工作电压时输出随供电电压上升而上升的电压；以及

逻辑电路230，分别与所述第一通路210的输出端、所述第二通路220的输出端连接，用于在所述第一通路210的输出电压与第二通路220的输出电压中至少一个为高电平信号时，输出第一信号作为欠压锁存电路的输出信号以关闭芯片的工作状态。

在具体实现时，反相电路212的阈值电压低于芯片的正常工作电压。

具体地，第一通路和第二通路输出的高电平可以是随供电电压上升而上升的电压信号。

在一个实施例中，反相电路为具备延时功能的反相电路。如图2所示，所述反相电路用于在供电电压VDD未达到芯片的工作电压V3但达到反相电路的阈值电压V1时的第一延时时间t1～t2后输出低电平，于第一延时时间t1～t2内反相电路的输出电压随供电电压VDD上升而上升，所述缓冲电路214用于在第一延时时间t1～t2内对反相电路上升的输出电压进行反转输出低电平，作为第一通路的输出电压，但第二通路220在t1～t2时间内的输出为高电平，具体来讲，第二通路220的输出电压随供电电压上升而上升。

上述欠压锁存电路，逻辑电路230在所述第一通路210的输出电压与第二通路220的输出电压中至少一个为高电平时，会输出第一信号作为欠压锁存电路的输出信号以关闭芯片的工作状态，而在所述供电电压未达到芯片的工作电压时，起码至少第二通路220输出电压一直是随供电电压上升而上升的，所以无论第一通路210输出状态如何，欠压锁存电路都会输出第一信号来关闭芯片的工作状态。因此，上述欠压锁存电路，可以在供电电压未达到芯片的工作电压时，防止误触发芯片工作。

在本发明的另一个实施例中，欠压锁存电路还可以在供电电压达到芯片的工作电压时输出第二信号触发芯片正常工作，还能减少因供电电压上较大的高频噪声或出现抖动造成的高频逻辑震荡现象。该另一实施例中，如图5所示，所述欠压锁存电路还包括比较电路240，所述反相电路具备延时功能，所述比较电路240的第二端用于接入所述供电电压，所述比较电路240的输出端分别与所述第一通路的输入端、第二通路的输入端连接。如图2所示，在所述供电电压VDD达到芯片的工作电压V3时，所述比较电路240用于输出低电平，所述第二通路220用于基于比较电路240输出的低电平输出低电平，所述反相电路212用于在第二延迟时间t3～t4后反转输出高电平，缓冲电路214用于基于所述反相电路212反转输出的高电平输出低电平作为所述第一通路210的输出电压；在第二延迟时间t3～t4期间第一通路电压随着供电电压继续升高。所述欠压锁存电路中的逻辑电路230则用于在所述第一通路210的输出电压与第二通路220的输出电压均为低电平时，输出第二信号以触发芯片工作。具体地，如图2所示，欠压锁存电路输出端OUT处输出的第二信号为低电平信号，供电电压达到芯片的工作电压时，输出低电平信号可以确保芯片正常工作。

在供电电压到达芯片的工作电压时，如果供电电压上有较大的高频噪声或抖动，此时欠压锁存电路去触发芯片工作可能导致误触发，欠压锁存电路的输出也会出现高低来回振荡现象。在本实施例中，因为第一通路210有延时功能，所以第一通路210输出低电平的时间点会滞后于所述第二通路220。在所述供电电压升至达到芯片的工作电压瞬间，第二通路220输出低电平，经过第二延时时间，第一通路210才输出低电平，与此同时，供电电压得到进一步升高，第二通路220此时依然还是输出低电平，所以可以输出第二信号以触发芯片工作。而升高的供电电压可以一定程度上对抗噪声和抖动，不易下掉至低于芯片的工作电压，有利于所述第一通路210和所述第二通路220均输出稳定的低电平，减少欠压锁存电路输出的高低来回振荡现象。

对于所述第二通路220，在其中一个实施例中，如图4所示，所述第二通路220包括一电气连接线，所述电气连接线的一端作为所述第二通路220的输入端，另一端作为所述第二通路220的输出端。电气连接线响应快，有利于在供电电压到达芯片的工作电压时拉大第一通路与第二通路输出低电平的时间差。

进一步地，对于所述第一通路210中具备延时功能的反相电路212，在其中一个实施例中，如图4所示，所述反相电路212包括第一反相器inv1，第二反相器inv2以及施密特触发器sch，所述第一反相器inv1的输入端作为所述第一通路210的输入端，所述第一反相器inv1的输出端与第二反相器inv2的输入端连接；第二反相器inv2的输出端与所述施密特触发器sch的输入端连接；所述施密特触发器sch的输出端作为所述反相电路的输出端212与所述缓冲电路214的输入端连接；具体地，所述缓冲电路214包括第三反相器inv3，所述第三反相器inv3的输出端作为所述缓冲电路214的输入端，所述第三反相器inv3的输出电压作为所述第一通路210的输出电压。

第一通路中各个反相器均由两个增强型MOS场效应管组成，一个为NMOS管，一个为PMOS管，当各反相器的输入达到NMOS管阈值时，开启相位反转功能。反相器有反转相位作用，还具有缓冲作用，可以调制波形，令欠压锁存电路输出的信号更加稳定。反相电路212的阈值电压指反相电路212中反相器的NMOS管的阈值电压，具体可以是第一反相器inv1中NMOS管的阈值电压。第二反相器inv2、第三反相器inv2中NMOS管的阈值电压可以跟第一反相器inv1相同。

施密特触发器使得反相电路具备延时功能。其中，在供电电压上升且未达到芯片工作电压、并低于第一反相器inv1中NOMS管的阈值时(t0-t1)，所述第一反相器inv1的输出电压随供电电压上升而上升，所述第二反相器inv2的输出为低电平，因未达施密特触发器sch的正向阈值，所述施密特触发器sch的输出也随之上升，所述第三反相器inv3的输出电压随所述供电电压上升而上升。在具体实现时，第二反相器inv2的输出与所述施密特触发器sch的相连处会连接一电容，因为电容的充电作用，t0-t1期间第二反相器inv2的输出上升很缓慢，几乎保持低电平。

在供电电压升至达到第一反相器inv1的阈值时，从t1到t2，所述第一反相器inv1的输出电压被拉低，所述第二反相器inv2的输出升高，其中，在所述施密特触发器sch的输入未达到其正向阈值的第一延时时间内，施密特触发器sch的输出随所述供电电压上升而上升，所述第三反相器inv3输出低电平。在所述第二反相器inv2的输出达到所述施密特触发器sch的正向阈值后，所述施密特触发器sch的输出降为低电平，所述第三反相器inv3的输出电压则为高电平，且随供电电压上升而上升。

在供电电压达到芯片的工作电压V3时，所述第一反相器inv1输出高电平信号，且输出随所述供电电压上升而上升，所述第二反相器inv2的输出电压被拉低，经过第二延时时间(t3-t4)，第二反相器inv2的输出电压才降低至达到所述施密特触发器sch的负向阈值，所述施密特触发器sch的输出电压作为反相电路212的输出电压被拉高，第三反相器inv3输出为低电平作为第一通路210的输出。

进一步地，所述具备延时功能的反相电路212还可以包括充放电电路，第二反相器inv2的输出端与所述施密特触发器sch输入端的相连处与所述充放电电路的第一端连接，所述充放电电路的第二端接地。所述充放电电路用于在所述第二反相器inv2的输出电压被拉低时进行放电，以降低所述施密特触发器sch输入电压达到其负向阈值的速度，从而延长所述第二延时时间。所述充放电电路还可以用于未达到芯片工作电压时充电，放慢所述施密特触发器sch的输入升高至其正向阈值的过程，以延长第一延迟时间。

具体地，如图4所示，充放电电路可以为电容C，第二反相器inv2的输出端与所述施密特触发器sch输入端的相连处与所述电容C的第一端连接，所述电容C的第二端接地。在供电电压升至达到芯片的工作电压之前，电容C充电，在供电电压升至达到芯片的工作电压时，第二反相器inv2输出电压被拉低，由于电容C会通过第二反相器inv2中导通的NMOS管放电，所以增加了施密特触发器sch的输入端b2处电压被拉低的时长，即增加第二延时时间，当低至施密特触发器sch的负向电压阈值时，施密特触发器sch输出高电平作为反相电路212的输出，第三反相器inv3输出低电平作为第一通路210的输出。

电容C的充电作用也可以增加反相电路212的第一延时时间。在供电电压升至高于第一反相器inv1的阈值且未达到芯片工作电压时，由于电容C处于充电状态，所以第二反相器inv2的输出电压不会全部作用至施密特触发器sch，而是会分流给电容C充电。加之第二反相器inv2的输出电压原本就需要一定时间才能达到施密特触发器sch的正向阈值，又加上电容C需要充电，就导致施密特触发器sch的输入端b2处的电压缓慢上升，不会立即达到所述正向阈值，一段时间后，电容C上电压增加，输入端b2处的电压达到所述正向阈值后，所述施密特触发器sch的输出才降为低电平。因此电容C可以增加欠压锁存电路的第一延时时间。但由于第二通路220的存在，在供电电压未达到芯片工作电压时，不论第一延时时间多长，逻辑电路230都是输出第一信号，不会去误触发芯片工作。

本实施例中，在供电电压升至达到芯片的工作电压之前达到反相器阈值时，电容C的充电作用在施密特触发器sch原本的延时作用下又进一步增加了b2处电压升至施密特触发器sch正向电压阈值的时长，在供电电压升至达到芯片的工作电压之后，电容C的放电作用在施密特触发器sch原本的延时作用下也同样又进一步增加了b2处电压降至施密特触发器sch负向电压阈值的时长，因此，引入电容C有利于在供电电压升至达到芯片的工作电压之后进一步拉大第一通路210与第二通路220输出低电平的时间差，使得欠压锁存电路触发芯片工作状态时有更高的供电电压。

为了进一步在供电电压升至达到芯片的工作电压之后，增加第二延时时间，拉大第一通路210与第二通路220输出低电平的时间差。在一个实施例中，所述第二反相器inv2的尺寸、充放电电路的尺寸和/或所述施密特触发器sch的负向阈值使得第二延迟时间大于预设值。

具体可以选用尺寸高于预设值例如面积较大的电容，使得电容C的容值更大，充放电能力更慢，有利于增加第二延时时间。

也可以选用尺寸低于预设值的第二反相器inv2，这样电容C放电更慢，有利于增加第二延时时间。该尺寸可指第二反相器inv2的导通长宽比。具体地，所述第二反相器inv2为导比管，导比管的尺寸小，导通阻抗大，使得电容C放电更慢，有利于增加第二延时时间。

也可以选用负向阈值低于预设值的施密特触发器sch，施密特触发器sch的输入就会更晚到达负向阈值，也就有利于增加第二延时时间。

对于所述逻辑电路230，所述逻辑电路230用于在所述第一通路210的输出电压与第二通路220的输出电压中至少一个随供电电压上升而上升时，输出高电平信号作为第一信号以关闭芯片的工作状态，该高电平信号随供电电压上升而上升。在所述第一通路210的输出电压与第二通路220的输出电压均为低电平时，输出低电平信号，作为所述第二信号。该低电平信号标志供电电压达到芯片的工作电压，芯片可以开始正常工作。

具体地，如图4所示，所述逻辑电路230包括或非逻辑器nor2和第四反相器inv4，所述或非逻辑器nor2的第一端与所述第一通路210的输出端连接，以接入所述第一通路210的输出电压，所述或非逻辑器nor2的第二端与所述第二通路220的输出端连接，以接入所述第二通路220的输出电压，所述或非逻辑器nor2的输出端与所述第四反相器inv4的输入端连接，所述第四反相器inv4的输出端与所述欠压锁存电路的输出端连接，用于将所述或非逻辑器nor2的输出信号进行反转，作为所述欠压锁存电路的输出信号；

所述或非逻辑器nor2用于在所述第一通路210的输出电压与第二通路220的输出电压中至少一个随供电电压上升而上升时，输出低电平信号，所述第四反相器inv4基于所述低电平信号输出跟随供电电压被拉高的电压，作为所述第一信号；所述或非逻辑器nor2用于在所述第一通路210的输出电压与第二通路220的输出电压均为低电平时，输出高电平信号，所述第四反相器inv4基于所述高电平信号输出低电平信号，作为所述第二信号。

需要说明的是，本发明实施例中提到的第一至第四反相器，电源端均可连接供电电压VDD。

在本发明的另一个实施例中，如图5所示，所述欠压锁存电路还包括比较电路240，所述比较电路240的第一端用于接入基准电压，第二端用于接入提供给芯片的供电电压，所述比较电路240的输出端分别与所述第一通路210的输入端、第二通路220的输入端连接；所述比较电路240用于在其第二端的电压低于基准电压时输出高电平信号，标识所述供电电压上升且未达到芯片的工作电压，且所述比较电路240的输出电压随所述供电电压上升而上升；所述比较电路240还用于在其第二端的电压升至高于基准电压时输出低电平信号，标识所述供电电压已升至达到芯片的工作电压。

在供电电压上升且未达到芯片的工作电压时，所述第一通路210和所述第二通路220的输出电压均随所述比较电路240输出电压上升而上升，其中所述第一通路210用于在所述比较电路240的输出电压高于反相电路212的阈值的第一延迟时间内，输出低电平；所述第一通路210和所述第二通路220均在所述比较电路240输出低电平的第二延迟时间后输出低电平。

比较电路240第二端即图4中a1处电压可以反映供电电压的变化，供电电压升至达到芯片的工作电压时，a1处电压高于基准电压Vt，比较电路240输出端a3处输出低电平，第二延时时间到时，供电电压进一步得到升高，a1点电压也升高，与此同时第一通路210也输出低电平，对于存在噪声或抖动的情形中，升高的供电电压相对不易下掉至低于芯片的工作电压，a1处电压也不易下掉至低于基准电压Vt，a3处也依旧会输出低电平，不会导致欠压锁存电路误触发芯片工作。因为，a1处电压也会随升高的供电电压升高，如果升高的a1处电压减去Vt的值大于噪声电压或抖动值，a1处电压还是可以大于基准电压Vt，所以a3处也依旧会输出低电平。

具体地，如图4所示，所述比较电路240包括比较器CMP，所述比较器CMP的同相输入端作为所述比较电路240的第一端，所述比较器CMP的反相输入端作为所述比较电路240的第二端，所述比较器CMP的输出端作为所述比较电路240的输出端。

进一步地，在本发明的另一个实施例中，如图6所示，所述欠压锁存电路包括电压迟滞电路250和电压抬高电路260，所述电压迟滞电路250分别与比较电路240的第二端、比较电路240的输出端连接，所述电压抬高电路260分别与所述比较电路240的第二端、所述电压迟滞电路250连接；

所述电压迟滞电路250可用于在比较电路240的输出电压升高至将所述电压迟滞电路250导通时，令所述电压抬高电路260短路。

所述电压迟滞电路250还可用于在比较电路240输出低电平时关断所述电压迟滞电路250，关断的电压迟滞电路250令所电压抬高电路260输出的电压加在所述比较电路240的第二端，以拉大比较电路240的第二端电压与基准电压的差值。

在供电电压上升但比较电路240第二端电压低于基准电压时，比较电路240输出电压维持高电平，在增大使电压迟滞电路250导通时，导通的电压迟滞电路250将电压抬高电路260短路，比较电路240的第二端随供电电压上升继续升高。在供电电压上升使得比较电路240的第二端电压高于基准电压时比较电路240输出低电平，令电压迟滞电路250关断，关断的迟滞电路使得电压抬高电路260的电压叠加到所述比较电路240的第二端电压，以拉大比较电路240的第二端电压与基准电压的差值。如此，在供电电压上升到已经让比较电路240输出低电平时，若供电电压中存在低噪声，因为比较电路240的第二端电压与基准电压的差值较大，可以降低因低噪声导致比较电路240输出电平被改变的风险，即比较电路240在供电电压中存在低噪声的情况下，很大程度仍可以维持比较电路240输出低电平。

具体地，如图4所示，所述电压迟滞电路250包括MOS管NM1，所述MOS管NM1的栅端与所述比较电路240的输出端连接，漏端与电压抬高电路260的第一端连接，源端与电压抬高电路260的第二端连接，源端还接地。MOS管NM1为N型MOS管。

具体地，如图4所示，所述电压抬高电路260包括电阻R3，电阻R3的第一端作为电压抬高电路260的第一端，电阻R3的第二端作为电压抬高电路260的第二端。

具体地，如图4所示，所述欠压锁存电路还包括电阻R1，所述电阻R1的一端连接所述比较器CMP的反相输入端，所述电阻R1的另一端接入供电电压，供电电压通过电阻R1输至比较器CMP的反相输入端。

具体地，如图4所示，所述欠压锁存电路还包括电阻R2，电阻R2的一端连接比较器CMP的反相输入端，另一端连接电阻R3，电阻R3产生的电压通过电阻R2将比较电路240第二端的抬高。

以下基于图4中具体的欠压锁存电路来详述本发明实施例的欠压锁存电路的工作原理。图7为欠压锁存电路工作时，供电电压VDD、比较器CMP输出端a3处电压、第一反相器inv1输出端b1处电压、施密特触发器sch输入端b2处电压、施密特触发器sch输出端b3处电压、第三反相器inv3输出端b4处电压、第四反相器inv4输出端即欠压锁存电路输出端OUT处电压。

该具体实施例中的欠压锁存电路在供电电压VDD上升期间的工作原理如下：

t0～t1时间内，供电电压VDD上升但未达到欠压锁存电路中反相电路的NMOS管阈值V1之前，比较器CMP反相输入端a1处电压小于其基准电压，a3处电压未使MOS管NM1导通，a3处电压、b1处电压随供电电压VDD上升而上升，b2处电压为也缓慢上升，b3处电压、b4处电压以及第四反相器inv4的输出端OUT处电压随供电电压VDD上升而上升，OUT处电压关闭芯片的工作状态。在该具体实施例中第二反相器inv2是个导比管，b2处又连接用于充放电的电容C，电容C初期会充电，所以b2处电压上升很缓慢，几乎保持低电平。

在t1时间点，在供电电压VDD上升至达到V1后，比较器CMP反相输入端a1处电压依旧小于其基准电压，a3处电压继续随供电电压VDD上升而上升，因为a3处电压已经高于第一反相器inv1的阈值电压V1，第一反相器inv1输出端b1处电压被拉低，b2处电压缓慢升高，b2处电压未达到施密特触发器sch正向阈值之前，b3处电压逻辑不会翻转，会接着上一阶段继续随着供电电压VDD继续升高，第三反相器inv3的输出端b4点处电压被拉低。因为第二通路220输出电压与a3处电压相同，b4点处电压被拉低，或非逻辑器nor2输出由a3处电压控制，所以b5处电压被拉低，第四反相器inv4的输出端OUT处电压跟随VDD被拉高。

在t2时间点，供电电压VDD升高到V2，比较器CMP反相输入端a1处电压依旧小于其基准电压，a3处电压继续随供电电压VDD上升而上升，b1处电压维持低电平，电容C还在充电，b2处电压升高，在升高到高于施密特触发器sch正向阈值时，施密特触发器sch输出端b3处的电压被拉低，经第三反相器inv3翻转，b4处电压被拉高，b5点电压维持低电平，输出端OUT处电压跟随VDD电压上升，触发芯片关闭工作状态。

在t3时间点，VDD电压继续升高到芯片的工作电压V3，比较器CMP反相输入端a1处电压大于基准电压Vt，a3处电压被拉低，由于第一通路210的延时和缓冲作用，到达t4时间点，b4处电压才被拉低，VDD电压也升至V4。t3～t4期间，第一反相器inv1基于a3处的低电平电压翻转，b1处电压被拉高，b1处电压达到第二反相器inv2的阈值电压，第二反相器inv2中的NMOS管导通，电容C通过第二反相器inv2中的NMOS管放电，所以b2处电压被拉低，当到t4时间点b2处电压低于施密特触发器sch的负向电压阈值时，施密特触发器sch输出端b3处电压才被拉高，第三反相器inv3输出端b4处电压被拉低，因为t4时间点时VDD电压从V3升至V4，所以a3处电压依旧为低电平，所以或非逻辑器nor2输出端b5处电压被拉高，第四反相器inv4对b5处电压翻转，输出低电平，OUT处电压为低电平，触发芯片正常工作。

因此，自t4时间点起OUT处电压为低电平，触发芯片正常工作。如果供电电压V4上有噪声或者抖动，V4也不易下掉至低于V3以下，因此不会导致a3处电压出现逻辑振荡现象，从而不会导致输出端OUT处电压发生逻辑错误而误触发芯片关闭。

以上为本发明实施例中的欠压锁存电路，在供电电压未达到芯片的工作电压时，可以防止误触发芯片工作，也能减少供电电压上较大的高频噪声或出现抖动造成的高频逻辑震荡现象。此外，本发明实施例中的欠压锁存电路引入反相器、施密特触发器等数字逻辑电路，解决电源上电过程中的误触发问题，电路简单，适合应用到低压场合。

本发明实施例还提出一种芯片，包括如上任一实施例中所述的欠压锁存电路，所述欠压锁存电路用于接入提供给芯片的供电电压，在所述供电电路未达到芯片的工作电压时可以关闭芯片的工作状态，在所述供电电路达到芯片的工作电压时能够触发芯片工作。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (15)

1.一种欠压锁存电路的工作方法，所述欠压锁存电路用于接入电源提供的供电电压，以控制芯片的工作状态，其特征在于，所述欠压锁存电路包括第一通路，所述第一通路中包括反相电路以及一缓冲电路，所述缓冲电路的输出端作为所述第一通路的输出端以提供第一通路的输出电压；所述欠压锁存电路还包括第二通路，所述第二通路用于在所述供电电压未达到芯片的工作电压时，输出随供电电压上升而上升电压；

所述方法包括：

检测所述第一通路的输出电压与所述第二通路的输出电压；

在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出第一信号作为所述欠压锁存电路的输出信号以关闭芯片的工作状态。

2.根据权利要求1所述的方法，其特征在于，所述欠压锁存电路还包括比较电路，所述反相电路具备延时功能；所述方法还包括：

在所述供电电压达到芯片的工作电压时，所述比较电路输出低电平；

所述第二通路基于比较电路输出的低电平输出低电平；

所述反相电路基于比较电路输出的低电平于第二延迟时间后反转输出高电平；

所述缓冲电路基于所述反相电路反转输出的高电平输出低电平作为所述第一通路的输出电压；

在所述第一通路的输出电压与第二通路的输出电压均为低电平时，输出第二信号作为所述欠压锁存电路的输出信号以触发芯片工作。

3.根据权利要求2所述的方法，其特征在于，

在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平时，输出高电平作为所述第一信号；

在所述第一通路的输出电压与第二通路的输出电压均为低电平时输出低电平信号，作为所述第二信号。

4.一种欠压锁存电路，用于接入电源提供的供电电压，并控制芯片的工作状态，其特征在于，包括：

第一通路，包括反相电路以及一缓冲电路，所述反相电路的输出端与所述缓冲电路的输入端连接，所述反相电路的输入端作为所述第一通路的输入端，所述缓冲电路的输出端作为所述第一通路的输出端提供第一通路的输出电压；

第二通路，用于在所述供电电压未达到芯片的工作电压时输出随供电电压上升而上升的电压；以及

逻辑电路，分别与所述第一通路的输出端、所述第二通路的输出端连接，用于在所述第一通路的输出电压与第二通路的输出电压中至少一个为高电平信号时，输出第一信号作为所述欠压锁存电路的输出信号以关闭芯片的工作状态。

5.根据权利要求4所述的欠压锁存电路，其特征在于，所述欠压锁存电路还包括比较电路，所述反相电路具备延时功能，所述比较电路的第二端用于接入所述供电电压，所述比较电路的输出端分别与所述第一通路的输入端、第二通路的输入端连接；

在所述供电电压达到芯片的工作电压时，所述比较电路用于输出低电平，所述第二通路基于比较电路输出的低电平输出低电平，所述反相电路基于比较电路输出的低电平于第二延迟时间后反转输出高电平，缓冲电路基于所述反相电路反转输出的高电平输出低电平作为所述第一通路的输出电压；所述逻辑电路还用于在所述第一通路的输出电压与第二通路的输出电压均为低电平时，输出第二信号作为所述欠压锁存电路的输出信号以触发芯片工作。

6.根据权利要求5所述的欠压锁存电路，其特征在于，所述第一通路中的反相电路包括第一反相器，第二反相器以及施密特触发器，所述第一反相器的输入端作为所述第一通路的输入端，所述第一反相器的输出端与第二反相器的输入端连接；第二反相器的输出端与所述施密特触发器的输入端连接，所述施密特触发器的输出端作为所述反相电路的输出端与所述缓冲电路的输入端连接。

7.根据权利要求6所述的欠压锁存电路，其特征在于，所述反相电路还包括充放电电路，第二反相器的输出端与所述施密特触发器输入端的相连处与所述充放电电路的第一端连接，所述充放电电路的第二端接地。

8.根据权利要求7所述的欠压锁存电路，其特征在于，所述第二反相器为导比管。

9.根据权利要求5所述的欠压锁存电路，其特征在于，所述逻辑电路输出的第一信号为高电平信号，输出的第二信号为低电平信号。

10.根据权利要求5所述的欠压锁存电路，其特征在于，所述逻辑电路包括或非逻辑器和第四反相器，所述或非逻辑器的第一端与所述第一通路的输出端连接，以接入所述第一通路的输出电压，所述或非逻辑器的第二端与所述第二通路的输出端连接，以接入所述第二通路的输出电压，所述或非逻辑器的输出端与所述第四反相器的输入端连接，所述第四反相器的输出端与所述欠压锁存电路的输出端连接。

11.根据权利要求5所述的欠压锁存电路，其特征在于，所述第二通路包括一电气连接线，所述电气连接线的一端作为所述第二通路的输入端，另一端作为所述第二通路的输出端。

12.根据权利要求5所述的欠压锁存电路，其特征在于，所述欠压锁存电路还包括电压迟滞电路和电压抬高电路，所述电压迟滞电路分别与比较电路的第二端、比较电路的输出端连接，所述电压抬高电路分别与所述比较电路的第二端、所述电压迟滞电路连接；

所述电压迟滞电路用于在比较电路输出低电平时关断所述电压迟滞电路，以令所述电压抬高电路输出的电压加在所述比较电路的第二端，以拉大比较电路的第二端电压与基准电压的差值。

13.根据权利要求12所述的欠压锁存电路，其特征在于，所述比较电路用于在供电电压未达到芯片的工作电压时，输出随供电电压上升而上升的电压，所述电压迟滞电路用于在比较电路的输出电压升高至将所述电压迟滞电路导通时，令所述电压抬高电路短路。

14.根据权利要求13所述的欠压锁存电路，其特征在于，所述电压迟滞电路包括MOS管NM1，所述MOS管NM1的栅端与所述比较电路的输出端连接，漏端与电压抬高电路的第一端连接，源端与电压抬高电路的第二端连接，源端还接地；

所述电压抬高电路包括电阻R3，电阻R3的第一端作为电压抬高电路的第一端，电阻R3的第二端作为电压抬高电路的第二端。

15.一种芯片，其特征在于，包括如权利要求4-14任一项所述的欠压锁存电路。

Images