JP2580385B2 - リセットパルス回路 - Google Patents
リセットパルス回路Info
- Publication number
- JP2580385B2 JP2580385B2 JP2318151A JP31815190A JP2580385B2 JP 2580385 B2 JP2580385 B2 JP 2580385B2 JP 2318151 A JP2318151 A JP 2318151A JP 31815190 A JP31815190 A JP 31815190A JP 2580385 B2 JP2580385 B2 JP 2580385B2
- Authority
- JP
- Japan
- Prior art keywords
- output signal
- reset pulse
- fet
- fets
- voltage level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】 技術分野 本発明は、リセットパルス回路に関するものである。
従来技術 複雑な電気回路構成においては、パワーアップ、即ち
始動時において、ある回路ノード又は回路要素を既知の
状態へセットすることが必要となることがある。例え
ば、ONスイッチがコンピュータ回路においてイネーブル
される場合、コンピュータはクロック動作し、且つその
他のカウンタは初期化され、スタート又はリセットされ
ることが必要である。ダイナミックラダムアクセスメモ
リ（DRAM）動作のために、パワーオンリセット回路がし
ばしば必要とされる。リセット機能は、パワーがターン
オンされた直後に実行する自動パルスによって容易に達
成される。この自動リセット回路は、パワーアップ、即
ち始動時の直後においてのみ作動すべきであり、偶発的
に発生すると、不必要に回路の使用を中断することとな
る。実効的なリセット回路は、不本意に動作を行なうも
のであってはならない。
始動時において、ある回路ノード又は回路要素を既知の
状態へセットすることが必要となることがある。例え
ば、ONスイッチがコンピュータ回路においてイネーブル
される場合、コンピュータはクロック動作し、且つその
他のカウンタは初期化され、スタート又はリセットされ
ることが必要である。ダイナミックラダムアクセスメモ
リ（DRAM）動作のために、パワーオンリセット回路がし
ばしば必要とされる。リセット機能は、パワーがターン
オンされた直後に実行する自動パルスによって容易に達
成される。この自動リセット回路は、パワーアップ、即
ち始動時の直後においてのみ作動すべきであり、偶発的
に発生すると、不必要に回路の使用を中断することとな
る。実効的なリセット回路は、不本意に動作を行なうも
のであってはならない。
従来のプリセット回路は、電子的に厄介なものであ
る。なぜならば、該回路は、これらの特性を達成するた
めにディスクリート、即ち個別的な構成要素を使用する
からである。本発明は、電気回路において必要とされる
自動リセット機能を実行する装置であって、それは、大
きな装置効率で実行する。それは、チップ外部の個別的
な抵抗及びコンデンサなどのディスクリートな構成要素
に依存するものではない。本発明は、外部的なパワーオ
ン回路を除去し、偶発的なリセット動作を防止し、且つ
従来のものよりも構成が簡単である。
る。なぜならば、該回路は、これらの特性を達成するた
めにディスクリート、即ち個別的な構成要素を使用する
からである。本発明は、電気回路において必要とされる
自動リセット機能を実行する装置であって、それは、大
きな装置効率で実行する。それは、チップ外部の個別的
な抵抗及びコンデンサなどのディスクリートな構成要素
に依存するものではない。本発明は、外部的なパワーオ
ン回路を除去し、偶発的なリセット動作を防止し、且つ
従来のものよりも構成が簡単である。
典型的に、適切な動作を保障するために、パワーオン
期間中に、臨界的な回路構成要素を既知の状態へセット
するために、単一パルス型のパワーオンリセット信号が
必要とされる。
期間中に、臨界的な回路構成要素を既知の状態へセット
するために、単一パルス型のパワーオンリセット信号が
必要とされる。
目 的 本発明は、以上の点に鑑みなされたものであって、上
述した如き従来技術の欠点を解消し、自動リセット機能
を実行することの可能な回路を提供することを目的とす
る。本発明の別の目的とするところは、電源の過渡的減
少及びグリッチから自動保護する自動リセット信号回路
を提供することである。本発明の更に別の目的とすると
ころは、個別的な電気的構成部品を使用することなし
に、集積回路の形態で構成された自動パワーアップリセ
ット信号回路を提供することである。
述した如き従来技術の欠点を解消し、自動リセット機能
を実行することの可能な回路を提供することを目的とす
る。本発明の別の目的とするところは、電源の過渡的減
少及びグリッチから自動保護する自動リセット信号回路
を提供することである。本発明の更に別の目的とすると
ころは、個別的な電気的構成部品を使用することなし
に、集積回路の形態で構成された自動パワーアップリセ
ット信号回路を提供することである。
構 成 本発明は、パワーオン期間中に、臨界的な、即ち重要
な回路を既知の状態へセットするための単一パルスリセ
ット回路を提供している。これは、適切な回路動作を行
なうことを可能とする。供給電圧Vccが本リセット回路
へ供給される。供給電圧Vccは「瞬間的にオン」信号で
はなく、完全な振幅へランプアップ、即ち徐々に上昇す
る上昇エッジを有している。リセット回路は、供給電圧
Vccを受付け、且つVccの上昇エッジにおいて、単一パル
ス出力「PONRST」を供給する。本発明のリセット回路
は、ディスクリート、即ち個別的なデバイスを必要とす
ることなしに、集積化した形態で実現されている。本発
明のリセット回路は、電源の過渡的減少又はその他の干
渉などに起因して、不本意の動作を行なうことはない。
な回路を既知の状態へセットするための単一パルスリセ
ット回路を提供している。これは、適切な回路動作を行
なうことを可能とする。供給電圧Vccが本リセット回路
へ供給される。供給電圧Vccは「瞬間的にオン」信号で
はなく、完全な振幅へランプアップ、即ち徐々に上昇す
る上昇エッジを有している。リセット回路は、供給電圧
Vccを受付け、且つVccの上昇エッジにおいて、単一パル
ス出力「PONRST」を供給する。本発明のリセット回路
は、ディスクリート、即ち個別的なデバイスを必要とす
ることなしに、集積化した形態で実現されている。本発
明のリセット回路は、電源の過渡的減少又はその他の干
渉などに起因して、不本意の動作を行なうことはない。
本リセット回路は、多数のサブシステムから構成され
ている。中間レベル基準発生器は、供給電圧波形と0Vと
の間のほぼ中間のレベルである電圧信号を出力する。こ
の中間レベル基準電圧は、爾後の回路ブロックにおいて
可変抵抗として機能するトランジスタを制御するために
使用される。この可変抵抗により、内部RCフィルタは、
可変の時定数を有している。該抵抗と共に、この時定数
は、無限でスタートし、且つ本回路の動作期間中に測定
可能な値へ減少する。このRCフィルタの出力は、「丘形
状」の波形であり、それは次の回路ブロックである波形
整形器へ供給される。この波形整形器は、RCフィルタか
らの丘形状電圧出力を、短時間の間供給電圧の波形を反
映する信号へ変換する。この波形整形器は、バッファさ
れ、従ってそれはパワーオンリセットパルスが必要とさ
れるその他の回路へ接続されることが可能である。この
パワーオンリセットパルスは、フィードバックライン及
びイネーブル及びラッチブロックを介してフィードバッ
クされ、中間レベル基準発生器をイネーブルさせ、且つ
RCフィルタをディスエーブルさせる。
ている。中間レベル基準発生器は、供給電圧波形と0Vと
の間のほぼ中間のレベルである電圧信号を出力する。こ
の中間レベル基準電圧は、爾後の回路ブロックにおいて
可変抵抗として機能するトランジスタを制御するために
使用される。この可変抵抗により、内部RCフィルタは、
可変の時定数を有している。該抵抗と共に、この時定数
は、無限でスタートし、且つ本回路の動作期間中に測定
可能な値へ減少する。このRCフィルタの出力は、「丘形
状」の波形であり、それは次の回路ブロックである波形
整形器へ供給される。この波形整形器は、RCフィルタか
らの丘形状電圧出力を、短時間の間供給電圧の波形を反
映する信号へ変換する。この波形整形器は、バッファさ
れ、従ってそれはパワーオンリセットパルスが必要とさ
れるその他の回路へ接続されることが可能である。この
パワーオンリセットパルスは、フィードバックライン及
びイネーブル及びラッチブロックを介してフィードバッ
クされ、中間レベル基準発生器をイネーブルさせ、且つ
RCフィルタをディスエーブルさせる。
実施例 以下、添付の図面を参考に、本発明の具体的実施の態
様について詳細に説明する。
様について詳細に説明する。
本発明の一実施例を、CMOSパワーオンリセット回路の
場合について説明する。以下の説明においては、例え
ば、電圧極性、半導体の型などのような多数の特定の詳
細なパラメータが、本発明の理解を助けるために記載さ
れている。しかしながら、本発明は、これらの特定のパ
ラメータにのみ限定されるべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形が可能であ
ることは勿論である。
場合について説明する。以下の説明においては、例え
ば、電圧極性、半導体の型などのような多数の特定の詳
細なパラメータが、本発明の理解を助けるために記載さ
れている。しかしながら、本発明は、これらの特定のパ
ラメータにのみ限定されるべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形が可能であ
ることは勿論である。
本発明は、パワーアップ、始動時の直後に自動リセッ
トパルスを供給する回路を提供している。本回路への唯
一の入力は、電源電圧Vccである。本回路の出力は、PON
RSTと呼ばれる信号である。本リセット回路は、ダイナ
ミックな時定数を具備するRCフィルタと、波形整形器
と、イネーブル及びラッチブロックと、中間レベル基準
発生器とを有している。これらの回路ブロックは、シー
ケンシャル、即ち逐次的に動作して、スタートアップ、
即ち始動時において単一のリセットパルスを供給する。
トパルスを供給する回路を提供している。本回路への唯
一の入力は、電源電圧Vccである。本回路の出力は、PON
RSTと呼ばれる信号である。本リセット回路は、ダイナ
ミックな時定数を具備するRCフィルタと、波形整形器
と、イネーブル及びラッチブロックと、中間レベル基準
発生器とを有している。これらの回路ブロックは、シー
ケンシャル、即ち逐次的に動作して、スタートアップ、
即ち始動時において単一のリセットパルスを供給する。
スタートアップは、0Vからランプ形状の波形でフル即
ち最大レベルVccへ上昇する供給電圧Vccによって特性付
けられる。本発明は、信号PONRSTを供給し、それは、ラ
ンプ段階にある間、Vcc信号を密接に追従し、且つそれ
がフル、即ち最大電圧に到達した後の短期間の間、Vcc
の追従を継続する。この期間の後、信号PONRSTは0Vへ降
下し、再度動作されることはない。
ち最大レベルVccへ上昇する供給電圧Vccによって特性付
けられる。本発明は、信号PONRSTを供給し、それは、ラ
ンプ段階にある間、Vcc信号を密接に追従し、且つそれ
がフル、即ち最大電圧に到達した後の短期間の間、Vcc
の追従を継続する。この期間の後、信号PONRSTは0Vへ降
下し、再度動作されることはない。
第２図は、本発明の一実施例を示したブロック図であ
る。Vccは、四つの全ての機能ブロックへ入力される。R
Cフィルタ90が、入力端10においてVccを受取り、入力端
14においてVAを受取り、入力端15においてVBを受取る。
RCフィルタ90は、その出力端19において信号VCを出力す
る。波形整形器91は、入力端11において入力Vccを受取
り、且つ入力端16において信号VCを受取る。波形整形器
91は、その出力端において信号VDを出力する。VDは、イ
ンバータI1及びI2を介して供給され、信号PONRSTを発生
する。インバータI1及びI2の効果は、本発明回路と、そ
れに取付けられている回路との間の信号パワーレベルを
バッファすることである。VDは、入力端17において、イ
ネーブル及びラッチブロック92へ供給される。イネーブ
ル及びラッチブロック92も、入力端12において、Vccを
受取る。イネーブル及びラッチブロック92は、出力端21
上で信号VBを出力する。中間レベル記述発生器93は、入
力端13においてVccを受取り、且つ入力端18においてVB
を受取る。中間レベル基準発生器93は、その唯一の出力
端22上で出力信号VAを発生する。
る。Vccは、四つの全ての機能ブロックへ入力される。R
Cフィルタ90が、入力端10においてVccを受取り、入力端
14においてVAを受取り、入力端15においてVBを受取る。
RCフィルタ90は、その出力端19において信号VCを出力す
る。波形整形器91は、入力端11において入力Vccを受取
り、且つ入力端16において信号VCを受取る。波形整形器
91は、その出力端において信号VDを出力する。VDは、イ
ンバータI1及びI2を介して供給され、信号PONRSTを発生
する。インバータI1及びI2の効果は、本発明回路と、そ
れに取付けられている回路との間の信号パワーレベルを
バッファすることである。VDは、入力端17において、イ
ネーブル及びラッチブロック92へ供給される。イネーブ
ル及びラッチブロック92も、入力端12において、Vccを
受取る。イネーブル及びラッチブロック92は、出力端21
上で信号VBを出力する。中間レベル記述発生器93は、入
力端13においてVccを受取り、且つ入力端18においてVB
を受取る。中間レベル基準発生器93は、その唯一の出力
端22上で出力信号VAを発生する。
RCフィルタ90は、トランジスタ及びコンデンサから構
成されている。これらのトランジスタは、スイッチ又は
各可変抵抗として動作する。RCフィルタ90は、入力VCC,
VA及びVBを受取る。RCフィルタ90は、信号VCを出力す
る。機能レベルVCにおいて、RCフィルタ90の出力は、入
力VCC,VA及びVBに依存する。パワーアップ、即ち始動時
において、VCは、Vccの波形に密接して追従する。爾後
において、VA又はVBがある電圧（RCフィルタ90内部トラ
ンジスタのターンオン電圧VT）に到達すると、VCは0Vへ
降下を開始する。上昇する場合、VCはランプ関数であ
る。なぜならば、VCが追従する入力信号Vccがランプ関
数だからである。又、VA又はVBが高状態へ移行すると、
RCフィルタ90の出力であるVCがランプダウンする。
成されている。これらのトランジスタは、スイッチ又は
各可変抵抗として動作する。RCフィルタ90は、入力VCC,
VA及びVBを受取る。RCフィルタ90は、信号VCを出力す
る。機能レベルVCにおいて、RCフィルタ90の出力は、入
力VCC,VA及びVBに依存する。パワーアップ、即ち始動時
において、VCは、Vccの波形に密接して追従する。爾後
において、VA又はVBがある電圧（RCフィルタ90内部トラ
ンジスタのターンオン電圧VT）に到達すると、VCは0Vへ
降下を開始する。上昇する場合、VCはランプ関数であ
る。なぜならば、VCが追従する入力信号Vccがランプ関
数だからである。又、VA又はVBが高状態へ移行すると、
RCフィルタ90の出力であるVCがランプダウンする。
パワーアップ、即ち始動時において、RCフィルタ90の
出力VCは、Vccに密接して追従する。信号VCのVccの近似
精度は、RCフィルタ90の内部のコンデンサに依存する。
この内部コンデンサは、可変抵抗として作用する内部ト
ランジスタと共に、可変時定数を具備するRCフィルタ90
を提供している。初期的なパワーオン期間中、この時定
数は、ほとんど無限大である。なぜならば、内部トラン
ジスタが無限抵抗にセットされるからである。本回路の
動作期間中、この抵抗、従ってそれと関連する時定数
は、無限大から測定可能な値へ向かって降下する。これ
が発生すると、この時定数も降下する。
出力VCは、Vccに密接して追従する。信号VCのVccの近似
精度は、RCフィルタ90の内部のコンデンサに依存する。
この内部コンデンサは、可変抵抗として作用する内部ト
ランジスタと共に、可変時定数を具備するRCフィルタ90
を提供している。初期的なパワーオン期間中、この時定
数は、ほとんど無限大である。なぜならば、内部トラン
ジスタが無限抵抗にセットされるからである。本回路の
動作期間中、この抵抗、従ってそれと関連する時定数
は、無限大から測定可能な値へ向かって降下する。これ
が発生すると、この時定数も降下する。
波形整形器91は、RCフィルタ90からの信号、即ち信号
VCによってその機能を実行する。前述した如く、VCは、
Vcc出力にある値に達するまで追従する。VCを入力とし
て受取る波形整形器91は、VCがあるレベル（即ち、波形
整形器91の内部のトランジスタのターンオン電圧VT）に
到達すると、その出力VDをターンオンさせる。このター
ンオン効果が発生すると、VDは、VCよりも、より密接し
てVccに追従する。実際に、ターンオンされた後に、VD
は、Vccと正確に同一の値及び形状である。波形整形器9
1の出力VDは、入力VCに依存する。VCがある電圧を超え
て上昇すると、VDは、波形整形器91への他の入力Vccに
密接して追従する。逆に、VDがそのある値を超えて降下
すると、波形整形器91の出力である信号VDが0Vへセット
される。
VCによってその機能を実行する。前述した如く、VCは、
Vcc出力にある値に達するまで追従する。VCを入力とし
て受取る波形整形器91は、VCがあるレベル（即ち、波形
整形器91の内部のトランジスタのターンオン電圧VT）に
到達すると、その出力VDをターンオンさせる。このター
ンオン効果が発生すると、VDは、VCよりも、より密接し
てVccに追従する。実際に、ターンオンされた後に、VD
は、Vccと正確に同一の値及び形状である。波形整形器9
1の出力VDは、入力VCに依存する。VCがある電圧を超え
て上昇すると、VDは、波形整形器91への他の入力Vccに
密接して追従する。逆に、VDがそのある値を超えて降下
すると、波形整形器91の出力である信号VDが0Vへセット
される。
波形整形器91の出力VDは、イネーブル及びラッチブロ
ック92への入力である。イネーブル及びラッチブロック
92は、基本的に、インバータ及びクランプである。この
機能ブロックへの入力VDが高状態であると、出力VBは低
状態となり、低状態に保持される。ブロック92への入力
VDが低状態となると、VBが高状態となる。イネーブル及
びラッチブロック92の出力VBは、中間レベル基準発生器
93及びRCフィルタ90へ結合される。
ック92への入力である。イネーブル及びラッチブロック
92は、基本的に、インバータ及びクランプである。この
機能ブロックへの入力VDが高状態であると、出力VBは低
状態となり、低状態に保持される。ブロック92への入力
VDが低状態となると、VBが高状態となる。イネーブル及
びラッチブロック92の出力VBは、中間レベル基準発生器
93及びRCフィルタ90へ結合される。
中間レベル基準発生器（ILRG）93は、入力としてVcc
及びVBを受取り、且つ一つの出力VAを有しており、該出
力は、前述したRCフィルタ90への入力の一つである。IL
RG93は、その入力VBに依存してその出力VAをセットす
る。入力VBが0Vへクランプされると、VBは電圧のランプ
アップを開始する。VAのランプの勾配は、他のランプ関
数であるVC,VD,Vccの勾配よりも小さい。ILRG93への入
力VBがある電圧（この回路ブロック内のトランジスタの
ターンオン電圧VT）に到達すると、出力VAは非常に迅速
に0Vへ降下する。VAは、電圧がランプアップし次いでラ
ンプダウンする信号VCとは異なっている。VAは、ランプ
アップするが、急激に0Vへ降下する。
及びVBを受取り、且つ一つの出力VAを有しており、該出
力は、前述したRCフィルタ90への入力の一つである。IL
RG93は、その入力VBに依存してその出力VAをセットす
る。入力VBが0Vへクランプされると、VBは電圧のランプ
アップを開始する。VAのランプの勾配は、他のランプ関
数であるVC,VD,Vccの勾配よりも小さい。ILRG93への入
力VBがある電圧（この回路ブロック内のトランジスタの
ターンオン電圧VT）に到達すると、出力VAは非常に迅速
に0Vへ降下する。VAは、電圧がランプアップし次いでラ
ンプダウンする信号VCとは異なっている。VAは、ランプ
アップするが、急激に0Vへ降下する。
本リセット回路の種々の信号の動作態様を第３図及び
第４図に図示している。第３図は、電圧対時間のタイミ
ング線図である。第４図は、本リセット回路の動作の初
期の段階における回路信号に対する電圧対時間のタイミ
ング線図である。
第４図に図示している。第３図は、電圧対時間のタイミ
ング線図である。第４図は、本リセット回路の動作の初
期の段階における回路信号に対する電圧対時間のタイミ
ング線図である。
最初に、第４図を参照すると、時間T0において、Vcc
がターンオンされ、且つフル、即ち最大電圧へ向かって
ランプアップを開始する。VCは、時間T0において、非常
に密接し且つ瞬間的にVccに追従する。VA及びVBの各々
は、低状態に止どまり、コンデンサQ3及びQ17のそれぞ
れを充電する。VDも、Vccがターンオンされた直後にお
いて、低状態である。
がターンオンされ、且つフル、即ち最大電圧へ向かって
ランプアップを開始する。VCは、時間T0において、非常
に密接し且つ瞬間的にVccに追従する。VA及びVBの各々
は、低状態に止どまり、コンデンサQ3及びQ17のそれぞ
れを充電する。VDも、Vccがターンオンされた直後にお
いて、低状態である。
時間T1において、VCは、トランジスタQ7をターンオン
させるのに十分な電圧に到達し、VDをほぼVccのレベル
とされる。この時点において、VDがQ15をターンオンさ
せ、VBを０にクランプする。VBが０にクランプされる
と、VAが電圧のランプアップを開始し、Vccが|VTP（Q
1）｜＋|VTR（Q2）｜よりも大きい場合には、コンデン
サQ3を充電する。
させるのに十分な電圧に到達し、VDをほぼVccのレベル
とされる。この時点において、VDがQ15をターンオンさ
せ、VBを０にクランプする。VBが０にクランプされる
と、VAが電圧のランプアップを開始し、Vccが|VTP（Q
1）｜＋|VTR（Q2）｜よりも大きい場合には、コンデン
サQ3を充電する。
次に、第３図を参照すると、時間T2に到達するまで、
信号VA,VC,VD,Vccの全ては上方向へのランプアップを継
続する。時間T2において、Vcc及びVDはそれらのピーク
値に到達し且つレベルオフ、即ち一様状態となる。時間
T3において、電圧VAはトランジスタQ5のスレッシュホー
ルド電圧に到達する。このことは、VCをして、ゆっくり
とトランジスタQ5を介して放電させることを開始する。
VAは、時間T4に到するまで継続して上昇し、時間T4にお
いて、VAはピーク値、即ち約Vccの半分の値に到達す
る。
信号VA,VC,VD,Vccの全ては上方向へのランプアップを継
続する。時間T2において、Vcc及びVDはそれらのピーク
値に到達し且つレベルオフ、即ち一様状態となる。時間
T3において、電圧VAはトランジスタQ5のスレッシュホー
ルド電圧に到達する。このことは、VCをして、ゆっくり
とトランジスタQ5を介して放電させることを開始する。
VAは、時間T4に到するまで継続して上昇し、時間T4にお
いて、VAはピーク値、即ち約Vccの半分の値に到達す
る。
時間T5において、VCはトランジスタQ7のスレッシュホ
ールド電圧より下側に降下する。このことは、VDを放電
させる。従って、RONRSTも降下する。時間T6において、
VDはトランジスタQ14のスレッシュホールド電圧以下に
降下し、VBが時間T6において再度上昇することを開始す
ることを可能とする。時間T7において、電圧VBは、トラ
ンジスタQ19及びQ16を介して、VA及びVCをそれぞれ0Vへ
ラッチさせるのに十分に高いレベルに到達する。この時
刻において、トランジスタQ16はトライオード領域にあ
る。時間T8において、VDは0Vに到達する。時間T9におい
て、VAはその低電圧点に到達する。時間T10において、V
Bは約Vccへ上昇する。その結果、初期的なリセットパル
スの後VCを高状態又は低状態へ結合させる場合のある電
源サージに拘らず、ノードＣはトランジスタQ16を介し
て0Vにクランプされる。VBが高状態であると、中間レベ
ル基準発生器がディスエーブルされ、リセット機能が経
過した後にスタンバイ電流が発生されることはない。
ールド電圧より下側に降下する。このことは、VDを放電
させる。従って、RONRSTも降下する。時間T6において、
VDはトランジスタQ14のスレッシュホールド電圧以下に
降下し、VBが時間T6において再度上昇することを開始す
ることを可能とする。時間T7において、電圧VBは、トラ
ンジスタQ19及びQ16を介して、VA及びVCをそれぞれ0Vへ
ラッチさせるのに十分に高いレベルに到達する。この時
刻において、トランジスタQ16はトライオード領域にあ
る。時間T8において、VDは0Vに到達する。時間T9におい
て、VAはその低電圧点に到達する。時間T10において、V
Bは約Vccへ上昇する。その結果、初期的なリセットパル
スの後VCを高状態又は低状態へ結合させる場合のある電
源サージに拘らず、ノードＣはトランジスタQ16を介し
て0Vにクランプされる。VBが高状態であると、中間レベ
ル基準発生器がディスエーブルされ、リセット機能が経
過した後にスタンバイ電流が発生されることはない。
第３図を参照すると、VDがパワーアップ、即ち始動時
において単一のリセットパルスを供給することが理解さ
れる。このリセットパルスは、Vccに密接に追従し、且
つその初期的動作の後非常に安定している。この様な安
定性は非常に重要である。なぜならば、爾後の不本意の
リセット動作は、マイクロプロセサ及びマイクロプロセ
サに依存する装置にとって非常に破壊的なものであるか
らである。
において単一のリセットパルスを供給することが理解さ
れる。このリセットパルスは、Vccに密接に追従し、且
つその初期的動作の後非常に安定している。この様な安
定性は非常に重要である。なぜならば、爾後の不本意の
リセット動作は、マイクロプロセサ及びマイクロプロセ
サに依存する装置にとって非常に破壊的なものであるか
らである。
第５図は、本発明の動作のフローチャートを示してい
る。種々の内部ターンオン電圧は、論理的な機能を実行
することが可能であり、且つ本回路が、何時機能を実行
するか又はその機能をバイパスするかを決定することを
可能とする。
る。種々の内部ターンオン電圧は、論理的な機能を実行
することが可能であり、且つ本回路が、何時機能を実行
するか又はその機能をバイパスするかを決定することを
可能とする。
第５図において、開始ブロック１はＴ＝０に対応して
いる。実行ブロック２において、パワースイッチがター
ンオンされ、且つVccがそのランプ関数をフル即ち最大
電圧へ向けてランプアップを開始する。決定ブロック３
において、VAがトランジスタQ5のターンオン電圧よりも
大きいか否かを判別する。本回路の初期段階において
は、Vccがちょうどターンオンされたばかりである場
合、VAにおいては認識可能な電圧は存在せず、且つ本回
路の機能は決定ブロック４内へ流れる。同様に、決定ブ
ロック４は、VBをトランジスタQ16のターンオン電圧と
比較することにより、電圧レベルチェックを行なう。電
圧が不十分であるので、この決定は負であり、即ちVBは
トランジスタQ16のターンオン電圧よりも低い。次い
で、実行ブロック５が、VCのランプ機能をターンオンさ
せる。次いで決定ノード６に入り、そこで、VCがあるレ
ベル、即ちトランジスタQ7のターンオン電圧を超えて上
昇したか否かを判別する。判別の結果が否定である場合
には、この論理サイクルは実行ブロック５へ帰還し、そ
こでVCがランプ動作を継続する。決定ブロック６におけ
る判別結果が肯定となるまで実行ブロック５と決定ブロ
ック６との間で動作が繰返し行なわれ、決定ブロックに
おける判別結果が肯定となると、実行ブロック７へ移行
する。その時点において、VDはVccレベルへジャンプア
ップする。実行ブロック７に続いて、決定ブロック８
は、ノードVD電圧がトランジスタQ15のターンオン電圧
よりも大きいか否かを判別する。大きくない場合には、
実行ブロック７へ帰還し、そこでVDは再度Vccへ向かっ
て変化する。最後に、決定ブロック８の判別結果が満足
されると、本回路は実行ブロック９へ移行する。ノード
VBにおける電圧は0Vへ向けて駆動される。決定ブロック
10において、VccがトランジスタQ1及びQ2のターンオン
電圧よりも大きくない場合には、本回路は、実行ブロッ
ク９へ帰還し、Vccはその最終値へ向けてランプアップ
動作を継続する。決定ノード10における判別結果が満足
されると、本回路は実行ブロック11へ移行し、且つVAは
ランプ機能を開始する。Vccが|VTR（Q1）｜＋|VTR（Q
2）｜よりも大きな電圧レベルに到達するや否や、ILRG
は、VBがVcc−|VTR（Q18）｜よりも低い場合に、活性化
される。
いる。実行ブロック２において、パワースイッチがター
ンオンされ、且つVccがそのランプ関数をフル即ち最大
電圧へ向けてランプアップを開始する。決定ブロック３
において、VAがトランジスタQ5のターンオン電圧よりも
大きいか否かを判別する。本回路の初期段階において
は、Vccがちょうどターンオンされたばかりである場
合、VAにおいては認識可能な電圧は存在せず、且つ本回
路の機能は決定ブロック４内へ流れる。同様に、決定ブ
ロック４は、VBをトランジスタQ16のターンオン電圧と
比較することにより、電圧レベルチェックを行なう。電
圧が不十分であるので、この決定は負であり、即ちVBは
トランジスタQ16のターンオン電圧よりも低い。次い
で、実行ブロック５が、VCのランプ機能をターンオンさ
せる。次いで決定ノード６に入り、そこで、VCがあるレ
ベル、即ちトランジスタQ7のターンオン電圧を超えて上
昇したか否かを判別する。判別の結果が否定である場合
には、この論理サイクルは実行ブロック５へ帰還し、そ
こでVCがランプ動作を継続する。決定ブロック６におけ
る判別結果が肯定となるまで実行ブロック５と決定ブロ
ック６との間で動作が繰返し行なわれ、決定ブロックに
おける判別結果が肯定となると、実行ブロック７へ移行
する。その時点において、VDはVccレベルへジャンプア
ップする。実行ブロック７に続いて、決定ブロック８
は、ノードVD電圧がトランジスタQ15のターンオン電圧
よりも大きいか否かを判別する。大きくない場合には、
実行ブロック７へ帰還し、そこでVDは再度Vccへ向かっ
て変化する。最後に、決定ブロック８の判別結果が満足
されると、本回路は実行ブロック９へ移行する。ノード
VBにおける電圧は0Vへ向けて駆動される。決定ブロック
10において、VccがトランジスタQ1及びQ2のターンオン
電圧よりも大きくない場合には、本回路は、実行ブロッ
ク９へ帰還し、Vccはその最終値へ向けてランプアップ
動作を継続する。決定ノード10における判別結果が満足
されると、本回路は実行ブロック11へ移行し、且つVAは
ランプ機能を開始する。Vccが|VTR（Q1）｜＋|VTR（Q
2）｜よりも大きな電圧レベルに到達するや否や、ILRG
は、VBがVcc−|VTR（Q18）｜よりも低い場合に、活性化
される。
実行ブロック11から、本回路は、合流ノード21を介し
て通過し決定ブロック３へ帰還する。VAがいまだにトラ
ンジスタQ5のターンオン電圧よりも低い場合（決定ブロ
ック３の条件）、本回路は、再度、決定ブロック４を介
して進行する。VBは、既に、0Vとされており、従ってブ
ロック４における判別結果は負即ち否定である。実行ブ
ロック５において、VCはランプ動作を継続する。ノード
６において、何ら変化が発生せず、従って決定ブロック
６における条件はいまだに満足され、即ちVCはトランジ
スタQ7のターンオンよりも高い。実行ブロック７におい
て、VDはVccであり、従って本回路は、停止することな
しに、実行ブロック７及び決定ブロック８を介して流れ
る。ブロック９の実行及びブロック10の決定は、既に達
成されており、従って本回路は、躊躇することなしに、
これらのブロックによって表わされる状態を介して流れ
る。実行ブロック11において、VAはランプ動作を継続
し、且つ本回路は決定ブロック３へ復帰する。
て通過し決定ブロック３へ帰還する。VAがいまだにトラ
ンジスタQ5のターンオン電圧よりも低い場合（決定ブロ
ック３の条件）、本回路は、再度、決定ブロック４を介
して進行する。VBは、既に、0Vとされており、従ってブ
ロック４における判別結果は負即ち否定である。実行ブ
ロック５において、VCはランプ動作を継続する。ノード
６において、何ら変化が発生せず、従って決定ブロック
６における条件はいまだに満足され、即ちVCはトランジ
スタQ7のターンオンよりも高い。実行ブロック７におい
て、VDはVccであり、従って本回路は、停止することな
しに、実行ブロック７及び決定ブロック８を介して流れ
る。ブロック９の実行及びブロック10の決定は、既に達
成されており、従って本回路は、躊躇することなしに、
これらのブロックによって表わされる状態を介して流れ
る。実行ブロック11において、VAはランプ動作を継続
し、且つ本回路は決定ブロック３へ復帰する。
次に、VAがトランジスタQ5のターンオン電圧よりも高
い場合には、本回路は、実行ブロック14へ進行する。VC
がランプダウンを開始する。決定ブロック15において、
ノードVCがトランジスタQ7のターンオン電圧よりも大き
いと、本回路は、実行ブロック14へ帰還し且つVCはラン
プダウン動作を継続する。決定ブロック15における条
件、即ち判別結果が満足されると、本回路は実行ブロッ
ク16へ進行する。そのブロックにおいて、VDは0Vとされ
る。決定ブロック17において、VD−VccがトランジスタQ
14のターンオン電圧よりも小さくない場合には、本回路
が実行ブローク16へ帰還し且つVDが再度0Vとされるとい
う条件が存在している。決定ブロック17の条件が満足さ
れると、本回路は実行ブロック18を継続する。実行ブロ
ック18において、VBはVccとされる。決定ブロック19に
おいて、VBがトランジスタQ19のターンオン電圧をいま
だに通過していない場合には、本回路は実行ブロック18
へ帰還する。決定ブロック19における条件が満足される
と、本回路は実行ブロック20へ継続し且つVAは0Vとされ
る。実行ブロック20から、本回路は、合流ノード21を介
して進行し決定ブロック３へ帰還する。
い場合には、本回路は、実行ブロック14へ進行する。VC
がランプダウンを開始する。決定ブロック15において、
ノードVCがトランジスタQ7のターンオン電圧よりも大き
いと、本回路は、実行ブロック14へ帰還し且つVCはラン
プダウン動作を継続する。決定ブロック15における条
件、即ち判別結果が満足されると、本回路は実行ブロッ
ク16へ進行する。そのブロックにおいて、VDは0Vとされ
る。決定ブロック17において、VD−VccがトランジスタQ
14のターンオン電圧よりも小さくない場合には、本回路
が実行ブローク16へ帰還し且つVDが再度0Vとされるとい
う条件が存在している。決定ブロック17の条件が満足さ
れると、本回路は実行ブロック18を継続する。実行ブロ
ック18において、VBはVccとされる。決定ブロック19に
おいて、VBがトランジスタQ19のターンオン電圧をいま
だに通過していない場合には、本回路は実行ブロック18
へ帰還する。決定ブロック19における条件が満足される
と、本回路は実行ブロック20へ継続し且つVAは0Vとされ
る。実行ブロック20から、本回路は、合流ノード21を介
して進行し決定ブロック３へ帰還する。
たった今0VとされたVAは、いまだに、決定ブロック３
の条件を満足している場合がある。従って、本回路は、
再度、実行ブロック14へ移行し、且つVCはランプダウン
動作を継続する。回路機能は、決定ブロック15内へ流
れ、該ブロックの条件は前のパスにおいて満足されてい
る。本回路は、既に実行された実行ブロック16へ前進
し、且つその条件も既に満足されたノード17へ進行す
る。本回路は、既に実行されており、且つ決定ブロック
19内に収納されているその条件も満足されている実行ブ
ロック18へ継続する。本回路は、再度、実行ブロック20
へ継続し、且つVAは0Vとされた状態を継続する。本回路
は、再度、合流ノード21を介して進行し決定ブロック３
へ帰還する。
の条件を満足している場合がある。従って、本回路は、
再度、実行ブロック14へ移行し、且つVCはランプダウン
動作を継続する。回路機能は、決定ブロック15内へ流
れ、該ブロックの条件は前のパスにおいて満足されてい
る。本回路は、既に実行された実行ブロック16へ前進
し、且つその条件も既に満足されたノード17へ進行す
る。本回路は、既に実行されており、且つ決定ブロック
19内に収納されているその条件も満足されている実行ブ
ロック18へ継続する。本回路は、再度、実行ブロック20
へ継続し、且つVAは0Vとされた状態を継続する。本回路
は、再度、合流ノード21を介して進行し決定ブロック３
へ帰還する。
実行ブロック20において0VとされたがVAがトランジス
タQ5のターンオン電圧よりも低いものと仮定すると、本
回路は、決定ブロック４へ下方向へ継続して進行する。
この決定ブロックを介して最初のパスとは異なり、VBは
現在はVccレベルにある（実行ブロック18ヘルックバッ
ク）。従って、本回路の状態は、実行ブロック12内へ進
行し、且つVCは0Vとされる。次いで、本回路の状態は、
決定ブロック13へ進行し、且つVCがトランジスタQ7のタ
ーンオン電圧よりも低くない場合には、VCは再度0Vとさ
れる。決定ブロック13における条件が満足される場合、
即ちVCがトランジスタQ7のターンオン電圧より低い場
合、本回路は、実行ブロック16へ帰還する。VDは、再
度、0Vへクランプされる。実行ブロック16の作用によ
り、決定ブロック17における条件が満足され、且つ本回
路は決定ブロック18へ再度進行し、そこでVBはVccレベ
ルへクランプされる。実行ブロック18の作用により、決
定ブロック16の条件が満足され、且つ本回路は実行ブロ
ック20へ進行する。実行ブロック20において、VAは、再
度、0Vへクランプされる。
タQ5のターンオン電圧よりも低いものと仮定すると、本
回路は、決定ブロック４へ下方向へ継続して進行する。
この決定ブロックを介して最初のパスとは異なり、VBは
現在はVccレベルにある（実行ブロック18ヘルックバッ
ク）。従って、本回路の状態は、実行ブロック12内へ進
行し、且つVCは0Vとされる。次いで、本回路の状態は、
決定ブロック13へ進行し、且つVCがトランジスタQ7のタ
ーンオン電圧よりも低くない場合には、VCは再度0Vとさ
れる。決定ブロック13における条件が満足される場合、
即ちVCがトランジスタQ7のターンオン電圧より低い場
合、本回路は、実行ブロック16へ帰還する。VDは、再
度、0Vへクランプされる。実行ブロック16の作用によ
り、決定ブロック17における条件が満足され、且つ本回
路は決定ブロック18へ再度進行し、そこでVBはVccレベ
ルへクランプされる。実行ブロック18の作用により、決
定ブロック16の条件が満足され、且つ本回路は実行ブロ
ック20へ進行する。実行ブロック20において、VAは、再
度、0Vへクランプされる。
本回路の最終的な状態は、本回路がその最終的状態に
おいてサイクル動作する論理流れ線図の経路を介してト
レースすることが可能である。本回路は、決定ノード３
において開始する。なぜならば、VAは現在のところ0Vに
クランプされているからである。本回路は、決定ノード
４へ進行する。VBが現在のところVccレベルにあるの
で、本回路は、実行ブロック12及び決定ブロック13を介
して進行する。VCは0Vにクランプされているので、本回
路は、躊躇することなしに、これらのブロックを介して
進行する。同様に、VDは既に0Vであるので、本回路は、
停止することなしに、実行ブロック16及び決定ブローク
17を介して進行する。VBは既にVccレベルにある。従っ
て、実行ブロック18及び決定ブロック19は迅速に通過さ
れる。最後に、VAは0Vにあるので、実行ブロック20の機
能を実行する必要はない。本回路は、これらのブロック
を介して断続的にサイクル動作を行なうことにより、即
ちブロック3,4,12,13,16,17,18,19,20及び21を介してサ
イクル動作を行ない、次いでブロック３へ帰還すること
により、その最終的な状態を見出す。これは安定な状態
である。なぜならば、何れの実行ブロックも決定ブロッ
クも何らの動作における変化を発生しないからである。
おいてサイクル動作する論理流れ線図の経路を介してト
レースすることが可能である。本回路は、決定ノード３
において開始する。なぜならば、VAは現在のところ0Vに
クランプされているからである。本回路は、決定ノード
４へ進行する。VBが現在のところVccレベルにあるの
で、本回路は、実行ブロック12及び決定ブロック13を介
して進行する。VCは0Vにクランプされているので、本回
路は、躊躇することなしに、これらのブロックを介して
進行する。同様に、VDは既に0Vであるので、本回路は、
停止することなしに、実行ブロック16及び決定ブローク
17を介して進行する。VBは既にVccレベルにある。従っ
て、実行ブロック18及び決定ブロック19は迅速に通過さ
れる。最後に、VAは0Vにあるので、実行ブロック20の機
能を実行する必要はない。本回路は、これらのブロック
を介して断続的にサイクル動作を行なうことにより、即
ちブロック3,4,12,13,16,17,18,19,20及び21を介してサ
イクル動作を行ない、次いでブロック３へ帰還すること
により、その最終的な状態を見出す。これは安定な状態
である。なぜならば、何れの実行ブロックも決定ブロッ
クも何らの動作における変化を発生しないからである。
第１図は、本発明の一実施例の電気回路を示してい
る。それは、Ｎチャンネル及びＰチャンネル電界効果ト
ランジスタと、集積回路コンデンサ、抵抗及びインバー
タを示している。第１図は、本回路を構成要素の副回路
へ分割している。
る。それは、Ｎチャンネル及びＰチャンネル電界効果ト
ランジスタと、集積回路コンデンサ、抵抗及びインバー
タを示している。第１図は、本回路を構成要素の副回路
へ分割している。
RCフィルタ90は、ＰチャンネルコンデンサQ4と、Ｎチ
ャンネルコンデンサQ3と、ＮチャンネルトランジスタQ5
及びQ16とを有している。コンデンサQ4は、Vcc入力端10
と、RCフィルタ90の出力ノード19との間に接続されてい
る。コンデンサQ3は、RCフィルタ90の入力ノード14と接
地との間に接続されている。トランジスタQ5及びQ16
は、RCフィルタ90の出力ノード19と接地との間におい
て、ドレインとドレイン及びソースとソースとが並列接
続されている。トランジスタQ5のドレイン50は、トラン
ジスタQ16のドレイン51へ接続されており、ドレイン51
は出力ノード19へ接続されている。トランジスタQ5のゲ
ート52は入力ノード14へ接続されている。トランジスタ
Q16のゲート53は、RCフィルタ90への入力端15として機
能する。トランジスタQ5のソース54及びトランジスタQ1
6のソース55は、接地へ共通接続されている。出力ノー
ド19は、相互接続ライン40へ接続されており、相互接続
ライン40は、RCフィルタ90の出力信号を波形整形器91へ
送信する。入力ノード14はライン44へ接続されており、
そこからそれはRCフィルタ90への入力信号VAを受取る。
RCフィルタ90に対する入力端15として機能するトランジ
スタQ16のゲート53はライン42へ接続されており、ライ
ン42上において、それは、イネーブル及びラッチブロッ
ク92からの入力信号VBを受取る。
ャンネルコンデンサQ3と、ＮチャンネルトランジスタQ5
及びQ16とを有している。コンデンサQ4は、Vcc入力端10
と、RCフィルタ90の出力ノード19との間に接続されてい
る。コンデンサQ3は、RCフィルタ90の入力ノード14と接
地との間に接続されている。トランジスタQ5及びQ16
は、RCフィルタ90の出力ノード19と接地との間におい
て、ドレインとドレイン及びソースとソースとが並列接
続されている。トランジスタQ5のドレイン50は、トラン
ジスタQ16のドレイン51へ接続されており、ドレイン51
は出力ノード19へ接続されている。トランジスタQ5のゲ
ート52は入力ノード14へ接続されている。トランジスタ
Q16のゲート53は、RCフィルタ90への入力端15として機
能する。トランジスタQ5のソース54及びトランジスタQ1
6のソース55は、接地へ共通接続されている。出力ノー
ド19は、相互接続ライン40へ接続されており、相互接続
ライン40は、RCフィルタ90の出力信号を波形整形器91へ
送信する。入力ノード14はライン44へ接続されており、
そこからそれはRCフィルタ90への入力信号VAを受取る。
RCフィルタ90に対する入力端15として機能するトランジ
スタQ16のゲート53はライン42へ接続されており、ライ
ン42上において、それは、イネーブル及びラッチブロッ
ク92からの入力信号VBを受取る。
VCを担持するライン40は、RCフィルタ90の出力端19を
波形整形器91の入力端16と接続している。波形整形器91
は、相補的トランジスタ対Q6−Q7,Q8−Q9,Q10−Q11,Q12
−Q13を有している。Q6,Q8,Q10,Q12はＰチャンネルトラ
ンジスタであり、且つQ7,Q9,Q11,Q13はＮチャンネルト
ランジスタである。これらの相補的対は、特定の幅対長
さ（W/L）比を有している。
波形整形器91の入力端16と接続している。波形整形器91
は、相補的トランジスタ対Q6−Q7,Q8−Q9,Q10−Q11,Q12
−Q13を有している。Q6,Q8,Q10,Q12はＰチャンネルトラ
ンジスタであり、且つQ7,Q9,Q11,Q13はＮチャンネルト
ランジスタである。これらの相補的対は、特定の幅対長
さ（W/L）比を有している。
これらのトランジスタのW/L比は以下の如くである。
Q6/Q7は約1:5 Q8/Q9は約15:1 Q10/Q11は約1:5 Q12/Q13は約2.5:1 トランジスタQ7,Q9,Q11,Q13のそれぞれのソース61,6
7,73,79は、接地へ共通接続されている。トランジスタQ
6及びQ8のそれぞれのソース56及び62及び抵抗R1の端子
は、Vccの波形を受取る波形整形器91の入力端11として
機能する。抵抗R1の他端は、トランジスタQ10及びQ12の
それぞれのソース68及び74へ接続されている。ライン40
上で信号VCを受取る波形整形器91の入力ノード16は、ト
ランジスタQ6及びQ7のそれぞれのゲート57及び60へ接続
されている。トランジスタQ6及びQ7のドレイン58及び59
は、ライン80を介して、トランジスタQ8及びQ9のそれぞ
れのゲート63及び66へ接続されている。トランジスタQ8
及びQ9のそれぞれのドレイン64及び65は、ライン81を介
して、トランジスタQ10及びQ11のそれぞれのゲート69及
び72へ接続されている。トランジスタQ10及びQ11のそれ
ぞれのドレイン70及び71は、ライン82を介して、トラン
ジスタQ12及びQ13のそれぞれのゲート75及び78へ接続さ
れている。トランジスタQ12及びQ13のそれぞれのドレイ
ン76及び77は、ライン83を介して、出力ノード20へ接続
されている。出力ライン83及び出力ノード20上の信号VD
は、直列に接続されているインバータI1及びI2内へ供給
される。出力ライン84は、パワーオンリセット信号PONR
STを送信する。出力ノード20は、信号VDをイネーブル及
びラッチブロック92の入力端17へ担持するライン41へ接
続されている。
7,73,79は、接地へ共通接続されている。トランジスタQ
6及びQ8のそれぞれのソース56及び62及び抵抗R1の端子
は、Vccの波形を受取る波形整形器91の入力端11として
機能する。抵抗R1の他端は、トランジスタQ10及びQ12の
それぞれのソース68及び74へ接続されている。ライン40
上で信号VCを受取る波形整形器91の入力ノード16は、ト
ランジスタQ6及びQ7のそれぞれのゲート57及び60へ接続
されている。トランジスタQ6及びQ7のドレイン58及び59
は、ライン80を介して、トランジスタQ8及びQ9のそれぞ
れのゲート63及び66へ接続されている。トランジスタQ8
及びQ9のそれぞれのドレイン64及び65は、ライン81を介
して、トランジスタQ10及びQ11のそれぞれのゲート69及
び72へ接続されている。トランジスタQ10及びQ11のそれ
ぞれのドレイン70及び71は、ライン82を介して、トラン
ジスタQ12及びQ13のそれぞれのゲート75及び78へ接続さ
れている。トランジスタQ12及びQ13のそれぞれのドレイ
ン76及び77は、ライン83を介して、出力ノード20へ接続
されている。出力ライン83及び出力ノード20上の信号VD
は、直列に接続されているインバータI1及びI2内へ供給
される。出力ライン84は、パワーオンリセット信号PONR
STを送信する。出力ノード20は、信号VDをイネーブル及
びラッチブロック92の入力端17へ担持するライン41へ接
続されている。
イネーブル及びラッチブロック92は、Ｐチャンネルト
ランジスタQ14、ＮチャンネルトランジスタQ15、Ｎチャ
ンネルコンデンサQ17を有している。トランジスタQ14及
びQ15は、相補的対を形成しており、その場合、トラン
ジスタQ14のW/Lは、トランジスタQ14のW/Lと比較して非
常に小さい。入力ライン41は、イネーブル及びラッチブ
ロック92の入力端17において受取られる。入力ノード17
は、トランジスタQ14及びQ15のそれぞれのゲート85及び
88へ接続されている。トランジスタQ14のソース99は、
イネーブル及びラッチブロック92の入力端12へ接続され
ており、そこでVCCの波形を受取る。トランジスタQ15の
ソース89は接地へ接続されている。トランジスタQ14及
びQ15のそれぞれのドレイン86及び87は共通接続されて
いる。それらは、又、ライン43を介して、イネーブル及
びラッチブロック92の出力端21へ接続されている。コン
デンサQ17はライン43を接地へシャントしている。出力
ノード21は、コンデンサQ17を介して接地接続されてい
る。出力端21上の信号VBは、ライン42を介して、入力端
15においてRCフィルタ90へ供給される。VBも、ライン43
を介して、中間レベル基準発生器93の入力端18へ供給さ
れる。
ランジスタQ14、ＮチャンネルトランジスタQ15、Ｎチャ
ンネルコンデンサQ17を有している。トランジスタQ14及
びQ15は、相補的対を形成しており、その場合、トラン
ジスタQ14のW/Lは、トランジスタQ14のW/Lと比較して非
常に小さい。入力ライン41は、イネーブル及びラッチブ
ロック92の入力端17において受取られる。入力ノード17
は、トランジスタQ14及びQ15のそれぞれのゲート85及び
88へ接続されている。トランジスタQ14のソース99は、
イネーブル及びラッチブロック92の入力端12へ接続され
ており、そこでVCCの波形を受取る。トランジスタQ15の
ソース89は接地へ接続されている。トランジスタQ14及
びQ15のそれぞれのドレイン86及び87は共通接続されて
いる。それらは、又、ライン43を介して、イネーブル及
びラッチブロック92の出力端21へ接続されている。コン
デンサQ17はライン43を接地へシャントしている。出力
ノード21は、コンデンサQ17を介して接地接続されてい
る。出力端21上の信号VBは、ライン42を介して、入力端
15においてRCフィルタ90へ供給される。VBも、ライン43
を介して、中間レベル基準発生器93の入力端18へ供給さ
れる。
中間レベル基準発生器（ILRG）93は、その入力端18に
おいて、イネーブル及びラッチブロック92からライン43
上の信号を受取る。ILRG93は、又、入力端13上でVcc波
形を受取る。ILRG93は、３個のＰチャンネルトランジス
タQ18,Q1,Q2と単一のＮチャンネルトランジスタQ19から
構成されている。入力端18は、トランジスタQ19のゲー
ト110へ接続されると共にトランジスタQ18のゲート101
へ接続されている。トランジスタQ18のソース100は、入
力端13へ接続されている。トランジスタQ18のドレイン1
02は、トランジスタQ1のソース103へ接続されている。
トランジスタQ1のゲート104はノード112へ接続されてい
る。トランジスタQ1のドレイン105は、又、ノード112へ
接続されている。トランジスタQ2のソース106は、ノー
ド112へ接続されている。ノード112は、ライン44を介し
て、出力端22へ接続されている。トランジスタQ2のＮウ
エルはノード112へ接続されている。トランジスタQ2の
ゲート107は接地接続されている。トランジスタQ2のド
レイン108は、接地接続されている。トランジスタQ19の
ドレイン109は接地へ接続されている。トランジスタQ19
のゲート110は入力端18へ接続されている。トランジス
タQ19のソース111は出力端22へ接続されている。出力信
号VAは、出力端22において表われ、ライン44を介してRC
フィルタ90へ送信される。
おいて、イネーブル及びラッチブロック92からライン43
上の信号を受取る。ILRG93は、又、入力端13上でVcc波
形を受取る。ILRG93は、３個のＰチャンネルトランジス
タQ18,Q1,Q2と単一のＮチャンネルトランジスタQ19から
構成されている。入力端18は、トランジスタQ19のゲー
ト110へ接続されると共にトランジスタQ18のゲート101
へ接続されている。トランジスタQ18のソース100は、入
力端13へ接続されている。トランジスタQ18のドレイン1
02は、トランジスタQ1のソース103へ接続されている。
トランジスタQ1のゲート104はノード112へ接続されてい
る。トランジスタQ1のドレイン105は、又、ノード112へ
接続されている。トランジスタQ2のソース106は、ノー
ド112へ接続されている。ノード112は、ライン44を介し
て、出力端22へ接続されている。トランジスタQ2のＮウ
エルはノード112へ接続されている。トランジスタQ2の
ゲート107は接地接続されている。トランジスタQ2のド
レイン108は、接地接続されている。トランジスタQ19の
ドレイン109は接地へ接続されている。トランジスタQ19
のゲート110は入力端18へ接続されている。トランジス
タQ19のソース111は出力端22へ接続されている。出力信
号VAは、出力端22において表われ、ライン44を介してRC
フィルタ90へ送信される。
パワーオン、即ち始動時において、コンデンサQ4及び
トランジスタQ5はフィルタ（即ち、RCフィルタ90）とし
て機能する。その時定数は、パワーアップ時においてほ
とんど無限大である。なぜならば、ノード14、即ちトラ
ンジスタQ5のゲートにおいて、ほとんど電圧が存在せ
ず、従ってQ5はほとんど無限大の抵抗だからである。こ
のために、ライン40上のVCは、コンデンサQ4を介して、
Vccの波形に密接して追従する。
トランジスタQ5はフィルタ（即ち、RCフィルタ90）とし
て機能する。その時定数は、パワーアップ時においてほ
とんど無限大である。なぜならば、ノード14、即ちトラ
ンジスタQ5のゲートにおいて、ほとんど電圧が存在せ
ず、従ってQ5はほとんど無限大の抵抗だからである。こ
のために、ライン40上のVCは、コンデンサQ4を介して、
Vccの波形に密接して追従する。
波形整形器91は、トランジスタQ6−Q13と、抵抗R1
と、インバータI1及びI2とから構成されている。インバ
ータI1及びI2は、リセットされるべき本回路に対するバ
ッファである。波形整形器981（Q6−Q13）及びイネーブ
ル及びラッチブロック92（Q14−Q17）のＰチャンネル及
びＮチャンネル比は、VCがトランジスタQ7のVTに到達す
る場合（VCはVccのランプ関数に密接に追従してい
る）、ノード20及びライン41におけるVDは迅速にジャン
プアップしVccに追従するように構成されている。この
ことは、ノード21及びライン42及び43におけるVBを0Vへ
セットし、且つQ16及びQ19をディスエーブルさせる。ラ
イン43上の0VはトランジスタQ18をターンオンし、パワ
ーオンの開始時期間中に、中間レベル基準発生器93（Q1
及びQ2）をイネーブルさせる。Q18がターンオンされる
と、Q1及びQ2は分圧器を形成し、ライン44上のVAをVcc
の約60％にセットし、高いVT処理角部における低いVcc
機能性を保障する。
と、インバータI1及びI2とから構成されている。インバ
ータI1及びI2は、リセットされるべき本回路に対するバ
ッファである。波形整形器981（Q6−Q13）及びイネーブ
ル及びラッチブロック92（Q14−Q17）のＰチャンネル及
びＮチャンネル比は、VCがトランジスタQ7のVTに到達す
る場合（VCはVccのランプ関数に密接に追従してい
る）、ノード20及びライン41におけるVDは迅速にジャン
プアップしVccに追従するように構成されている。この
ことは、ノード21及びライン42及び43におけるVBを0Vへ
セットし、且つQ16及びQ19をディスエーブルさせる。ラ
イン43上の0VはトランジスタQ18をターンオンし、パワ
ーオンの開始時期間中に、中間レベル基準発生器93（Q1
及びQ2）をイネーブルさせる。Q18がターンオンされる
と、Q1及びQ2は分圧器を形成し、ライン44上のVAをVcc
の約60％にセットし、高いVT処理角部における低いVcc
機能性を保障する。
Q3はライン44と接地との間のコンデンサであり、それ
はVAのランプ率を制御する。VBが0Vにセットされると、
VAは電圧においてランプアップを開始する。
はVAのランプ率を制御する。VBが0Vにセットされると、
VAは電圧においてランプアップを開始する。
ライン44上のVAがQ5のVTに到達するや否や、VCは、Q5
を介してゆっくりと放電を開始する。Q4及Q5から構成さ
れるRCフィルタ90は、無限大から減少する時定数を有し
ている。Q5がトライオードモードとされ且つライン40上
のVCが実効的に接地へクランプされるまで（時定数＝
０）、ライン44上のVAは継続的に電圧が上昇する。その
最終的な結果は、パワーオン期間中に、ライン40上に、
「丘形状」波形VCが形成される。第１図における抵抗R1
は、電流制限器として作用し、パワーオン期間中にスイ
ッチング電流を最小とさせる。Q17は、パワーオンの開
始時においてVBをほぼ0Vに保持するために使用される。
を介してゆっくりと放電を開始する。Q4及Q5から構成さ
れるRCフィルタ90は、無限大から減少する時定数を有し
ている。Q5がトライオードモードとされ且つライン40上
のVCが実効的に接地へクランプされるまで（時定数＝
０）、ライン44上のVAは継続的に電圧が上昇する。その
最終的な結果は、パワーオン期間中に、ライン40上に、
「丘形状」波形VCが形成される。第１図における抵抗R1
は、電流制限器として作用し、パワーオン期間中にスイ
ッチング電流を最小とさせる。Q17は、パワーオンの開
始時においてVBをほぼ0Vに保持するために使用される。
VAがQ5のVTに到達する前に、VCは、基本的に、Vccに
追従し、且つこの期間中におけるライン40上のVCの電圧
レベルは、ＰチャンネルコンデンサQ4の結合効率によっ
て決定される。VAがQ5のVTに到達した後、ライン40上の
電圧VCはゆっくりと降下を開始する。VCがQ7のVT以下に
降下するや否や、VD及び出力信号PONRSTは低状態へ変化
し、Q14を介してVBを高状態とさせる。このことは、
又、VA及びVCを、それぞれ、Q19及びQ16を介して、0Vに
ラッチする。この時刻において、ライン42上でVBへ接続
されているQ16はトライオード領域にある。ライン40上
のVCを高状態又は低状態へ結合させる場合のある電源サ
ージに拘らず、VCは、Q16を介して、0Vにクランプされ
る。
追従し、且つこの期間中におけるライン40上のVCの電圧
レベルは、ＰチャンネルコンデンサQ4の結合効率によっ
て決定される。VAがQ5のVTに到達した後、ライン40上の
電圧VCはゆっくりと降下を開始する。VCがQ7のVT以下に
降下するや否や、VD及び出力信号PONRSTは低状態へ変化
し、Q14を介してVBを高状態とさせる。このことは、
又、VA及びVCを、それぞれ、Q19及びQ16を介して、0Vに
ラッチする。この時刻において、ライン42上でVBへ接続
されているQ16はトライオード領域にある。ライン40上
のVCを高状態又は低状態へ結合させる場合のある電源サ
ージに拘らず、VCは、Q16を介して、0Vにクランプされ
る。
又、VBがVccであると、中間レベル基準発生器93がデ
ィスエーブルされ、従ってリセット機能が経過した後に
おいては、スタンバイ電流が引出されることはない。こ
れは、本装置のパワーなし特性を実現したものである。
ィスエーブルされ、従ってリセット機能が経過した後に
おいては、スタンバイ電流が引出されることはない。こ
れは、本装置のパワーなし特性を実現したものである。
要約すると、波形整形器91が、VCの丘形状波形を、パ
ワーオン期間中にフル即ち最大のVcc振れを有する単一
パルス信号PONRSTへ変換する。VBは、Q16,Q18,Q19の適
切な制御を介して、イネーブル及びラッチ信号として作
用し、パワーオンリセット発生器をイネーブルさせ、且
つパワーサージに起因する偶発的なリセットを回避す
る。これらの全ての動作は自己同期されている。何らの
外部的なタイミング制御を必要とするものではない。最
小のリセットパルス幅は、Q5のターンオン抵抗を調節し
て、中間レベル基準発生器93を介してダイナミックなRC
時定数を得ることにより達成されている。
ワーオン期間中にフル即ち最大のVcc振れを有する単一
パルス信号PONRSTへ変換する。VBは、Q16,Q18,Q19の適
切な制御を介して、イネーブル及びラッチ信号として作
用し、パワーオンリセット発生器をイネーブルさせ、且
つパワーサージに起因する偶発的なリセットを回避す
る。これらの全ての動作は自己同期されている。何らの
外部的なタイミング制御を必要とするものではない。最
小のリセットパルス幅は、Q5のターンオン抵抗を調節し
て、中間レベル基準発生器93を介してダイナミックなRC
時定数を得ることにより達成されている。
以上、本発明の具体的実施の態様について詳細に説明
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
したが、本発明は、これら具体例にのみ限定されるべき
ものではなく、本発明の技術的範囲を逸脱することなし
に種々の変形が可能であることは勿論である。
第１図は本発明の一実施例を示した概略図、第２図は第
１図に示した装置のブロック図、第３図は本発明の回路
の種々のノードに対するタイミング線図、第４図は第３
図のタイミング線図の概略詳細図、第５図は本発明の動
作を示したフローチャート図、である。 （符号の説明） 90:RCフィルタ 91:波形整形器 92:イネーブル及びラッチブロック 93:中間レベル基準発生器（ILRG）
１図に示した装置のブロック図、第３図は本発明の回路
の種々のノードに対するタイミング線図、第４図は第３
図のタイミング線図の概略詳細図、第５図は本発明の動
作を示したフローチャート図、である。 （符号の説明） 90:RCフィルタ 91:波形整形器 92:イネーブル及びラッチブロック 93:中間レベル基準発生器（ILRG）
フロントページの続き (56)参考文献 特開 昭63−94714（ＪＰ，Ａ) 特開 昭60−250715（ＪＰ，Ａ) 特開 昭62−254073（ＪＰ，Ａ) 特開 昭63−246919（ＪＰ，Ａ) 特開 昭50−99038（ＪＰ，Ａ) 特開 平２−3264（ＪＰ，Ａ) 特公 昭59−3892（ＪＰ，Ｂ２)
Claims (12)
- 【請求項１】リセットパルスを供給するリセットパルス
回路において、供給電圧を受け取り且つ第１出力信号を
供給する受取手段が設けられており、前記供給電圧を受
け取り且つ前記受取手段へ第２出力信号を供給するラッ
チング手段が設けられており、前記第１出力信号、前記
第２出力信号及び前記供給電圧を受け取り且つ第３出力
信号を供給するフィルタ手段が設けられており、前記第
３出力信号は部分的に前記第１出力信号によって制御さ
れる電圧を有しており、前記供給電圧及び前記第３出力
信号を受け取り且つ前記リセットパルスを供給する波形
整形手段が設けられており、前記波形整形手段は前記ラ
ッチング手段へ結合されており、且つ前記リセットパル
スが供給された後に、前記第２出力信号が前記受取手段
及び前記フィルタ手段をディスエーブルさせることを特
徴とするリセットパルス回路。 - 【請求項２】特許請求の範囲第１項において、前記受取
手段が中間レベル基準発生器を有することを特徴とする
リセットパルス回路。 - 【請求項３】特許請求の範囲第１項において、前記ラッ
チング手段が、前記リセットパルスの不本意の発生を防
止するために使用されることを特徴とするリセットパル
ス回路。 - 【請求項４】特許請求の範囲第２項において、前記中間
レベル基準発生器が、第１の型の３個の電界効果トラン
ジスタ（FET）と第２の型の１個のFETとを有しており、
前記第１の型の３個のFETが直列接続されており、前記
第２の型のFETが前記３個の直列接続されているFETの一
つと並列接続されており、前記第１の型の前記FETの一
つが、前記第２出力信号が第１電圧レベル以下に降下し
た場合に、前記中間レベル基準発生器をイネーブルさ
せ、前記第２出力信号が第２電圧レベルを越える場合
に、前記第２の型の前記FETが前記中間レベル基準発生
器をディスエーブルさせることを特徴とするリセットパ
ルス回路。 - 【請求項５】特許請求の範囲第１項において、前記フィ
ルタ手段がRCフィルタを有しており、前記RCフィルタ
は、第1FETと、第2FETと、第１コンデンサと、第２コン
デンサとを有しており、前記第１及び第2FETが並列接続
されており、前記第１コンデンサが前記第1FETのゲート
と低電圧レベルにある端子と間に接続されており、前記
第２コンデンサが前記供給電圧にある端子と前記第１及
び第2FETのドレインとの間に接続されており、前記第1F
ETのゲートは前記第１出力信号を受け取り、前記第2FET
のゲートは前記第２出力信号を受け取ることを特徴とす
るリセットパルス回路。 - 【請求項６】特許請求の範囲第３項において、前記波形
整形手段が４個の相補的対のFETを有しており、各相補
的対のFETは直列接続された第１の型のFETと第２の型の
FETとを有しており、前記４個の相補的対は前記供給電
圧にある端子と低電圧レベルにある端子との間に並列接
続されており、前記相補的対の最初のもののゲートが前
記第３出力信号を受け取り、前記最初の相補的対が前記
相補的対の２番目のもののゲートへ接続されており、前
記２番目の相補的対が前記相補的対の３番目のもののゲ
ートへ接続されており、前記３番目の相補的対が前記相
補的対の４番目のもののゲートへ接続されており、前記
４番目の相補的対が前記リセットパルスを供給し、前記
リセットパルスは、前記第３出力信号が第１電圧レベル
以下である場合に、前記低電圧レベルにセットされ、且
つ前記リセットパルスは、前記第３出力信号が前記第１
電圧レベルよりも高い場合に、ほぼ前記供給電圧と等し
いことを特徴とするリセットパルス回路。 - 【請求項７】特許請求の範囲第３項において、前記ラッ
チング手段が、第１の型のFETと、第２の型のFETと、コ
ンデンサとを有しており、前記FETが前記供給電圧にあ
る端子と低電圧レベルにある端子との間に直列接続され
ており、前記コンデンサが前記FETのドレインへ接続さ
れており、前記FETのゲートが前記リセットパルスを受
け取り，前記FETの前記ドレインが前記第２出力信号を
供給し、前記第２出力信号は、前記リセットパルスが第
１電圧レベルよりも高い場合に、前記低電圧レベルにあ
り、且つ前記第２出力信号は、前記リセットパルスが前
記第１電圧レベルに到達する前は前記第１出力信号とマ
ッチすることを特徴とするリセットパルス回路。 - 【請求項８】特許請求の範囲第６項において、前記相補
的対の内の二つが、抵抗を介して前記供給電圧にある前
記端子へ接続されていることを特徴とするリセットパル
ス回路。 - 【請求項９】特許請求の範囲第６項において、更に、直
列接続された第１インバータ及び第２インバータが設け
られており、前記波形整形手段が前記第１インバータへ
接続されており且つ前記第１インバータへ前記リセット
パルスを供給することを特徴とするリセットパルス回
路。 - 【請求項１０】特許請求の範囲第４項において、前記フ
ィルタ手段が、第5FETと、第6FETと、コンデンサとを具
備するRCフィルタを有しており、前記第５及び第6FETが
並列接続されており、前記第５及び第6FETのソースが低
電圧レベルにある第１端子へ接続されており、前記コン
デンサが前記供給電圧にある第２端子と前記第５及び第
6FETのドレインとの間に接続されており前記第5FETのゲ
ートは前記第１出力信号を受け取り、且つ前記第6FETの
ゲートは前記第２出力信号を受け取ることを特徴とする
リセットパルス回路。 - 【請求項１１】特許請求の範囲第10項において、前記波
形整形手段が４個の相補的対のFETを有ており、各相補
的対のFETは直列に接続された第１の型のFETと第２の型
のFETとを有しており、前記４個の相補的対は前記第１
及び第２端子間に並列接続されており、前記相補的対の
内の最初のもののゲートは前記第３出力信号を受け取
り、前記最初の相補的対のドレインは前記相補的対の内
の２番目のもののゲートへ接続しており、前記２番目の
相補的対のドレインは前記相補的対の内の３番目のもの
のゲートへ接続しており、前記３番目の相補的対のドレ
インは前記相補的対の４番目のもののゲートへ接続して
おり、前記４番目の相補的対のドレインは前記リセット
パルスを供給し、前記リセットパルスは、前記第３出力
信号が第１電圧レベルより低い場合には、前記低電圧レ
ベルにセットされ、且つ前記リセットパルスは、前記第
３出力信号が前記第１電圧レベルよりも高い場合には、
前記供給電圧にほぼ等しいこと特徴とするリセットパル
ス回路。 - 【請求項１２】特許請求の範囲第11項において、前記ラ
ッチング手段が第２コンデンサ及び５番目の相補的対の
FETを有しており、前記５番目の相補的対のFETは前記第
１及び第２端子間に接続されており、前記第２コンデン
サは前記FETのドレインに接続されており、前記FETのゲ
ートは前記リセットパルスを受け取り、前記FETのドレ
インは前記第２出力信号を供給し、前記第２出力信号
は、前記リセットパルスが第１電圧レベルよりも高い場
合に、前記低電圧レベルにあり、且つ前記第２出力信号
は、前記リセットパルスが前記第１電圧レベルに到達す
る前には前記第１出力信号とマッチすることを特徴とす
るリセットパルス回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/441,997 US5039875A (en) | 1989-11-28 | 1989-11-28 | CMOS power-on reset circuit |
| US441,997 | 1989-11-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03178215A JPH03178215A (ja) | 1991-08-02 |
| JP2580385B2 true JP2580385B2 (ja) | 1997-02-12 |
Family
ID=23755128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2318151A Expired - Lifetime JP2580385B2 (ja) | 1989-11-28 | 1990-11-26 | リセットパルス回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5039875A (ja) |
| EP (1) | EP0430399B1 (ja) |
| JP (1) | JP2580385B2 (ja) |
| KR (1) | KR940009251B1 (ja) |
| DE (1) | DE69031940T2 (ja) |
Families Citing this family (51)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5619066A (en) * | 1990-05-15 | 1997-04-08 | Dallas Semiconductor Corporation | Memory for an electronic token |
| JP2563215B2 (ja) * | 1990-06-20 | 1996-12-11 | セイコー電子工業株式会社 | 半導体集積回路装置 |
| JPH0474015A (ja) * | 1990-07-13 | 1992-03-09 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JPH0736516B2 (ja) * | 1990-07-19 | 1995-04-19 | 富士ゼロックス株式会社 | パワーオンリセット回路 |
| EP0496910B1 (de) * | 1991-01-29 | 1996-03-27 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Generierung eines Rücksetzsignals |
| US5994770A (en) | 1991-07-09 | 1999-11-30 | Dallas Semiconductor Corporation | Portable electronic data carrier |
| US5166545A (en) * | 1991-07-10 | 1992-11-24 | Dallas Semiconductor Corporation | Power-on-reset circuit including integration capacitor |
| US5297099A (en) * | 1991-07-10 | 1994-03-22 | Dallas Semiconductor Corp. | Integrated circuit with both battery-powered and signal-line-powered areas |
| JP2797761B2 (ja) * | 1991-07-11 | 1998-09-17 | 日本電気株式会社 | パワーオン回路 |
| IT1253679B (it) * | 1991-08-30 | 1995-08-22 | Sgs Thomson Microelectronics | Circuito di rispristino all'accensione di un circuito integrato aventeun consumo statico nullo. |
| FR2684206B1 (fr) * | 1991-11-25 | 1994-01-07 | Sgs Thomson Microelectronics Sa | Circuit de lecture de fusible de redondance pour memoire integree. |
| US5278458A (en) * | 1991-12-13 | 1994-01-11 | Texas Instruments Incorporated | Threshold/voltage detection circuit |
| US5309037A (en) * | 1992-07-08 | 1994-05-03 | International Business Machines Corporation | Power-on reset circuit with arbitrary output prevention |
| US5396115A (en) * | 1993-10-26 | 1995-03-07 | Texas Instruments Incorporated | Current-sensing power-on reset circuit for integrated circuits |
| EP0665648A1 (en) * | 1994-01-31 | 1995-08-02 | STMicroelectronics S.r.l. | Circuit for recovering initial condictions when starting-up an integrated circuit device |
| US5570050A (en) * | 1994-03-08 | 1996-10-29 | Intel Corporation | Zero standby current power-up reset circuit |
| US5848541A (en) | 1994-03-30 | 1998-12-15 | Dallas Semiconductor Corporation | Electrical/mechanical access control systems |
| US5831827A (en) | 1994-04-28 | 1998-11-03 | Dallas Semiconductor Corporation | Token shaped module for housing an electronic circuit |
| US5604343A (en) | 1994-05-24 | 1997-02-18 | Dallas Semiconductor Corporation | Secure storage of monetary equivalent data systems and processes |
| US6204701B1 (en) * | 1994-05-31 | 2001-03-20 | Texas Instruments Incorporated | Power up detection circuit |
| US5679944A (en) | 1994-06-15 | 1997-10-21 | Dallas Semiconductor Corporation | Portable electronic module having EPROM memory, systems and processes |
| US5552725A (en) * | 1994-08-05 | 1996-09-03 | Advanced Micro Devices, Inc. | Low power, slew rate insensitive power-on reset circuit |
| US5864251A (en) * | 1994-10-28 | 1999-01-26 | Cypress Semiconductor Corporation | Method and apparatus for self-resetting logic circuitry |
| US5615130A (en) * | 1994-12-14 | 1997-03-25 | Dallas Semiconductor Corp. | Systems and methods to gather, store and transfer information from electro/mechanical tools and instruments |
| KR0153603B1 (ko) * | 1995-05-16 | 1998-12-15 | 김광호 | 반도체 장치의 파워-업 리세트신호 발생회로 |
| US5933032A (en) * | 1995-12-29 | 1999-08-03 | Cypress Semiconductor Corp. | Apparatus and method for generating a pulse signal |
| JP3319559B2 (ja) * | 1996-01-16 | 2002-09-03 | 株式会社東芝 | オートクリア回路 |
| DE69628729D1 (de) * | 1996-03-29 | 2003-07-24 | St Microelectronics Srl | Einschalt-Rücksetzsignal-Generatorschaltung |
| JP3938410B2 (ja) * | 1996-04-16 | 2007-06-27 | 三菱電機株式会社 | 半導体集積回路 |
| US5883532A (en) * | 1997-03-25 | 1999-03-16 | Analog Devices, Inc. | Power-on reset circuit based upon FET threshold level |
| JP3031293B2 (ja) * | 1997-06-02 | 2000-04-10 | 日本電気株式会社 | パワーオンリセット回路 |
| KR19990004633A (ko) * | 1997-06-28 | 1999-01-15 | 이형도 | 전원공급장치의 셧다운 해제회로 |
| US5953285A (en) * | 1997-09-17 | 1999-09-14 | Cypress Semiconductor Corp. | Scan path circuitry including an output register having a flow through mode |
| US5936977A (en) * | 1997-09-17 | 1999-08-10 | Cypress Semiconductor Corp. | Scan path circuitry including a programmable delay circuit |
| US6115836A (en) * | 1997-09-17 | 2000-09-05 | Cypress Semiconductor Corporation | Scan path circuitry for programming a variable clock pulse width |
| US5889728A (en) * | 1998-02-10 | 1999-03-30 | Cypress Semiconductor Corporation | Write control method for memory devices |
| US6081475A (en) * | 1998-02-10 | 2000-06-27 | Cypress Semiconductor Corporation | Write control apparatus for memory devices |
| US6198318B1 (en) * | 1999-01-28 | 2001-03-06 | Legerity, Inc. | Power-on-reset circuit |
| KR100333666B1 (ko) * | 1999-06-30 | 2002-04-24 | 박종섭 | 다양한 파워-온 신호에 대하여 리셋신호를 생성하는 파워-온리셋회로 |
| US6222393B1 (en) | 1999-07-20 | 2001-04-24 | Cypress Semiconductor Corporation | Apparatus and method for generating a pulse signal |
| US6239630B1 (en) | 1999-07-23 | 2001-05-29 | Analog Devices Inc | CMOS-compatible power-on reset circuit |
| DE19936606C1 (de) * | 1999-08-04 | 2000-10-26 | Siemens Ag | Schaltungsanordnung zur Spannungsversorgung einer integrierten Schaltung über ein Pad mit Konfiguriermöglichkeit der integrierten Schaltung |
| US6259303B1 (en) | 1999-11-16 | 2001-07-10 | Fairchild Semiconductor Corporation | Wave shaping circuit |
| US6952122B2 (en) * | 2001-09-28 | 2005-10-04 | Intel Corporation | Generating pulses for resetting integrated circuits |
| JP4848564B2 (ja) * | 2005-09-29 | 2011-12-28 | 株式会社ハイニックスセミコンダクター | 半導体メモリ装置のリセット制御回路 |
| US20070096786A1 (en) * | 2005-10-28 | 2007-05-03 | Hon Hai Precision Industry Co., Ltd. | Reset circuit |
| KR100842759B1 (ko) * | 2007-01-03 | 2008-07-01 | 주식회사 하이닉스반도체 | 반도체메모리소자 및 그의 구동 방법 |
| KR100897273B1 (ko) * | 2007-06-26 | 2009-05-14 | 주식회사 하이닉스반도체 | 반도체 집적 회로의 테스트 모드 설정 장치 및 방법 |
| KR101646910B1 (ko) * | 2011-01-11 | 2016-08-09 | 페어차일드코리아반도체 주식회사 | 파워 온 리셋 회로를 포함하는 반도체 소자 |
| JP5549692B2 (ja) * | 2012-02-10 | 2014-07-16 | 株式会社デンソー | 論理信号絶縁伝送回路 |
| CN104679200B (zh) * | 2013-11-28 | 2017-06-20 | 英业达科技有限公司 | 服务器系统及其通电后运作时序的控制方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3895239A (en) * | 1973-12-26 | 1975-07-15 | Motorola Inc | MOS power-on reset circuit |
| JPS5110749A (en) * | 1974-07-16 | 1976-01-28 | Sharp Kk | Ccmos maruchibaibureeta |
| US4405871A (en) * | 1980-05-01 | 1983-09-20 | National Semiconductor Corporation | CMOS Reset circuit |
| US4365174A (en) * | 1980-07-31 | 1982-12-21 | Rca Corporation | Pulse counter type circuit for power-up indication |
| US4447764A (en) * | 1982-05-18 | 1984-05-08 | General Electric Company | Power supply for low-voltage incandescent lamp and like load |
| US4591745A (en) * | 1984-01-16 | 1986-05-27 | Itt Corporation | Power-on reset pulse generator |
| JPS60250715A (ja) * | 1984-05-26 | 1985-12-11 | Toshiba Corp | パワ−・オン・リセツト回路 |
| GB2176959B (en) * | 1985-06-18 | 1989-07-19 | Motorola Inc | Cmos power-on detection circuit |
| JPS6394714A (ja) * | 1986-10-09 | 1988-04-25 | Toshiba Corp | 制御パルス信号発生回路 |
| JP2741022B2 (ja) * | 1987-04-01 | 1998-04-15 | 三菱電機株式会社 | パワーオンリセツトパルス発生回路 |
| FR2625633B1 (fr) * | 1987-12-30 | 1990-05-04 | Sgs Thomson Microelectronics | Circuit de remise sous tension pour circuit integre en technologie mos |
-
1989
- 1989-11-28 US US07/441,997 patent/US5039875A/en not_active Expired - Lifetime
-
1990
- 1990-07-25 EP EP90308179A patent/EP0430399B1/en not_active Expired - Lifetime
- 1990-07-25 DE DE69031940T patent/DE69031940T2/de not_active Expired - Lifetime
- 1990-11-23 KR KR1019900019036A patent/KR940009251B1/ko not_active IP Right Cessation
- 1990-11-26 JP JP2318151A patent/JP2580385B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03178215A (ja) | 1991-08-02 |
| KR940009251B1 (ko) | 1994-10-01 |
| EP0430399A3 (en) | 1992-01-15 |
| US5039875A (en) | 1991-08-13 |
| KR910010862A (ko) | 1991-06-29 |
| EP0430399A2 (en) | 1991-06-05 |
| DE69031940T2 (de) | 1998-04-23 |
| EP0430399B1 (en) | 1998-01-14 |
| DE69031940D1 (de) | 1998-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2580385B2 (ja) | リセットパルス回路 | |
| JP2541585B2 (ja) | リセット信号発生回路 | |
| US4716322A (en) | Power-up control circuit including a comparator, Schmitt trigger, and latch | |
| US6005423A (en) | Low current power-on reset circuit | |
| US5144159A (en) | Power-on-reset (POR) circuit having power supply rise time independence | |
| US7397227B2 (en) | Fast-disabled voltage regulator circuit with low-noise feedback loop and operating method thereof | |
| US4581552A (en) | Power-up clear circuitry having two thresholds | |
| US5109163A (en) | Integrated power-on reset circuit | |
| US5612641A (en) | Circuit for covering initial conditions when starting-up an integrated circuit device | |
| JPH08181591A (ja) | パワーオンリセット回路 | |
| US5883532A (en) | Power-on reset circuit based upon FET threshold level | |
| US6388479B1 (en) | Oscillator based power-on-reset circuit | |
| US7391239B2 (en) | Bus driver circuit | |
| KR19990030295A (ko) | 전력 오프의 매우 빠른 검출을 사용하는 전력 온 검출 및인에이블링 회로 | |
| US4367423A (en) | Reset signal generator | |
| US5555166A (en) | Self-timing power-up circuit | |
| JP4476501B2 (ja) | パワーオンリセット回路 | |
| TWI342959B (en) | Pulsed current generator circuit with charge booster | |
| CN115102384B (zh) | 软启动控制电路及其控制方法和供电电路 | |
| US5747890A (en) | Power supply switch reference circuitry | |
| US5463336A (en) | Supply sensing power-on reset circuit | |
| US5250853A (en) | Circuit configuration for generating a rest signal | |
| CN111509694B (zh) | 芯片、欠压锁存电路及其工作方法 | |
| CN116436132B (zh) | 充电电路和充电方法 | |
| US5034705A (en) | Power up and oscillator circuit using a single capacitor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071121 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081121 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091121 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101121 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111121 Year of fee payment: 15 |