JPH03178215A

JPH03178215A - リセットパルス回路

Info

Publication number: JPH03178215A
Application number: JP2318151A
Authority: JP
Inventors: Shuen-Chin Chang; シェンーチン　チャン
Original assignee: Samsung Semiconductor Inc
Current assignee: Samsung Semiconductor Inc
Priority date: 1989-11-28
Filing date: 1990-11-26
Publication date: 1991-08-02
Anticipated expiration: 2012-02-12
Also published as: DE69031940T2; US5039875A; EP0430399A2; KR940009251B1; EP0430399B1; EP0430399A3; JP2580385B2; DE69031940D1; KR910010862A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】技術分野本発明は、リセットパルス回路に関するものである。

従来技術複雑な電気回路構成においては、パワーアップ、即ち始
動時において、ある回路ノード又は回路要素を既知の状
態ヘセットすることが必要となることがある。例えば、
ＯＮスイッチがコンピュータ回路においてイネーブルさ
れる場合、コンピュータはクロック動作し、且つその他
のカウンタは初期化され、スタート又はリセットされる
ことが必要である。ダイナミックランダムアクセスメモ
リ（ＤＲＡＭ）　動作のために、パワーオンリセット回
路がしばしば必要とされる。リセット機能は、パワーが
ターンオンされた直後に実行する自動パルスによって容
易に達成される。この自動１，１セ、・ト回路は、パワ
ーアップ、即ち始動時の直後にδいてのみ作動すべきで
あり、偶発的に発生すると、不必要に回路の使用を中断
することとなる。実効的なリセット回路は、不本意に動
作を行なうものであってはならない。

従来のプリセット回路は、電子的に厄介なものである。

なぜならば、該回路は、これらの特性を達成するために
ディスクリート、即ち個別的な構成要素を使用するから
である。本発明は、電気回路において必要とされる自動
り寸ット機能を実行する装置であって、それは、大きな
装置効率で実行する。それは、チップ外部の個別的な抵
抗及びコンデンサなどのディスクリートな構成要素に依
存するものではない。本発明は、外部的なパワーオン回
路を除去し、偶発的なリセット動作を防止し、且つ従来
のものよりも構成が簡単である。

典型的に、適切な動作を保障するために、パワーオン期
間中に、臨界的な回路構成要素を既知の状態ヘセットす
るために、単一パルス型のパワーオンリセット信号が必
要とされる。

目　　的本発明は、以上の点に鑑みなされたものであって、上述
した如き従来技術の欠点を解消し、自動リセット機能を
実行することの可能な回路を提供することを目的とする
。本発明の別の目的とするところは、電源の過渡的減少
及びグリッチから自己保護する自動リセット信号回路を
提供することである。本発明の更に別の目的とするとこ
ろは、個別的な電気的構成部品を使用することなしに、
集積回路の形態で構成された自動パワーアップリセット
信号回路を提供することである。

構成本発明は、パワーオン期間中に、臨界的な、即ち重要な
回路を既知の状態ヘセットするための単一パルスリセッ
ト回路を提供している。これは、適切な回路動作を行な
うことを可能とする。供給電圧Ｖ　ｃ　ｃが本リセット
回路へ供給される。供給電圧Ｖ。、は「瞬間的にオン」
信号ではなく、完全な振幅へランプアップ、即ち徐々に
上昇する上昇エツジを有している。リセット回路は、供
給電圧ｙ　ｃｃを受付け、且つｙ　ｃｅの上昇エツジに
おいて、単一パルス出力ｒＰＯＮＲ８ＴＪを供給する。

本発明のリセット回路は、ディスクリート、即ち個別的
なデバイスを必要とすることなしに、集積化した形態で
実現されている。本発明のリセット回路は、電源の過渡
的減少又はその他の干渉などに起因して、不本意の動作
を行なうことはない。

本リセット回路は、多数のサブシステムから構成されて
いる。中間レベル基準発生器は、供給電圧波形とＯＶと
の間のほぼ中間のレベルである電圧信号を出力する。こ
の中間レベル基準電圧は、爾後の回路ブロックにおいて
可変抵抗として機能するトランジスタを制御するために
使用される。

この可変抵抗により、内部ＲＣフィルタは、可変の時定
数を有している。該抵抗と共に、この時定数は、無限で
スタートし、且つ本回路の動作期間中に測定可能な値へ
減少する。このＲＣフィルタの出力は、「長形状」の波
形であり、それは次の回路ブロックである波形整形器へ
供給される。この波形整形器は、ＲＣフィルタからの長
形状電圧出力を、短期間の間供給電圧の波形を反映する
信号へ変換する。この波形整形器は、バッファされ、従
ってそれはパワーオンリセットパルスが必要とされるそ
の他の回路へ接続させることが可能である。このパワー
オンリセットパルスは、フィードバックライン及びイネ
ーブル及びラッチブロックを介してフィードバックされ
、中間レベル基準発生器をイネーブルさせ、且っＲＣフ
ィルタをディスエーブルさせる。

実施例以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

本発明の一実施例を、ＣＭＯＳパワーオンリセット回路
の場合について説明する。以下の説明においては、例え
ば、電圧極性、半導体の型などのような多数の特定の詳
細なパラメータが、本発明の理解を助けるために記載さ
れている。しかしながら、本発明は、これらの特定のパ
ラメータにのみ限定されるべきものではなく、本発明の
技術的範囲を逸脱することなしに種々の変形が可能であ
ることは勿論である。

本発明は、パワーアップ、始動時の直後に自動リセット
パルスを供給する回路を提供している。

本回路への唯一の入力は、電源電圧ｖｃｃである。

本回路の出力は、ＰＯＮＲ３Ｔと呼ばれる信号である。

本リセット回路は、ダイナミックな時定数を具備するＲ
Ｃフィルタと、波形整形器と、イネーブル及びラッチブ
ロックと、中間レベル基準発生器とを有している。これ
らの回路ブロックは、シーケンシャル、即ち逐次的に動
作して、スタートアップ、即ち始動時において単一のリ
セットパルスを供給する。

スタートアップは、Ｏｖからランプ形状の波形でフル即
ち最大レベルｙ　ｅｅへ上昇する供給電圧Ｖ　ｃ　ｅに
よって特性付けられる。本発明は、信号Ｐ０ＮＲ３Ｔを
供給し、それは、ランプ段階にある間、ｙ　ｃｅ倍信号
密接に追従し、且つそれがフル、即ち最大電圧に到達し
た後の短期間の間、ｙ　ｅｅの追従を継続する。この期
間の後、信号ＰＯＮＲ３ＴはＯＶへ降下し、再度動作さ
れることはない。

第２図は、本発明の一実施例を示したブロック図である
。Ｖｅ。は、四つの全ての機能ブロックへ入力される。

ＲＣフィルタ９０が、入力端１０においてＶｅ。を受取
り、入力端１４においてＶＡを受取り、入力端１５にお
いてＶＢを受取る。ＲＣフィルタ９０は、その出力端１
つにおいて信号ＶＣを出力する。波形整形器９１は、入
力端１１において入力ｙ　ｃｃを受取り、且つ入力端１
６において信号ＶＣを受取る。波形整形器９１は、その
出力端２０において信号ＶＤを出力する。ＶＤは、イン
バータ１１及びＩ２を介して供給され、信号ＰＯＮＲ３
Ｔを発生する。インバータ■１及びＩ２の効果は、本発
明回路と、それに取付けられている回路との間の信号パ
ワーレベルをバッファすることである。ＶＤは、入力端
１７において、イネーブル及びラッチブロック９２へ供
給される。

イネーブル及びラッチブロック９２も、入力端１２にお
いて、ｙ　ｅｃを受取る。イネーブル及びラッチブロッ
ク９２は、出力端２１上で信号Ｖ８を出力する。中間レ
ベル基準発生器９３は、入力端１３においてＶ　ｃ　ｃ
を受取り、且つ入力端１８においてＶＢを受取る。中間
レベル基準発生器９３は、その唯一の出力端２２上で出
力信号■４を発生する。

ＲＣフィルタ９０は、トランジスタ及びコンデンサから
構成されている。これらのトランジスタは、スイッチ又
は可変抵抗として動作する。ＲＣフィルタ９０は、入力
ｙ　ｃ、、　ｙＡ及びＶＢを受取る。ＲＣフィルタ９０
は、信号Ｖ。を出力する。

機能レベルＶＣにおいて、ＲＣフィルタ９０の出力は、
入力Ｖｅｅ、ＶＡ及びｖ［＋に依存する。パワーアップ
、即ち始動時において、ｖｃは、ｖｅ。の波形に密接し
て追従する。爾後において、ｖＡ又はＶＢがある電圧（
ＲＣフィルタ９０内部トランジスタのターンオン電圧Ｖ
Ｔ）に到達すると、ＶｏはＯｖへ降下を開始する。上昇
する場合、ＶＣはランプ関数である。なぜならば、ＶＣ
が追従する入力信号Ｖ　ｅ　ｅがランプ関数だからであ
る。

又、ＶＡ又はＶＢが高状態へ移行すると、ＲＣフィルタ
９０の出力であるＶ。がランプダウンする。

パワーアップ、即ち始動時において、ＲＣフィルタ９０
の出力ＶＣは、Ｖ　ｅ　６入力に密接して追従する。信
号ｖｃのＶｅｃの近似精度は、ＲＣフィルタ９０の内部
のコンデンサに依存する。この内部コンデンサは、可変
抵抗として作用する内部トランジスタと共に、可変時定
数を具備するＲＣフィルタ９０を提供している。初期的
なパワーオン期間中、この時定数は、はとんど無限大で
ある。なぜならば、内部トランジスタが無限抵抗にセッ
トされるからである。本回路の動作期間中、この抵抗、
従ってそれと関連する時定数は、無限大から測定可能な
値へ向かって降下する。これが発生すると、この時定数
も降下する。

波形整形器９１は、ＲＣフィルタ９０からの信号、即ち
信号ｖｃによってその機能を実行する。

前述した如く、Ｖｏは、Ｖ　ｅ　ｅ出力にある値に達す
るまで追従する。ｖｃを入力として受取る波形整形器９
１は、ｖｃがあるレベル（即ち、波形整形器９１の内部
のトランジスタのターンオン電圧Ｖ工）に到達すると、
その出力ＶＤをターンオンさせる。このターンオン効果
が発生すると、ＶＤは、ｖｃよりも、より密接してＶ　
ｅ　ｅに追従する。

実際に、ターンオンされた後に、ＶＤは、Ｖｃｏと正確
に同一の値及び形状である。波形整形器９１の出力ＶＤ
は、入力ＶＣの値に依存する。ＶＣがある電圧を超えて
上昇すると、ＶＤは、波形整形器９１への他の入力Ｖ、
。に密接して追従する。逆に、ＶＤがそのある値を超え
て降下すると、波形整形器９１の出力である信号Ｖ。が
ＯＶヘセットされる。

波形整形器９１の出力ＶＤは、イネーブル及びラッチブ
ロック９２への入力である。イネーブル及びラッチブロ
ック９２は、基本的に、インバータ及びクランプである
。この機能ブロックへの入力ＶＤが高状態であると、出
力ＶＢは低状態となリ、低状態に保持される。ブロック
９２への入力Ｖ、が低状態となると、ＶＢが高状態とな
る。イネーブル及びラッチブロック９２の出力ＶＢは、
中間レベル基準発生器９３及びＲＣフィルタ９０へ結合
される。

中間レベル基準発生器（ＩＬＲＧ）９３は、入力として
ｙ　ｅｅ及びＶＩ］を受取り、且つ一つの出力ＶＡを有
しており、該出力は、前述したＲＣフィルタ９０への入
力の一つである。ＩＬＲＧ９３は、その入力ＶＢに依存
してその出力■６をセットする。入力ＶＢがＯＶヘクラ
ンプされると、ＶＢは電圧のランプアップを開始する。

ＶＡのランプの勾配は、他のランプ関数であるＶ。＋　
　ｖ、　＋　　Ｖａｔの勾配よりも小さい。ＩＬＲＧ９
３への入力Ｖ８がある電圧（この回路ブロック内のトラ
ンジスタのターンオン電圧ＶＴ）に到達すると、出力Ｖ
Ａは非常に迅速にＯｖへ降下する。ＶＡは、電圧がラン
プアップし次いでランプダウンする信号ｖｃとは異なっ
ている。ＶＡは、ランプアップするが、急激にＯＶへ降
下する。

本リセット回路の種々の信号の動作態様を第３図及び第
４図に図示しである。第３図は、電圧対時間のタイミン
グ線図である。第４図は、本リセット回路の動作の初期
の段階における回路信号に対する電圧対時間のタイミン
グ線図である。

最初に、第４図を参照すると、時間Ｔ。において、ｙ　
ｃｃがターンオンされ、且つフル、即ち最大電圧へ向か
ってランプアップを開始する。ＶＣは、時間Ｔ。におい
て、非常に密接し且つ瞬間的にＶＣ８に追従する。ＶＡ
及びＶＢの各々は、低状態に止どまり、コンデンサＱ３
及びＱｌ７のそれぞれを充電する。ＶＤも、Ｖｏｃがタ
ーンオンされた直後において、低状態である。

時間Ｔ１において、Ｖｏは、トランジスタＱ７をターン
オンさせるのに十分な電圧に到達し、ＶＤをほぼｙ　ｃ
ｃのレベルとさせる。この時点において、ＶＤがＱｌ５
をターンオンさせ、ＶＢを０にクランプする。ＶＢが０
にクランプされると、ｖＡが電圧のランプアップを開始
し、■−がＩＶＴＰ　（Ｑｌ）ｌ＋１ＶＴＰ　（Ｑ２）
ｌよりも太きい場合には、コンデンサＱ３を充電する。

次に、第３図を参照すると、時間Ｔ２に到達するまで、
信号ｖＡ、ｖｏ、ｖＤ、ｖｅｃの全ては上方向へのラン
プアップを継続する。時間Ｔ２において、ｙ　ｅｅ及び
ＶＤはそれらのピーク値に到達し且つレベルオフ、即ち
一様状態となる。時間Ｔ３において、電圧ｖＡはトラン
ジスタＱ５のスレッシュホールド電圧に到達する。この
ことは、Ｖ。

をして、ゆっくりとトランジスタＱ５を介して放電させ
ることを開始する。ＶＡは、時間Ｔ４に到達するまて継
続して上昇し、時間Ｔ４において、ＶＡはピーク値、即
ち約ｙ　ｅｅの半分の値に到達する。

時間Ｔ５において、ＶｏはトランジスタＱ７のスレッシ
ュホールド電圧より下側に降下する。このことは、ＶＤ
を放電させる。従って、ＰＯＮＲ３Ｔも降下する。時間
Ｔ６において、ＶＤはトランジスタＱ１４のスレッシュ
ホールド電圧以下に降下し、ＶＢが時間Ｔ６において再
度上昇することを開始することを可能とする。時間Ｔ７
において、電圧ｖ！ｌは、トランジスタＱ１９及びＱｌ
６を介して、ｖＡ及びＶＣをそれぞれＯＶヘラッチさせ
るのに十分に高いレベルに到達する。この時刻において
、トランジスタＱ１６はトライオード領域にある。時間
Ｔ８において、ＶＤはＯＶに到達する。時間Ｔ９におい
て、ＶＡはその低電圧点に到達する。時間Ｔ、。におい
て、ｖｒ３は約Ｖ−へ上昇する。その結果、初期的なリ
セットパルスの後Ｖ。を高状態又は低状態へ結合させる
場合のある電源サージに拘らず、ノードＣはトランジス
タＱ１６を介してＯｖにクランプされる。Ｖ［ｌが高状
態であると、中間レベル基準発生器がディスエーブルさ
れ、リセット機能が経過した後にスタンバイ電流が発生
されることはない。

第３図を参照すると、■［、がパワーアップ、即ち始動
時において単一のリセットパルスを供給することが理解
される。このリセットパルスは、Ｖｏ。に密接に追従し
、且つその初期的動作の後非常に安定している。この様
な安定性は非常に重要である。なぜならば、爾後の不本
意のリセット動作は、マイクロプロセサ及びマイクロプ
ロセサに依存する装置にとって非常に破壊的なものであ
るからである。

第５図は、本発明の動作のフローチャートを示している
。種々の内部ターンオン電圧は、論理的な機能を実行す
ることが可能であり、且つ本回路が、何時機能を実行す
るか又はその機能をバイパスするかを決定することを可
能とする。

第５図において、開始ブロック１はＴ−０に対応してい
る。実行ブロック２において、パワースイッチかターン
オンされ、且つｙ　ｃｃがそのランプ関数をフル即ち最
大電圧へ向けてランプアップを開始する。決定ブロック
３において、ＶＡがトランジスタＱ５のターンオン電圧
よりも大きいか否かを判別する。本回路の初期段階にお
いては、Ｖ　ｅ　ｅがちょうどターンオンされたばかり
である場合、ＶＡにおいては認識可能な電圧は存在せず
、且つ本回路の機能は決定ブロック４内へ流れる。

同様に、決定ブロック４は、ＶＢをトランジスタＱ１６
のターンオン電圧と比較することにより、電圧レベルチ
エツクを行なう。電圧が不十分であるので、この決定は
負であり、即ちＶＢはトランジスタＱ１６のターンオン
電圧よりも低い。次いで、実行ブロック５が、ＶＣのラ
ンプ機能をターンオンさせる。次いで決定ノード６に入
り、そこで、■、があるレベル、即ちトランジスタＱ７
のターンオン電圧を超えて上昇したか否かを判別する。

判別の結果が否定である場合には、この論理サイクルは
実行ブロック５へ帰還し、そこでＶＣがランプ動作を継
続する。決定ブロック６における判別結果が肯定となる
まで実行ブロック５と決定ブロック６との間で動作が繰
返し行なわれ、決定ブロックにおける判別結果が肯定と
なると、実行ブロック７へ移行する。その時点において
、ＶＤはＶ　ｅｃレベルへジャンプアップする。実行ブ
ロック７に続いて、決定ブロック８は、ノードＶＤ電圧
がトランジスタＱ１５のターンオン電圧よりも大きいか
否かを判別する。大きくない場合には、実行ブロック７
へ帰還し、そこでＶＤは再度Ｖ　ｃ　ｅへ向かって変化
する。最後に、決定ブロック８の判別結果が満足される
と、本回路は実行ブロック９へ移行する。ノードｖＢに
おける電圧はＯＶへ向けて駆動される。決定ブロック１
０において、ｙ　ｅｅがトランジスタＱ１及びＱ２のタ
ーンオン電圧よりも大きくない場合には、本回路は、実
行ブロック９へ帰還し、ｙ　ｃｃはその最終値へ向けて
ランプアップ動作を継続する。決定ノード１０における
判別結果が満足されると、本回路は実行ブロック１１へ
移行し、且つＶＡはランプ機能を開始する。Ｖ　ｅ　ｅ
がＩＶＴＰ　（Ｑ］）ｌ＋ＩＶＴＰ　（Ｑ２）ｌよりも
大きな電圧レベルに到達するや否や、Ｉ　ＬＲＧは、Ｖ
ＢがＶｃｃ−Ｉ　ＶＴＰ　（Ｑ１８）Ｉよりも低い場合
に、活性化される。

実行ブロック１１から、本回路は、合流ノード２１を介
して通過し決定ブロック３へ帰還する。

ＶＡがいまだにトランジスタＱ５のターンオン電圧より
も低い場合（決定ブロック３の条件）、本回路は、再度
、決定ブロック４を介して進行する。

ＶＢは、既に、ＯＶとされており、従ってブロック４に
おける判別結果は負即ち否定である。実行ブロック５に
おいて、ｖｃはランプ動作を継続する。ノード６におい
て、何ら変化が発生せず、従って決定ブロック６におけ
る条件はいまたに満足され、即ちＶ。はトランジスタＱ
７のターンオンよりも高い。実行ブロック７において、
ＶＤはＶ　ｃ　ｅであり、従って本回路は、停止するこ
となしに、実行ブロック７及び決定ブロック８を介して
流れる。ブロック９の実行及びブロック１０の決定は、
既に達成されており、従って本回路は、躊躇することな
しに、これらのブロックによって表わされる状態を介し
て流れる。実行ブロック１１において、ｖＡはランプ動
作を継続し、且つ本回路は決定ブロック３へ復帰する。

次に、ＶＡがトランジスタＱ５のターンオン電圧よりも
高い場合には、本回路は、実行ブロック１４へ進行する
。ＶＣがランプダウンを開始する。

決定ブロック１５において、ノードＶｃがトランジスタ
Ｑ７のターンオン電圧よりも大きいと、本回路は、実行
ブロック１４へ帰還し且っＶ。はランプダウン動作を継
続する。決定ブロック１５における条件、即ち判別結果
が満足されると、本回路は実行ブロック１６へ進行する
。そのブロックにおいて、ＶＤはＯＶとされる。決定ブ
ロック１７において、ＶＤ−ＶｅｃがトランジスタＱ１
４のターンオン電圧よりも小さくない場合には、本回路
が実行ブロック１６へ帰還し且つＶ［ｌｌが再度ＯＶと
されるという条件か存在している。決定ブロック１７の
条件が満足されると、本回路は実行ブロック１８を継続
する。実行ブロック１８において、ＶＢはｙ　ｅｃとさ
れる。決定ブロック１９において、■８がトランジスタ
Ｑ１９のターンオン電圧をいまだに通過していない場合
には、本回路は実行ブロック１８へ帰還する。決定ブロ
ック１つにおける条件が満足されると、本回路は実行ブ
ロック２０へ継続し且つＶＡはＯＶとされる。実行ブロ
ック２０から、本回路は、合流ノード２１を介して進行
し決定ブロック３へ帰還する。

たった今ＯＶとされたＶＡは、いまだに、決定ブロック
３の条件を満足している場合かある。従って、本回路は
、再度、実行ブロック１４へ移行し、且つｖｃはランプ
ダウン動作を継続する。回路機能は、決定ブロック１５
内へ流れ、該ブロックの条件は前のパスにおいて満足さ
れている。本回路は、既に実行された実行ブロック１６
へ前進し、且つその条件も既に満足されたノード１７へ
進行する。本回路は、既に実行されており、且つ決定ブ
ロック１つ内に収納されているその条件も満足されてい
る実行ブロック１８へ継続する。本回路は、再度、実行
ブロック２０へ継続し、且っＶＡはＯＶとされた状態を
継続する。本回路は、再度、合流ノード２１を介して進
行し決定ブロック３へ帰還する。

実行ブロック２０においてＯＶとされたＶＡがトランジ
スタＱ５のターンオン電圧よりも低いものと仮定すると
、本回路は、決定ブロック４へ下方向へ継続して進行す
る。この決定ブロックを介しての最初のバスとは異なり
、ＶＢは現在はｙ　ｅｅレベルにある（実行ブロック１
８ヘルツクバツク）。従って、本回路の状態は、実行ブ
ロック］２内へ進行し、且つＶ。はＯＶとされる。次い
で、本回路の状態は、決定ブロック１３へ進行し、且つ
Ｖ。がトランジスタＱ７のターンオン電圧よりも低くな
い場合には、ＶＣは再度Ｏｖとされる。

決定ブロック１３における条件が満足される場合、緋ち
Ｖ。がトランジスタＱ７のターンオン電圧より低い場合
、本回路は、実行ブロック１５へ帰還する。ＶＤは、再
度、Ｏｖヘクランプされる。実行ブロック１６の作用に
より、決定ブロック１７における条件が満足され、且つ
本回路は決定ブロック１８へ再度進行し、そこでＶＢは
Ｖ　ｅ　ｅレベルヘクランプされる。実行ブロック１８
の作用により、決定ブロック１６の条件が満足され、且
つ本回路は実行ブロック２０へ進行する。実行ブロック
２０において、■＾は、再度、Ｏｖヘクランプされる。

本回路の最終的な状態は、本回路がその最終的状態にお
いてサイクル動作する論理流れ線図の経路を介してトレ
ースすることが可能である。本回路は、決定ノード３に
おいて開始する。なぜならば、■６は現在のところＯＶ
にクランプされているからである。本回路は、決定ノー
ド４へ進行する。ＶＢが現在のところＶ　ｅ　ｅレベル
にあるので、本回路は、実行ブロック１２及び決定ブロ
ック１３を介して進行する。■ｏはＯＶにクランプされ
ているので、本回路は、躊躇することなしに、これらの
ブロックを介して進行する。１司様に、Ｖつは既にＯＶ
であるので、本回路は、停止することなしに、実行ブロ
ック１６及び決定ブロック１７を介して進行する。ｖ８
は既にＶ　ｅｃレベルにある。

従って、実行ブロック１８及び決定ブロック１つは迅速
に通過される。最後に、ｖＡはＯＶにあるので、実行ブ
ロック２０の機能を実行する必要はない。本回路は、こ
れらのブロックを介して断続的にサイクル動作を行なう
ことにより、即ちブロック３，４，１２，１３，１６，
１７，１８，１９．２０及び２１を介してサイクル動作
を行ない、次いでブロック３へ帰還することにより、そ
の最終的な状態を見出だす。これは安定な状態である。

なぜならば、何れの実行ブロックも決定ブロックも何ら
の動作における変化・を発生しないからである。

第１図は、本発明の一実施例の電気回路を示している。

それは、Ｎチャンネル及びＰチャンネル電界効果トラン
ジスタと、集積回路コンデンサ、抵抗及びインバータを
示している。第１図は、本回路をｔＲ成要素の副回路へ
分割している。

ＲＣフィルタ９０は、ＰチャンネルコンデンサＱ４と、
ＮチャンネルコンデンサＱ３と、Ｎチャンネルトランジ
スタＱ５及びＱ１６とを有している。コンデンサＱ４は
、ｙ　ｅｃ入力端１０と、ＲＣフィルタ９０の出力ノー
ド１９との間に接続されている。コンデンサＱ３は、Ｒ
Ｃフィルタ９０の入力ノード１４と接地との間に接続さ
れている。

トランジスタＱ５及びＱ１６は、ＲＣフィルタ９０の出
力ノード１つと接地との間において、ドレインとドレイ
ン及びソースとソースとが並列接続されている。トラン
ジスタＱ５のドレイン５０は、トランジスタＱ１６のド
レイン５１へ接続されており、ドレイン５１は出力ノー
ド１９へ接続されている。トランジスタＱ５のゲート５
２は入力ノード１４へ接続されている。トランジスタＱ
１６のゲート５３は、ＲＣフィルタ９０への入力端１５
として機能する。トランジスタＱ５のソース５４及びト
ランジスタＱ１６のソース５５は、接地へ共通接続され
ている。出力ノード１９は、相互接続ライン４０へ接続
されており、相互接続ライン４０は、ＲＣフィルタ９０
の出力信号を波形整形器９１へ送信する。入力ノード１
４はライン４４へ接続されており、そこからそれはＲＣ
フィルタ９０への入力信号ＶＡを受取る。ＲＣフィルタ
９０に対する入力端１５として機能するトランジスタＱ
１６のゲート５３はライン４２へ接続されており、ライ
ン４２上において、それは、イネーブル及びラッチブロ
ック９２からの入力信号Ｖ［］を受取る。

ＶＣを担持するライン４０は、ＲＣフィルタ９０の出力
端１９を波形整形器９１の入力端１６と接続している。

波形整形器９１は、相補的トランジスタ対Ｑ６−Ｑ７．
Ｑ８−Ｑ９．ＱＩＯ−Ｑｌｌ、Ｑ１２−ＱｌＢを有して
いる。Ｑ６．Ｑ８゜ＱＩＯ，Ｑ１２はＰチ、ヤンネルト
ランジスタであり、且つＱ７．Ｑ９．Ｑｌｌ、Ｑ１３は
Ｎチャンネルトランジスタである。これらの相補的対は
、特定の幅対長さ（Ｗ／　Ｌ　）比を有している。

これらのトランジスタのＷ／Ｌ比は以下の如くである。

Ｑ６／Ｑ７は約１：５Ｑ８／Ｑ９は約１５：ＩＱＩＯ／Ｑｌｌは約１：５Ｑ　１２１０１　Ｂは約２．５：１トランジスタＱ７．Ｑ９．Ｑｌｌ、ＱｌＢのそれぞれの
ソース６１，６７．７３．７９は、接地へ共通接続され
ている。トランジスタＱ６及びＱ８のそれぞれのソース
５６及び６２及び抵抗Ｒ１の端子は、Ｖ　ｅ　ｅの波形
を受取る波形整形器９１の入力端１１として機能する。

抵抗Ｒ１の他端は、トランジスタＱ１０及びＱ１２のそ
れぞれのソース６８及び７４へ接続されている。ライン
４０上で信号ｖｃを受取る波形整形器９１の入力ノード
１６は、トランジスタＱ６及びＱ７のそれぞれのゲート
５７及び６０へ接続されている。トランジスタＱ６及び
Ｑ７のドレイン５８及び５つは、ライン８０を介して、
トランジスタＱ８及びＱ９のそれぞれのゲート６３及び
６６へ接続されている。

トランジスタＱ８及びＱ９のそれぞれのドレイン６４及
び６５は、ライン８１を介して、トランジスタＱ１０及
びＱｌｌのそれぞれのゲート６つ及び７２へ接続されて
いる。トランジスタＱ１０及びＱｌｌのそれぞれのドレ
イン７０及び７１は、ライン８２を介して、トランジス
タＱ１２及びＱ１３のそれぞれのゲート７５及び７８へ
接続されている。トランジスタＱ１２及び０１３のそれ
ぞれのドレイン７６及び７７は、ライン８３を介して、
出力ノード２０へ接続されている。出力ライン８３及び
出力ノード２０上の信号■。は、直列に接続されている
インバータ■１及び■２内へ供給される。出力ライン８
４は、パワーオンリセット信号ＰＯＮＲ３Ｔを送信する
。出力ノード２０は、信号Ｖｏをイネーブル及びラッチ
ブロック９２の入力端１７へ担持するライン４１へ接続
されている。

イネーブル及びラッチブロック９２は、Ｐチャンネルト
ランジスタＱ１４、ＮチャンネルトランジスタＱ１５、
ＮチャンネルコンデンサＱ１７を有している。トランジ
スタＱ１４及びＱｌ５は、相補的対を形成しており、そ
の場合、トランジスタＱ１４のＷ／Ｌは、トランジスタ
Ｑ１４のＷ／Ｌと比較して非常に小さい。入力ライン４
１は、イネーブル及びラッチブロック９２の入力端１７
において受取られる。入力ノード１７は、トランジスタ
Ｑ１４及びＱｌ５のそれぞれのゲート８５及び８８へ接
続されている。トランジスタＱ１４のソース９９は、イ
ネーブル及びラッチブロック９２の人ノＪ端１２へ接続
されており、そこでｙ　ｅｃの波形を受取る。トランジ
スタＱ１５のソース８つは接地へ接続されている。トラ
ンジスタＱ１４及びＱｌ５のそれぞれのドレイン８６及
び８７は共通接続されている。それらは、又、ライン４
３を介して、イネーブル及びラッチブロック９２の出力
端２１へ接続されている。コンデンサＱ１７はライン４
３を接地ヘシャントしている。出力ノード２１は、コン
デンサＱ１７を介して接地接続されている。出力端２１
上の信号■８は、ライン４２を介して、入力端１５にお
いてＲＣフィルタ９０へ供給される。ＶＢも、ライン４
３を介して、中間レベル基準発生器９３の入力端１８へ
供給される。

中間レベル基準発生器（ＩＬＲＧ）９３は、その入力端
１８において、イネーブル及びラッチブロック９２から
ライン４３上の信号を受取る。■ＬＲＧ９３は、又、入
力端１３上でＶｃ。波形を受取る。ＩＬＲ０９３は、３
個のＰチャンネルトランジスタＱ１８．Ｑｌ、Ｑ２と単
一のＮチャンネルトランジスタＱ１９から構成されてい
る。入力端１８は、トランジスタＱ１９のゲート１１０
へ接続されると共にトランジスタＱ１８のゲート１０１
へ接続されている。トランジスタＱ１８のソース１００
は、入力端１３へ接続されている。トランジスタＱ１８
のドレイン１０２は、トランジスタＱ１のソース１０３
へ接続されている。トランジスタＱ１のゲート１０４は
ノード１１２へ接続されている。トランジスタＱ１のド
レイン１０５は、又、ノード１１２へ接続されている。

トランジスタＱ２のソース１０６は、ノード１１２へ接
続されている。ノード１１２は、ライン４４を介して、
出力端２２へ接続されている。トランジスタＱ２のＮウ
ェルはノード１１２へ接続されている。トランジスタＱ
２のゲート１０７は接地接続されている。トランジスタ
Ｑ２のドレイン１０８は、接地接続されている。トラン
ジスタＱ１９のドレイン１０９は出力端２２へ接続され
ている。

トランジスタＱ１９のゲート１１０は入力端１８へ接続
されている。トランジスタＱ１９のソース１１１は接地
接続されている。出力信号ＶＡは、出力端２２において
表われ、ライン４４を介してＲＣフィルタ９０へ送信さ
れる。

パワーオン、即ち始動時において、コンデンサＱ４及び
トランジスタＱ５はフィルタ（即ち、ＲＣフィルタ９０
）として機能する。その時定数は、パワーアップ時にお
いてはほとんど無限大である。

なぜならば、ノード１４、即ちトランジスタＱ５のゲー
トにおいて、はとんど電圧が存在せず、従ってＱ５はほ
とんど無限大の抵抗だからである。

このために、ライン４０上のＶＣは、コンデンサＱ４を
介して、Ｖ　ｅ　ｅの波形に密接して追従する。

波形整形器９１は、トランジスタＱ６−Ｑ１３と、抵抗
Ｒ１と、インバータ１１及び■２とがら構成されている
。インバータ１１及び■２は、リセットされるべき本回
路に対するバッファである。

波形整形器９１　（Ｑ６−Ｑｌ３）及びイネーブル及び
ラッチブロック９２　（Ｑｌ４−Ｑｌ７）のＰチャンネ
ル及びＮチャンネル比は、ＶＣがトランジスタＱ７のＶ
７に到達する場合（Ｖ　ｃはＶ　ｃ　ｃのランプ関数に
密接に追従している）、ノード２゜及びライン４１にお
けるＶＤは迅速にジャンプアップしｙ　ｅｃに追従する
ように構成されている。このことは、ノード２１及びラ
イン４２及び４３におけるＶＢをＯＶヘセットし、且っ
Ｑ　］、　６及びＱｌ９をディスエーブルさせる。ライ
ン４３上のＯＶはトランジスタ０１８をターンオンし、
パワーオンの開始時期間中に、中間レベル基準発生器９
１（Ｑｌ及びＱ２）をイネーブルさせる。Ｑ　１．８が
ターンオンされると、Ｑｌ及びＱ２は分圧器を形成し、
ライン４４上のＶＡをＶ　ｅ　ｅの約６０％にセットし
、高いＶＴ処理角部における低いＶ　ｃｅ機能性を保障
する。

Ｑ３はライン４４と接地との間のコンデンサであり、そ
れはＶＡのランプ率を制御する。Ｖ８がＯＶ（こセ・ソ
トされると、ＶＡは電圧（こおいてランプアップを開始
する。

ライン４４上のＶＡかＱ５の■工に到達するや否や、Ｖ
Ｃは、Ｑ５を介してゆっくりと放電を開始する。Ｑ４及
びＱ５から溝底されるＲＣフィルタ９０は、無限大から
減少する時定数を有している。Ｑ５がトライオードモー
ドとされ且つライン４０上のＶＣが実効的に接地ヘクラ
ンプされるまで（時定数−〇）、ライン４４上の■４は
継続的に電圧が上昇する。その最終的な結果は、パワー
オン期間中に、ライン４０上に「長形状」波形Ｖｏが形
成される。第１図における抵抗Ｒ１は、電流制限器とし
て作用し、パワーオン期間中にスイッチング電流を最小
とさせる。Ｑｌ７は、パワーオンの開始時においてＶＢ
をほぼＯｖに保持するために使用される。

■４がＱ５のＶ工に到達する前に、Ｖｏは、基本的に、
ｖｏｏに追従し、且つこの期間中におけるライン４０上
のＶＣの電圧レベルは、ＰチャンネルコンデンサＱ４の
結合効率によって決定される。

ＶＡがＱ５の■１に到達した後、ライン４０上の電圧Ｖ
Ｃはゆっくりと降下を開始する。ＶｏがＱ７のＶＴ以下
に降下するや否や、Ｖｏ及び出力信号ＰＯＮＲ３Ｔは低
状態へ変化し、Ｑｌ４を介してＶ８を高状態とさせる。

このことは、又、ＶＡ及びＶＣを、それぞれ、Ｑ　１．
９及びＱ　１．６を介して、０■にラッチする。この時
刻において、ライン４２上で■、へ接続されているＱｌ
６はトライオード領域にある。ライン４０上のＶ。を高
状態又は低状態へ結合させる場合のある電源サージに拘
らず、ＶＣは、Ｑｌ６を介して、ＯＶにクランプされる
。

又、ＶＢがｙ　ｅｃであると、中間レベル基準発生器９
３かディスエーブルされ、従ってリセット機能が経過し
た後においては、スタンバイ電流が引出されることはな
い。これは、本装置のパワーなし特性を実現したちので
ある。

要モフすると、ヌ形整形器５ニコ′、′、”、Ｃ長形状
波形を、パワーオン期間中にフル即ち最大のｙ　ｅｃ振
れを有する単一パルス信号ＰＯＮＲ３Ｔへ変換する。■
、３は、Ｑｌ６．Ｑｌ８．Ｑｌ９の適切な制御を介して
、イネーブル及びラッチ信号として作用し、パワーオン
リセット発生器をイネーブルさせ、且つパワーサージに
起因する偶発的なリセットを回避する。これらの全ての
動作は自己同期されている。何らの外部的なタイミング
制御を必要とするものではない。最小のリセットパルス
幅は、Ｑ５のターンオン抵抗を調節して、中間レベル基
準発生器９３を介してダイナミックなＲＣ時定数を得る
ことにより達成されている。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明は、これら具体例にのみ限定されるべきも
のではなく、本発明の技術的範囲を逸脱することなしに
種々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明Ｃ−実施例を示したも１略ズ、第２ｚ、
；第１４；’：示Ｌ　：　装Ｗ　：”ニブニックΣ、第
３＝は本発明の回路の種々のノードに対するタイミング
線図、第４図は第３図のタイミング線図のは略詳細図、
第５図は本発明の動作を示したフローチャート図、であ
る。（符号の説明）９０：ＲＣフィルタ９１：波形整形器９２：イネーブル及びラッチブロック９３：中間レベル基準発生器（ＩＬＲＧ）ＦＩＧＵＲＥ
３１

Claims

【特許請求の範囲】１、リセットパルスを供給する回路において、供給電圧
を受取り且つ第一出力を供給する受取り手段が設けられ
ており、前記供給電圧に結合してラッチング手段が設け
られており、前記ラッチング手段は第二出力を供給し、
前記第二出力は前記受取り手段へ結合され、前記第二出
力及び前記供給電圧へ結合してフィルタ手段が設けられ
ており、前記フィルタ手段は第三出力を供給し、前記供
給電圧及び前記第三出力に結合して波形整形手段が設け
られており、前記波形整形手段は前記リセットパルスを
供給し、前記リセットパルスは前記ラッチング手段へ結
合されることを特徴とする回路。２、特許請求の範囲第１項において、前記受取り手段が
中間レベル基準発生器を有することを特徴とする回路。３、特許請求の範囲第１項において、前記ラッチング手
段が、前記リセットパルスの不本意の発生を防止するた
めに使用されることを特徴とする回路。４、特許請求の範囲第２項において、前記中間レベル基
準発生器が、第一の型の３個の電界効果トランジスタ（
ＦＥＴ）と、第二の型の１個のＦＥＴとを有しており、
前記第一の型の３個のＦＥＴが直列接続されており、前
記第二の型のＦＥＴが前記３個の直列接続されているＦ
ＥＴの一つと並列接続されており、前記第一の型の前記
ＦＥＴの一つが、前記第二出力が第一電圧レベル以下に
降下した場合に、前記中間レベル基準発生器をイネーブ
ルさせ、前記第二出力が第二電圧レベルを超える場合に
、前記第二の型の前記ＦＥＴが前記中間レベル基準発生
器をディスエーブルさせることを特徴とする回路。５、特許請求の範囲第１項において、前記フィルタ手段
がＲＣフィルタを有しており、前記ＲＣフィルタは、前
記第二の型の２個のＦＥＴと、第一の型のコンデンサと
、第二の型のコンデンサとを有しており、前記ＦＥＴが
並列接続されており、前記第二の型の前記コンデンサが
前記第一出力と低電圧レベルとの間に並列接続されてお
り、前記第一の型の前記コンデンサが前記供給電圧と並
列接続されている前記ＦＥＴのドレインとの間において
直列接続されており、前記ＦＥＴの一つはゲートにおい
て前記第一出力を受取り、前記ＦＥＴの一つはゲートに
おいて前記第二出力を受取ることを特徴とする回路。６、特許請求の範囲第３項において、前記波形整形手段
が、前記第一の型の４個の相補的対のＦＥＴと、前記第
二の型の４個のＦＥＴとを有しており、前記ＦＥＴが相
補的な型の四つの直列対の形態で接続されており、前記
直列対が前記供給電圧と低電圧レベルとの間に並列接続
されており、前記第三出力フィルタが前記相補的対の最
初のもののゲートへ接続されており、前記最初の相補的
対が前記相補的対の２番目のもののゲートへ接続されて
おり、前記２番目の相補的対が前記相補的対の３番目の
もののゲートへ接続されており、前記３番目の相補的対
が前記相補的対の４番目のもののゲートへ接続されてお
り、前記４番目の相補的対が前記リセットパルスを供給
し、前記リセットパルスは、前記第三出力が第一電圧レ
ベル以下である場合に、前記低電圧レベルにセットされ
、前記リセットパルスは、前記第三出力が前記第一電圧
レベルよりも高い場合に、ほぼ前記供給電圧と等しいこ
とを特徴とする回路。７、特許請求の範囲第３項において、前記ラッチング手
段が、前記第一の型のＦＥＴと、前記第二の型のＦＥＴ
と、前記第二の型のコンデンサとを有しており、前記Ｆ
ＥＴが前記供給電圧と低電圧レベルとの間に直列接続さ
れており、前記コンデンサが前記ＦＥＴのドレインへ接
続されており、前記リセットパルスが前記ＦＥＴのゲー
トへ結合され、前記ＦＥＴのドレインが前記第二出力を
供給し、前記リセットパルスが第一電圧レベルよりも高
い場合に、前記第二出力が前記低電圧レベルにあり、前
記波形整形手段から受取った前記入力が前記第一電圧レ
ベルよりも低い場合に、前記イネーブル及びラッチブロ
ックの前記出力が前記第一出力とマッチすることを特徴
とする回路。８、特許請求の範囲第６項において、前記直列相補的対
の二つが、抵抗を介して前記供給電圧へ接続されている
ことを特徴とする回路。９、特許請求の範囲第６項において、前記リセットパル
スが第一及び第二インバータへ接続されていることを特
徴とする回路。