JP2947122B2 - バッファ回路 - Google Patents
バッファ回路Info
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- JP2947122B2 JP2947122B2 JP7134830A JP13483095A JP2947122B2 JP 2947122 B2 JP2947122 B2 JP 2947122B2 JP 7134830 A JP7134830 A JP 7134830A JP 13483095 A JP13483095 A JP 13483095A JP 2947122 B2 JP2947122 B2 JP 2947122B2
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Description
【０００１】
【産業上の利用分野】この発明は、大規模ＬＳＩに用い
られるクロックバッファとして有用なバッファ回路に関
する。
られるクロックバッファとして有用なバッファ回路に関
する。
【０００２】
【従来の技術】大規模ＬＳＩにおいて、外部クロックを
多数の負荷に分配する場合、インバータ・バッファをツ
リー型に配置して、外部クロック端子につながる負荷を
分散させることが行われている。しかし、ＬＳＩの大規
模化が更に進むにつれて、長いクロックラインがチップ
上に引き回されると、各部のクロックラインの負荷の違
い（インバータ数、配線容量、配線抵抗等）に起因する
クロック位相のズレ（クロックスキュー）が大きな問題
になる。
多数の負荷に分配する場合、インバータ・バッファをツ
リー型に配置して、外部クロック端子につながる負荷を
分散させることが行われている。しかし、ＬＳＩの大規
模化が更に進むにつれて、長いクロックラインがチップ
上に引き回されると、各部のクロックラインの負荷の違
い（インバータ数、配線容量、配線抵抗等）に起因する
クロック位相のズレ（クロックスキュー）が大きな問題
になる。
【０００３】この様なクロックスキュー対策に有用なバ
ッファとして、通常のＣＭＯＳインバータとは逆に、電
源側にＮＭＯＳトランジスタ、接地側にＰＭＯＳトラン
ジスタを配置したソースフォロアバッファが提案されて
いる（信学技報ED94-63,SDM94-100,VLD94-60(1994-09),
pp61-65参照）。このソースフォロアバッファでは、出
力端電位が入力端電位に追随するため、出力端につなが
るＭＯＳトランジスタのチャネル層の電位が入力端電位
とほぼ同一となる。従って、通常のＣＭＯＳインバータ
におけるミラー効果による実効入力容量の増大がなく、
等価的にゲート容量が見えなくなって、高速化が図られ
る。
ッファとして、通常のＣＭＯＳインバータとは逆に、電
源側にＮＭＯＳトランジスタ、接地側にＰＭＯＳトラン
ジスタを配置したソースフォロアバッファが提案されて
いる（信学技報ED94-63,SDM94-100,VLD94-60(1994-09),
pp61-65参照）。このソースフォロアバッファでは、出
力端電位が入力端電位に追随するため、出力端につなが
るＭＯＳトランジスタのチャネル層の電位が入力端電位
とほぼ同一となる。従って、通常のＣＭＯＳインバータ
におけるミラー効果による実効入力容量の増大がなく、
等価的にゲート容量が見えなくなって、高速化が図られ
る。
【０００４】
【発明が解決しようとする課題】上述のソースフォロア
バッファでは、出力の“Ｈ”レベルを電源電位まで出
し、“Ｌ”レベルを接地電位まで出すためには、用いる
ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタともに、
デプレション（Ｄ）型とすることが必要である。しか
し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
Ｄ型とするには、それぞれ別々のイオン注入工程を必要
とするから、ＬＳＩの工程数の増大とチップコストの増
大をもたらす。ソースフォロアのＰＭＯＳトランジス
タ，ＮＭＯＳトランジスタともに、エンハンスメント
（Ｅ）型とすると、それらのしきい値により制限されて
十分な“Ｈ”レベル，“Ｌ”レベルが出ないため、次段
にＣＭＯＳ回路がつながる場合にはそのＣＭＯＳ回路で
大きな貫通電流が流れるといった不都合が生じる。
バッファでは、出力の“Ｈ”レベルを電源電位まで出
し、“Ｌ”レベルを接地電位まで出すためには、用いる
ＰＭＯＳトランジスタ，ＮＭＯＳトランジスタともに、
デプレション（Ｄ）型とすることが必要である。しか
し、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
Ｄ型とするには、それぞれ別々のイオン注入工程を必要
とするから、ＬＳＩの工程数の増大とチップコストの増
大をもたらす。ソースフォロアのＰＭＯＳトランジス
タ，ＮＭＯＳトランジスタともに、エンハンスメント
（Ｅ）型とすると、それらのしきい値により制限されて
十分な“Ｈ”レベル，“Ｌ”レベルが出ないため、次段
にＣＭＯＳ回路がつながる場合にはそのＣＭＯＳ回路で
大きな貫通電流が流れるといった不都合が生じる。
【０００５】この発明は上記した問題を解決して、工程
数の増大をもたらすことなく、また貫通電流を極力抑え
て高速動作を可能としたバッファ回路を提供することを
目的としている。
数の増大をもたらすことなく、また貫通電流を極力抑え
て高速動作を可能としたバッファ回路を提供することを
目的としている。
【０００６】
【課題を解決するための手段】この発明に係るバッファ
回路は、ドレインが電源に接続されたＥ型の第１のＮＭ
ＯＳトランジスタ及びドレインが接地されたＥ型の第１
のＰＭＯＳトランジスタにより構成され、これら第１の
ＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタの
ゲートが共通に信号入力端に、ソースが共通に出力ノー
ドに接続されたソースフォロアと、ソースが電源に接続
されたＥ型の第２のＰＭＯＳトランジスタ及びソースが
接地されたＥ型の第２のＮＭＯＳトランジスタにより構
成され、これら第２のＰＭＯＳトランジスタと第２のＮ
ＭＯＳトランジスタのゲートが共通に前記ソースフォロ
アの出力ノードに接続され、ドレインが共通に信号出力
端に接続されたインバータと、前記ソースフォロアの出
力ノードと電源との間に介挿されて前記インバータの出
力によりゲートが制御されるＥ型の第３のＰＭＯＳトラ
ンジスタと、前記ソースフォロアの出力ノードと接地と
の間に介挿されて前記インバータの出力によりゲートが
制御されるＥ型の第３のＮＭＯＳトランジスタとを有す
ることを特徴としている。
回路は、ドレインが電源に接続されたＥ型の第１のＮＭ
ＯＳトランジスタ及びドレインが接地されたＥ型の第１
のＰＭＯＳトランジスタにより構成され、これら第１の
ＮＭＯＳトランジスタと第１のＰＭＯＳトランジスタの
ゲートが共通に信号入力端に、ソースが共通に出力ノー
ドに接続されたソースフォロアと、ソースが電源に接続
されたＥ型の第２のＰＭＯＳトランジスタ及びソースが
接地されたＥ型の第２のＮＭＯＳトランジスタにより構
成され、これら第２のＰＭＯＳトランジスタと第２のＮ
ＭＯＳトランジスタのゲートが共通に前記ソースフォロ
アの出力ノードに接続され、ドレインが共通に信号出力
端に接続されたインバータと、前記ソースフォロアの出
力ノードと電源との間に介挿されて前記インバータの出
力によりゲートが制御されるＥ型の第３のＰＭＯＳトラ
ンジスタと、前記ソースフォロアの出力ノードと接地と
の間に介挿されて前記インバータの出力によりゲートが
制御されるＥ型の第３のＮＭＯＳトランジスタとを有す
ることを特徴としている。
【０００７】この発明はまた、クロック信号が供給され
るメインクロックバッファと、このメインクロックバッ
ファの出力クロックを受けて複数の負荷のクロックライ
ンにクロックを分配するための複数のサブクロックバッ
ファとを有するバッファ回路において、前記サブクロッ
クバッファは、ドレインが電源に接続されたＥ型の第１
のＮＭＯＳトランジスタ及びドレインが接地されたＥ型
の第１のＰＭＯＳトランジスタにより構成され、これら
第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジ
スタのゲートが共通に信号入力端に、ソースが共通に出
力ノードに接続されたソースフォロアと、ソースが電源
に接続されたＥ型の第２のＰＭＯＳトランジスタ及びソ
ースが接地されたＥ型の第２のＮＭＯＳトランジスタに
より構成され、これら第２のＰＭＯＳトランジスタと第
２のＮＭＯＳトランジスタのゲートが共通に前記ソース
フォロアの出力ノードに接続され、ドレインが共通に信
号出力端に接続されたインバータと、前記ソースフォロ
アの出力ノードと電源との間に介挿されて前記インバー
タの出力によりゲートが制御されるＥ型の第３のＰＭＯ
Ｓトランジスタと、前記ソースフォロアの出力ノードと
接地との間に介挿されて前記インバータの出力によりゲ
ートが制御されるＥ型の第３のＮＭＯＳトランジスタと
を有することを特徴としている。
るメインクロックバッファと、このメインクロックバッ
ファの出力クロックを受けて複数の負荷のクロックライ
ンにクロックを分配するための複数のサブクロックバッ
ファとを有するバッファ回路において、前記サブクロッ
クバッファは、ドレインが電源に接続されたＥ型の第１
のＮＭＯＳトランジスタ及びドレインが接地されたＥ型
の第１のＰＭＯＳトランジスタにより構成され、これら
第１のＮＭＯＳトランジスタと第１のＰＭＯＳトランジ
スタのゲートが共通に信号入力端に、ソースが共通に出
力ノードに接続されたソースフォロアと、ソースが電源
に接続されたＥ型の第２のＰＭＯＳトランジスタ及びソ
ースが接地されたＥ型の第２のＮＭＯＳトランジスタに
より構成され、これら第２のＰＭＯＳトランジスタと第
２のＮＭＯＳトランジスタのゲートが共通に前記ソース
フォロアの出力ノードに接続され、ドレインが共通に信
号出力端に接続されたインバータと、前記ソースフォロ
アの出力ノードと電源との間に介挿されて前記インバー
タの出力によりゲートが制御されるＥ型の第３のＰＭＯ
Ｓトランジスタと、前記ソースフォロアの出力ノードと
接地との間に介挿されて前記インバータの出力によりゲ
ートが制御されるＥ型の第３のＮＭＯＳトランジスタと
を有することを特徴としている。
【０００８】
【作用】この発明によるバッファ回路では、ソースフォ
ロアを構成する第１のＮＭＯＳトランジスタ，第１のＰ
ＭＯＳトランジスタ共にＥ型としている。これだけで
は、十分な“Ｈ”レベル及び“Ｌ”レベル出力を出せな
いが、ソースフォロアの出力ノードには、共にＥ型の第
２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジス
タを用いたインバータ、即ち通常のＣＭＯＳインバータ
が接続されて、ソースフォロアの出力ノードの反転出力
を得る。同時に、ソースフォロア出力ノードと電源及び
接地の間に設けられたＥ型の第３のＰＭＯＳトランジス
タ及び第３のＮＭＯＳトランジスタはＣＭＯＳインバー
タの出力によりゲートが制御されてオン，オフする。従
って、Ｅ型ＭＯＳトランジスタのみを用いて、ソースフ
ォロアの出力ノードは電源電位、接地電位まで振れ、最
終出力端も電源電位，接地電位まで振れる。
ロアを構成する第１のＮＭＯＳトランジスタ，第１のＰ
ＭＯＳトランジスタ共にＥ型としている。これだけで
は、十分な“Ｈ”レベル及び“Ｌ”レベル出力を出せな
いが、ソースフォロアの出力ノードには、共にＥ型の第
２のＰＭＯＳトランジスタと第２のＮＭＯＳトランジス
タを用いたインバータ、即ち通常のＣＭＯＳインバータ
が接続されて、ソースフォロアの出力ノードの反転出力
を得る。同時に、ソースフォロア出力ノードと電源及び
接地の間に設けられたＥ型の第３のＰＭＯＳトランジス
タ及び第３のＮＭＯＳトランジスタはＣＭＯＳインバー
タの出力によりゲートが制御されてオン，オフする。従
って、Ｅ型ＭＯＳトランジスタのみを用いて、ソースフ
ォロアの出力ノードは電源電位、接地電位まで振れ、最
終出力端も電源電位，接地電位まで振れる。
【０００９】従って、Ｄ型ＰＭＯＳトランジスタやＤ型
ＮＭＯＳトランジスタを作るためのイオン注入工程が必
要なく、ＬＳＩの工程数が削減できる。また、ソースフ
ォロアの出力ノードでは十分な“Ｈ”レベル，“Ｌ”レ
ベル出力が出るため、出力段のＣＭＯＳインバータ、更
にこれにつながる次段のＣＭＯＳ回路での貫通電流を低
減することができる。
ＮＭＯＳトランジスタを作るためのイオン注入工程が必
要なく、ＬＳＩの工程数が削減できる。また、ソースフ
ォロアの出力ノードでは十分な“Ｈ”レベル，“Ｌ”レ
ベル出力が出るため、出力段のＣＭＯＳインバータ、更
にこれにつながる次段のＣＭＯＳ回路での貫通電流を低
減することができる。
【００１０】
【実施例】以下、図面を参照して、この発明の実施例を
説明する。図１は、この発明の一実施例に係るバッファ
回路である。信号入力端ＩＮにゲートが共通接続された
第１のＥ型ＮＭＯＳトランジスタＱN1と第１のＥ型ＰＭ
ＯＳトランジスタＱP1によりソースフォロア１１が構成
されている。ＮＭＯＳトランジスタＱN1はドレインが電
源ＶDDに接続され、ソースが出力ノードＮ１に接続され
ている。ＰＭＯＳトランジスタＱP1はドレインが接地Ｖ
SSに接続され、ソースが出力ノードＮ１に接続されてい
る。
説明する。図１は、この発明の一実施例に係るバッファ
回路である。信号入力端ＩＮにゲートが共通接続された
第１のＥ型ＮＭＯＳトランジスタＱN1と第１のＥ型ＰＭ
ＯＳトランジスタＱP1によりソースフォロア１１が構成
されている。ＮＭＯＳトランジスタＱN1はドレインが電
源ＶDDに接続され、ソースが出力ノードＮ１に接続され
ている。ＰＭＯＳトランジスタＱP1はドレインが接地Ｖ
SSに接続され、ソースが出力ノードＮ１に接続されてい
る。
【００１１】ソースフォロア１１の出力ノードＮ１に
は、通常のＣＭＯＳインバータ１２が接続されている。
即ち、Ｅ型の第２のＰＭＯＳトランジスタＱP2は、ソー
スがＶDD、ドレインが信号出力端ＯＵＴにそれぞれ接続
され、ゲートがソースフォロア１１の出力ノードＮ１に
接続されている。Ｅ型の第２のＮＭＯＳトランジスタＱ
N2は、ソースがＶSS、ドレインが信号出力端ＯＵＴにそ
れぞれ接続され、ゲートがソースフォロア１１の出力ノ
ードＮ１に接続されている。
は、通常のＣＭＯＳインバータ１２が接続されている。
即ち、Ｅ型の第２のＰＭＯＳトランジスタＱP2は、ソー
スがＶDD、ドレインが信号出力端ＯＵＴにそれぞれ接続
され、ゲートがソースフォロア１１の出力ノードＮ１に
接続されている。Ｅ型の第２のＮＭＯＳトランジスタＱ
N2は、ソースがＶSS、ドレインが信号出力端ＯＵＴにそ
れぞれ接続され、ゲートがソースフォロア１１の出力ノ
ードＮ１に接続されている。
【００１２】ソースフォロア１１の出力ノードＮ１とＶ
DDの間には第３のＥ型ＰＭＯＳトランジスタＱP3が、ま
た出力ノードＮ１とＶSSの間には第３のＥ型ＮＭＯＳト
ランジスタＱN3が、それぞれドレインを出力ノードＮ１
側にして介挿されている。これらのＭＯＳトランジスタ
ＱP3，ＱN3のゲートはＣＭＯＳインバータ１２の出力に
より共通に制御される。具体的に例えば、第２，第３の
ＮＭＯＳトランジスタＱN2，ＱN3のしきい値電圧は、Ｖ
TN＝＋０．８Ｖ程度、第２，第３のＰＭＯＳトランジス
タＱP2，ＱP3のしきい値電圧は、ＶTP＝−０．８Ｖ程度
であり、第１のＮＭＯＳトランジスタＱN1のしきい値
は、バックゲートバイアス効果のため、ＶTN＝１．０
Ｖ、第１のＰＭＯＳトランジスタＱP1のしきい値はやは
りバックゲートバイアス効果のため、ＶTP＝−１．０Ｖ
程度となる。
DDの間には第３のＥ型ＰＭＯＳトランジスタＱP3が、ま
た出力ノードＮ１とＶSSの間には第３のＥ型ＮＭＯＳト
ランジスタＱN3が、それぞれドレインを出力ノードＮ１
側にして介挿されている。これらのＭＯＳトランジスタ
ＱP3，ＱN3のゲートはＣＭＯＳインバータ１２の出力に
より共通に制御される。具体的に例えば、第２，第３の
ＮＭＯＳトランジスタＱN2，ＱN3のしきい値電圧は、Ｖ
TN＝＋０．８Ｖ程度、第２，第３のＰＭＯＳトランジス
タＱP2，ＱP3のしきい値電圧は、ＶTP＝−０．８Ｖ程度
であり、第１のＮＭＯＳトランジスタＱN1のしきい値
は、バックゲートバイアス効果のため、ＶTN＝１．０
Ｖ、第１のＰＭＯＳトランジスタＱP1のしきい値はやは
りバックゲートバイアス効果のため、ＶTP＝−１．０Ｖ
程度となる。
【００１３】この様に構成されたバッファ回路の動作
を、図２の各部電圧波形を参照して説明する。信号入力
端ＩＮには、“Ｌ”レベル＝ＶSS、“Ｈ”レベル＝ＶDD
のクロックが入るものとする。信号入力端ＩＮが“Ｌ”
レベルの時、ソースフォロア１１の第１のＰＭＯＳトラ
ンジスタＱP1はオン、第１のＮＭＯＳトランジスタＱN1
はオフであり、出力ノードＮ１は“Ｌ”、従って信号出
力端ＯＵＴは“Ｈ”である。
を、図２の各部電圧波形を参照して説明する。信号入力
端ＩＮには、“Ｌ”レベル＝ＶSS、“Ｈ”レベル＝ＶDD
のクロックが入るものとする。信号入力端ＩＮが“Ｌ”
レベルの時、ソースフォロア１１の第１のＰＭＯＳトラ
ンジスタＱP1はオン、第１のＮＭＯＳトランジスタＱN1
はオフであり、出力ノードＮ１は“Ｌ”、従って信号出
力端ＯＵＴは“Ｈ”である。
【００１４】信号入力端ＩＮが立ち上がると、約１Ｖで
ソースフォロア１１のＮＭＯＳトランジスタＱN1がオン
になり、出力ノードＮ１は殆ど遅れがなく、信号入力端
ＩＮと同相で立ち上がる。出力ノードＮ１の電位は、Ｖ
DD−ＶTNになるとＮＭＯＳトランジスタＱN1がオフにな
り、ホールドしようとする。しかしこのとき、ＣＭＯＳ
インバータ１２の回路しきい値が例えばＶDD／２程度で
あるとすれば、既にＣＭＯＳインバータ１２の出力端子
ＯＵＴが“Ｌ”レベルに下がり始めており、これにより
出力ノードＮ１に介挿された第３のＰＭＯＳトランジス
タＱP3がオン、第３のＮＭＯＳトランジスタＱN3がオフ
になる。第３のＰＭＯＳトランジスタＱP3のドレイン端
子である出力ノードＮ１の電位上昇は、しきい値により
制限されることはなく、出力ノードＮ１はほぼ完全にＶ
DDまで持ち上げられる。
ソースフォロア１１のＮＭＯＳトランジスタＱN1がオン
になり、出力ノードＮ１は殆ど遅れがなく、信号入力端
ＩＮと同相で立ち上がる。出力ノードＮ１の電位は、Ｖ
DD−ＶTNになるとＮＭＯＳトランジスタＱN1がオフにな
り、ホールドしようとする。しかしこのとき、ＣＭＯＳ
インバータ１２の回路しきい値が例えばＶDD／２程度で
あるとすれば、既にＣＭＯＳインバータ１２の出力端子
ＯＵＴが“Ｌ”レベルに下がり始めており、これにより
出力ノードＮ１に介挿された第３のＰＭＯＳトランジス
タＱP3がオン、第３のＮＭＯＳトランジスタＱN3がオフ
になる。第３のＰＭＯＳトランジスタＱP3のドレイン端
子である出力ノードＮ１の電位上昇は、しきい値により
制限されることはなく、出力ノードＮ１はほぼ完全にＶ
DDまで持ち上げられる。
【００１５】信号入力端ＩＮが立ち下がる場合も同様
に、ＶDD−｜ＶTP｜でＰＭＯＳトランジスタＱP1がオン
して、出力ノードＮ１は信号入力端ＩＮと同相で立ち下
がる。そして、出力ノードＮ１は｜ＶTP｜まで下がると
ホールドしようとするが、このときＣＭＯＳインバータ
１２の出力が立ち上がっており、これにより第３のＮＭ
ＯＳトランジスタＱN3がオン、第３のＰＭＯＳトランジ
スタＱP3がオフになる。従って出力ノードＮ１はＶSSま
で下がる。
に、ＶDD−｜ＶTP｜でＰＭＯＳトランジスタＱP1がオン
して、出力ノードＮ１は信号入力端ＩＮと同相で立ち下
がる。そして、出力ノードＮ１は｜ＶTP｜まで下がると
ホールドしようとするが、このときＣＭＯＳインバータ
１２の出力が立ち上がっており、これにより第３のＮＭ
ＯＳトランジスタＱN3がオン、第３のＰＭＯＳトランジ
スタＱP3がオフになる。従って出力ノードＮ１はＶSSま
で下がる。
【００１６】以上のようにこの実施例の回路では、ソー
スフォロア１１にＥ型ＭＯＳトランジスタを用いている
が、第３のＰＭＯＳトランジスタＱP3及び第３のＮＭＯ
ＳトランジスタＱN3の働きによって、出力ノードＮ１は
“Ｈ”レベル＝ＶDD，“Ｌ”レベル＝ＶSSまで出る。従
って、ＣＭＯＳインバータ１２での貫通電流は小さく抑
えられ、またＣＭＯＳインバータ１２がやはり十分な
“Ｈ”レベル，“Ｌ”レベル出力を出すから、これにつ
ながる次段のＣＭＯＳ回路での貫通電流も抑えられる。
スフォロア１１にＥ型ＭＯＳトランジスタを用いている
が、第３のＰＭＯＳトランジスタＱP3及び第３のＮＭＯ
ＳトランジスタＱN3の働きによって、出力ノードＮ１は
“Ｈ”レベル＝ＶDD，“Ｌ”レベル＝ＶSSまで出る。従
って、ＣＭＯＳインバータ１２での貫通電流は小さく抑
えられ、またＣＭＯＳインバータ１２がやはり十分な
“Ｈ”レベル，“Ｌ”レベル出力を出すから、これにつ
ながる次段のＣＭＯＳ回路での貫通電流も抑えられる。
【００１７】またこの実施例のバッファ回路は、Ｄ型Ｍ
ＯＳトランジスタを用いないから、Ｄ型ＭＯＳトランジ
スタを得るための特別のチャネルイオン注入工程を要せ
ず、ＬＳＩに適用して工程が簡単になる。勿論、ソース
フォロアバッファの利点を活かして高速スイッチング動
作が可能である。
ＯＳトランジスタを用いないから、Ｄ型ＭＯＳトランジ
スタを得るための特別のチャネルイオン注入工程を要せ
ず、ＬＳＩに適用して工程が簡単になる。勿論、ソース
フォロアバッファの利点を活かして高速スイッチング動
作が可能である。
【００１８】図３は、この実施例を適用したＬＳＩにお
けるクロックバッファ回路の模式的なレイアウト例を示
している。外部クロックＣＫが入るメインクロックバッ
ファ３１と、このメインクロックバッファ３１の出力ク
ロックを受けて複数の負荷へのクロックラインにクロッ
クを分配するための複数のサブクロックバッファ３２
（３２1 ，３２2 ，…，３２n ）を有する。この様な分
散型クロックバッファ回路のサブクロックバッファ３２
として、図１に示したバッファ回路を用いる。メインク
ロックバッファ３１には、通常のＣＭＯＳインバータバ
ッファを用いる。
けるクロックバッファ回路の模式的なレイアウト例を示
している。外部クロックＣＫが入るメインクロックバッ
ファ３１と、このメインクロックバッファ３１の出力ク
ロックを受けて複数の負荷へのクロックラインにクロッ
クを分配するための複数のサブクロックバッファ３２
（３２1 ，３２2 ，…，３２n ）を有する。この様な分
散型クロックバッファ回路のサブクロックバッファ３２
として、図１に示したバッファ回路を用いる。メインク
ロックバッファ３１には、通常のＣＭＯＳインバータバ
ッファを用いる。
【００１９】この様な構成とすれば、メインクロックバ
ッファ３１に負荷としてつながる多数のサブクロックバ
ッファ３２は、入力段に等価入力容量が小さいソースフ
ォロアを用いているために、メインクロックバッファ３
１にとっては負荷容量が小さいものとなる。従って、ク
ロックスキューが改善される。
ッファ３１に負荷としてつながる多数のサブクロックバ
ッファ３２は、入力段に等価入力容量が小さいソースフ
ォロアを用いているために、メインクロックバッファ３
１にとっては負荷容量が小さいものとなる。従って、ク
ロックスキューが改善される。
【００２０】
【発明の効果】以上述べたようにこの発明によれば、Ｅ
型ＭＯＳトランジスタを用いてソースフォロアとこれに
接続されるＣＭＯＳインバータを構成し、またソースフ
ォロア出力ノードにはその電位をＶDD、ＶSSまで振幅さ
せるためにＣＭＯＳインバータ出力により制御されるＥ
型のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
設けて、工程数の増大をもたらすことなく、貫通電流を
抑制して高速動作を可能としたバッファ回路を得ること
ができる。
型ＭＯＳトランジスタを用いてソースフォロアとこれに
接続されるＣＭＯＳインバータを構成し、またソースフ
ォロア出力ノードにはその電位をＶDD、ＶSSまで振幅さ
せるためにＣＭＯＳインバータ出力により制御されるＥ
型のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを
設けて、工程数の増大をもたらすことなく、貫通電流を
抑制して高速動作を可能としたバッファ回路を得ること
ができる。
【図１】 この発明の一実施例によるバッファ回路を示
す。
す。
【図２】 同実施例のバッファ回路の動作波形を示す。
【図３】 同実施例のバッファ回路のＬＳＩ適用例を示
す。
す。
１１…ソースフォロア、１２…ＣＭＯＳインバータ、Ｑ
N1…第１のＮＭＯＳトランジスタ、ＱP1…第１のＰＭＯ
Ｓトランジスタ、ＱN2…第２のＮＭＯＳトランジスタ、
ＱP2…第２のＰＭＯＳトランジスタ、ＱN3…第３のＮＭ
ＯＳトランジスタ、ＱP3…第３のＰＭＯＳトランジス
タ。
N1…第１のＮＭＯＳトランジスタ、ＱP1…第１のＰＭＯ
Ｓトランジスタ、ＱN2…第２のＮＭＯＳトランジスタ、
ＱP2…第２のＰＭＯＳトランジスタ、ＱN3…第３のＮＭ
ＯＳトランジスタ、ＱP3…第３のＰＭＯＳトランジス
タ。
Claims (2)
- 【請求項１】 ドレインが電源に接続されたエンハンス
メント型の第１のＮＭＯＳトランジスタ及びドレインが
接地されたエンハンスメント型の第１のＰＭＯＳトラン
ジスタにより構成され、これら第１のＮＭＯＳトランジ
スタと第１のＰＭＯＳトランジスタのゲートが共通に信
号入力端に、ソースが共通に出力ノードに接続されたソ
ースフォロアと、 ソースが電源に接続されたエンハンスメント型の第２の
ＰＭＯＳトランジスタ及びソースが接地されたエンハン
スメント型の第２のＮＭＯＳトランジスタにより構成さ
れ、これら第２のＰＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタのゲートが共通に前記ソースフォロアの
出力ノードに接続され、ドレインが共通に信号出力端に
接続されたインバータと、 前記ソースフォロアの出力ノードと電源との間に介挿さ
れて前記インバータの出力によりゲートが制御されるエ
ンハンスメント型の第３のＰＭＯＳトランジスタと、 前記ソースフォロアの出力ノードと接地との間に介挿さ
れて前記インバータの出力によりゲートが制御されるエ
ンハンスメント型の第３のＮＭＯＳトランジスタとを有
することを特徴とするバッファ回路。 - 【請求項２】 クロック信号が供給されるメインクロッ
クバッファと、このメインクロックバッファの出力クロ
ックを受けて複数の負荷のクロックラインにクロック信
号を分配するための複数のサブクロックバッファとを有
するバッファ回路において、前記サブクロックバッファ
は、 ドレインが電源に接続されたエンハンスメント型の第１
のＮＭＯＳトランジスタ及びドレインが接地されたエン
ハンスメント型の第１のＰＭＯＳトランジスタにより構
成され、これら第１のＮＭＯＳトランジスタと第１のＰ
ＭＯＳトランジスタのゲートが共通に信号入力端に、ソ
ースが共通に出力ノードに接続されたソースフォロア
と、 ソースが電源に接続されたエンハンスメント型の第２の
ＰＭＯＳトランジスタ及びソースが接地されたエンハン
スメント型の第２のＮＭＯＳトランジスタにより構成さ
れ、これら第２のＰＭＯＳトランジスタと第２のＮＭＯ
Ｓトランジスタのゲートが共通に前記ソースフォロアの
出力ノードに接続され、ドレインが共通に信号出力端に
接続されたインバータと、 前記ソースフォロアの出力ノードと電源との間に介挿さ
れて前記インバータの出力によりゲートが制御されるエ
ンハンスメント型の第３のＰＭＯＳトランジスタと、 前記ソースフォロアの出力ノードと接地との間に介挿さ
れて前記インバータの出力によりゲートが制御されるエ
ンハンスメント型の第３のＮＭＯＳトランジスタとを有
することを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134830A JP2947122B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7134830A JP2947122B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08307239A JPH08307239A (ja) | 1996-11-22 |
| JP2947122B2 true JP2947122B2 (ja) | 1999-09-13 |
Family
ID=15137467
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7134830A Expired - Fee Related JP2947122B2 (ja) | 1995-05-08 | 1995-05-08 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2947122B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9536593B1 (en) * | 2016-05-23 | 2017-01-03 | Qualcomm Incorporated | Low power receiver with wide input voltage range |
| DE102020114004A1 (de) * | 2019-07-08 | 2021-01-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Pufferschaltung zwischen unterschiedlichen spannungsdomänen |
-
1995
- 1995-05-08 JP JP7134830A patent/JP2947122B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08307239A (ja) | 1996-11-22 |
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