JPS6259422A - Ｃｍｏｓパリテイチエツク回路 - Google Patents
Ｃｍｏｓパリテイチエツク回路Info
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- JPS6259422A JPS6259422A JP19997685A JP19997685A JPS6259422A JP S6259422 A JPS6259422 A JP S6259422A JP 19997685 A JP19997685 A JP 19997685A JP 19997685 A JP19997685 A JP 19997685A JP S6259422 A JPS6259422 A JP S6259422A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳの論理回路に関し、特に情報処理にお
いで頻繁に行なわれる、′Ｏ°と° １ “で表わされ
るデータ中の゛ ］ ′の数が偶数か奇数をチェックす
るパリティチェ・ンク回路に関する。
いで頻繁に行なわれる、′Ｏ°と° １ “で表わされ
るデータ中の゛ ］ ′の数が偶数か奇数をチェックす
るパリティチェ・ンク回路に関する。
パリティチェック回路は第３図に示すような排他的論理
和（以後、ＦＯＲと略す）回路２０．２１．２２により
構成され、入力１５〜１８に偶数個の° １ °があれ
ば出力１９°０ °、奇数個の゛ １ °があれば出力
１９が′ １ °となる。
和（以後、ＦＯＲと略す）回路２０．２１．２２により
構成され、入力１５〜１８に偶数個の° １ °があれ
ば出力１９°０ °、奇数個の゛ １ °があれば出力
１９が′ １ °となる。
従来、これらＥＯＲ回路２０．２１．２２は、第４図に
示すような、入力２３．２４％入力とするオアゲート２
６アよびナントゲート２５と、これらの出力を入力し、
出力２８を出力するナントゲート２７から構成される回
路、または第５図に示すような、入力３３゜３４ヲそれ
ぞれ反転するインバータ３６．３７と、入力３４によっ
てインバータ３６の出力を制御するトランスファゲート
３８と、インバータ３７の出力によって入力３３を制御
するトランファゲート３９から構成されて出力３５を出
力する回路からなり、これらはまた、それぞれ第６図、
第７図に示すＣＭＯＳ回路で実現することが一般に行な
われている。
示すような、入力２３．２４％入力とするオアゲート２
６アよびナントゲート２５と、これらの出力を入力し、
出力２８を出力するナントゲート２７から構成される回
路、または第５図に示すような、入力３３゜３４ヲそれ
ぞれ反転するインバータ３６．３７と、入力３４によっ
てインバータ３６の出力を制御するトランスファゲート
３８と、インバータ３７の出力によって入力３３を制御
するトランファゲート３９から構成されて出力３５を出
力する回路からなり、これらはまた、それぞれ第６図、
第７図に示すＣＭＯＳ回路で実現することが一般に行な
われている。
上述した第３図で示される４入力１５〜１８のパリティ
チェック回路は、第４図で示されるＦＯＲ回路を使用し
、このＦＯＲ回路をＣＭＯ３で構成する場合、第６図の
ようなトランジスタ構成を行なうため１つのＦＯＲ回路
で１０トランジスタ、第３図のパリティチェック回路で
は３０トランジスタと、素子数が多くなるという欠点が
あり、また、第５図で示されるＦＯＲ回路を使用しでも
、第７図のようなトランジスタ構成となり、１つのＦＯ
Ｒ回路が８トランジスタで第３図のパリティチェック回
路では２４トランジスタと未だ素子数が多いという欠点
がある。
チェック回路は、第４図で示されるＦＯＲ回路を使用し
、このＦＯＲ回路をＣＭＯ３で構成する場合、第６図の
ようなトランジスタ構成を行なうため１つのＦＯＲ回路
で１０トランジスタ、第３図のパリティチェック回路で
は３０トランジスタと、素子数が多くなるという欠点が
あり、また、第５図で示されるＦＯＲ回路を使用しでも
、第７図のようなトランジスタ構成となり、１つのＦＯ
Ｒ回路が８トランジスタで第３図のパリティチェック回
路では２４トランジスタと未だ素子数が多いという欠点
がある。
本発明の（：ＭＯＳパリティチェック回路は、多段に接
続された３個以上の２入力排他的論理和回路と、初段の
排他的論理和回路に信号を出力する４個以上の偶数個の
論理回路からなり、前記排他的論理和回路がいずれも、
出力と接地の間に直列に接続される、第２の入力、第１
の入力をそれぞれゲートに入力する第１、第２のＮチャ
ネルトランジスタと、第１の入力と出力の間に接続され
る、第２の入力をゲートに入力する第１のＰチャネルト
ランジスタと、第２の入力と出力の間に接続される、第
１の入力をゲートに入力する第２のＰチャネルトランジ
スタにより構成されている。
続された３個以上の２入力排他的論理和回路と、初段の
排他的論理和回路に信号を出力する４個以上の偶数個の
論理回路からなり、前記排他的論理和回路がいずれも、
出力と接地の間に直列に接続される、第２の入力、第１
の入力をそれぞれゲートに入力する第１、第２のＮチャ
ネルトランジスタと、第１の入力と出力の間に接続され
る、第２の入力をゲートに入力する第１のＰチャネルト
ランジスタと、第２の入力と出力の間に接続される、第
１の入力をゲートに入力する第２のＰチャネルトランジ
スタにより構成されている。
このように、パリティチェック回路を構成する排他的論
理和回路を２つのＰチャネルトランジスタと２つのＮチ
ャネルトランジスタの合計４つの素子で構成することに
よつ、４入力のパリティチェック回路が１２トランジス
タと入力段の回路で実現され、回路素子が大幅に削減さ
れる。
理和回路を２つのＰチャネルトランジスタと２つのＮチ
ャネルトランジスタの合計４つの素子で構成することに
よつ、４入力のパリティチェック回路が１２トランジス
タと入力段の回路で実現され、回路素子が大幅に削減さ
れる。
〔実施例）
次に、本発明の実施例について図面Ｐ８参照しで説明す
る。
る。
第１図は本発明のＣＭＯＳパリティチェック回路の一実
施例の回路図である。
施例の回路図である。
ＰチャネルトランジスタＱＯ１Ｎチャネルトランジスタ
Ｑ１は入力１を入力とするインバータを構成し、Ｐチャ
ネルシランジスタＱ２．ＮチャネルトランジスタＱ３は
入力２を入力とするインバータを構成し、Ｐチャネルト
ランジスタＱ８、ＮチャネルトランジスタＱ９は入力３
を入力とするインバータを構成し、Ｐチャネルトランジ
スタＱ１ｏ、ＮチャネルトランジスタＱ １１は入力４
を入力とするインバータを構成している。Ｐチャネルト
ランジスタＱ４．Ｑｓ （ＦＳよびＮチャネルトランジ
スタＱ ６ 、 Ｑ ７はＥＯＲ回路１２を構成しでい
る。
Ｑ１は入力１を入力とするインバータを構成し、Ｐチャ
ネルシランジスタＱ２．ＮチャネルトランジスタＱ３は
入力２を入力とするインバータを構成し、Ｐチャネルト
ランジスタＱ８、ＮチャネルトランジスタＱ９は入力３
を入力とするインバータを構成し、Ｐチャネルトランジ
スタＱ１ｏ、ＮチャネルトランジスタＱ １１は入力４
を入力とするインバータを構成している。Ｐチャネルト
ランジスタＱ４．Ｑｓ （ＦＳよびＮチャネルトランジ
スタＱ ６ 、 Ｑ ７はＥＯＲ回路１２を構成しでい
る。
インバータ出力５はＰチャネルトランジスタＱ！。
とＮチャネルトランジスタＱ７のゲート入力、およびＰ
チャネルトランジスタＱ、のソース側入力となり、イン
バータ出力６はＰチャネルトランジスタＱ４とＮチャネ
ルトランジスタＱ６のゲート入力、およびＰチャネルト
ランジスタＱＳのソース側入力となっている。また、Ｅ
ＯＲ回路１２の出カフは、ＰチャネルトトランジスタＱ
４を介してインバータ出力５、Ｐチャネルトランジスタ
Ｑｓを介してインバータ出力６、直列につながったＮチ
ャネルトランジスタＱ、と０７’Ｆ−介して接地へと各
々接続されている。
チャネルトランジスタＱ、のソース側入力となり、イン
バータ出力６はＰチャネルトランジスタＱ４とＮチャネ
ルトランジスタＱ６のゲート入力、およびＰチャネルト
ランジスタＱＳのソース側入力となっている。また、Ｅ
ＯＲ回路１２の出カフは、ＰチャネルトトランジスタＱ
４を介してインバータ出力５、Ｐチャネルトランジスタ
Ｑｓを介してインバータ出力６、直列につながったＮチ
ャネルトランジスタＱ、と０７’Ｆ−介して接地へと各
々接続されている。
一方、ＰチャネルトランジスタＱ １２．０１３および
ＮチャネルトランジスタＱ １４ 、 Ｑ ｉｓはＥＯ
Ｒ回路１３ヲ構成しでいる。インバータ出力８はＰチャ
ネルトランジスタＱＩ３、ＮチャネルトランジスタＱ１
５のゲート入力、およびＰチャネルトランジスタＱ１２
のソース側入力となり、インバータ出力９はＰチャネル
トランジスタＱ□２、ＮチャネルトランジスタＱＩ４の
ゲート入力、およびＰチャネルトランジスタＱ１３のソ
ース側入力となっている。
ＮチャネルトランジスタＱ １４ 、 Ｑ ｉｓはＥＯ
Ｒ回路１３ヲ構成しでいる。インバータ出力８はＰチャ
ネルトランジスタＱＩ３、ＮチャネルトランジスタＱ１
５のゲート入力、およびＰチャネルトランジスタＱ１２
のソース側入力となり、インバータ出力９はＰチャネル
トランジスタＱ□２、ＮチャネルトランジスタＱＩ４の
ゲート入力、およびＰチャネルトランジスタＱ１３のソ
ース側入力となっている。
また、ＥＯＲ回路１３の出力１０はＰチャネルトランジ
スタＱｔ２￥：介してインバータ出力８、Ｐチャネルト
ランジスタＱ＋３＠介してインバータ出力９、直列につ
ながったＮチャネルトランジスタＱ１４とＱ１０を介し
て接地へと各々接続されている。Ｐチャネルトランジス
タＱ＋ｂとＱ１０、ＮチャネルトランジスタＱ１８．Ｑ
１０はＥＯＲ回路１４ヲ構成しでいる。 ＥＯＲ回路１
２の出カフはＰチャネルトランジスタＱＩ７とＮチャネ
ルトランジスタＱＩ９のゲート入力および、Ｐチャネル
トランジスタＱ１６のソース側入力となり、ＥＯＲ回路
１３の出力１ｏはＰチャネルトランジスタＱ １６とＮ
チャネルトランジスタＱｌ［１のゲート入力、およびＰ
チャネルトランジスタＱ １７のソース側入力となる。
スタＱｔ２￥：介してインバータ出力８、Ｐチャネルト
ランジスタＱ＋３＠介してインバータ出力９、直列につ
ながったＮチャネルトランジスタＱ１４とＱ１０を介し
て接地へと各々接続されている。Ｐチャネルトランジス
タＱ＋ｂとＱ１０、ＮチャネルトランジスタＱ１８．Ｑ
１０はＥＯＲ回路１４ヲ構成しでいる。 ＥＯＲ回路１
２の出カフはＰチャネルトランジスタＱＩ７とＮチャネ
ルトランジスタＱＩ９のゲート入力および、Ｐチャネル
トランジスタＱ１６のソース側入力となり、ＥＯＲ回路
１３の出力１ｏはＰチャネルトランジスタＱ １６とＮ
チャネルトランジスタＱｌ［１のゲート入力、およびＰ
チャネルトランジスタＱ １７のソース側入力となる。
ＥＯＲ回路１４の出力１１は、Ｐチャネルトランジスタ
ＱＩ６Ｇ介してＦＯＲ回路１２の出カフ、Ｐチャネルト
ランジスタＱＩ７の介しでＥＯＲ回路１３の出力１０、
ＮチャネルトランジスタＱ１８とＱ１０を介して接地と
接続されている。
ＱＩ６Ｇ介してＦＯＲ回路１２の出カフ、Ｐチャネルト
ランジスタＱＩ７の介しでＥＯＲ回路１３の出力１０、
ＮチャネルトランジスタＱ１８とＱ１０を介して接地と
接続されている。
次に、本実施例の動作について説明する。
まず、４入力のうち１つが°１ °で、残りの３つが“
０ °という奇数パリティの場合の本パリティチェック
回路の動作を説明する。今、入力１が° １ ゛で入力
２〜４は０ °とする。入力１はＰチャネルトランジス
タＱＯ，ＮチャネルトランジスタＱＩで構成されるイン
バータに入力する。
０ °という奇数パリティの場合の本パリティチェック
回路の動作を説明する。今、入力１が° １ ゛で入力
２〜４は０ °とする。入力１はＰチャネルトランジス
タＱＯ，ＮチャネルトランジスタＱＩで構成されるイン
バータに入力する。
入力１は゛ １′なのでＰチャネルトランジスタＱ０は
オフし、ＮチャネルトランジスタＱ１はオンしで、この
インバータの出力５は“０ “となる、また、入力２〜
３は′０ ゛のため、ＰチャネルトランジスタＱ２ 、
Ｑａ 、Ｑ＋ｏはオンしで、ＮチャネルトランジスタＱ
３ 、 Ｑ ９ 、 Ｑ ＋＋はオフとなつ、Ｐチャ
ネルトランジスタＱ２、ＮチャネルトランジスタＱ３に
よるインバータの出力６は′ １ ゛、Ｐチャネルトラ
ンジスタＱ［１，ＮチャネルトランジスタＱ９によるイ
ンバータの出力８も° １ ”、Ｐチャネルトランジス
タＱ１゜、ＮチャネルトランジスタＱｌ＋によるインバ
ータの出力９も１ °となる。インバータ出力５および
６はＥＯＲ回路１２に入力される。今、インバータ出力
５は“０ ゛のため、ＰチャネルトランジスタＱ、はオ
ン、ＮチャネルトランジスタＱ７はオフとなる。また、
インバータ出力６は゛ １ “のためＰチャネルトラン
ジスタＱ、はオフ、ＮチャネルトランジスタＱ６はオン
となり、ＥＯＲ回路１２の出カフはＰチャネルトランジ
スタＱ５とＱ２がオンしでいるので電源とつながり、゛
１ °となる。インバータ出力８は° １ ゛のため
、ＰチャネルトランジスタＱ＋３はオフ、Ｎチャネルト
ランジスタＱＩ５はオンとなる。また、インバータ出力
９は１ ″のためＰチャネルトランジスタＱ□２はオフ
、ＮチャネルトランジスタＱＩ４はオンとなり、ＥＯＲ
回路１３の出力ＩＯはＮチャネルトランジスタＱ１４と
ＱＩＳがオンするため接地と接続され、′０ ゛となる
。 ＥＯＲ回路１４はＥＯＲ回路１２の出カフが° １
゛なので、ＰチャネルトランジスタＱＩ７はオフ、Ｎ
チャネルトランジスタＱ１９はオンとなり、εＯＲ回路
１３の出力１０か′０ °なのでＰチャネルトランジス
タＱ１６はオン、ＮチャネルトランジスタＱ１８はオフ
となる、このためＥＯＲ回路１４の出力１１はＰチャネ
ルトランジスタＱ１６．ＱＳ 、Ｑ２がオンとなって電
源とつながり、゛ １ ゛となる。
オフし、ＮチャネルトランジスタＱ１はオンしで、この
インバータの出力５は“０ “となる、また、入力２〜
３は′０ ゛のため、ＰチャネルトランジスタＱ２ 、
Ｑａ 、Ｑ＋ｏはオンしで、ＮチャネルトランジスタＱ
３ 、 Ｑ ９ 、 Ｑ ＋＋はオフとなつ、Ｐチャ
ネルトランジスタＱ２、ＮチャネルトランジスタＱ３に
よるインバータの出力６は′ １ ゛、Ｐチャネルトラ
ンジスタＱ［１，ＮチャネルトランジスタＱ９によるイ
ンバータの出力８も° １ ”、Ｐチャネルトランジス
タＱ１゜、ＮチャネルトランジスタＱｌ＋によるインバ
ータの出力９も１ °となる。インバータ出力５および
６はＥＯＲ回路１２に入力される。今、インバータ出力
５は“０ ゛のため、ＰチャネルトランジスタＱ、はオ
ン、ＮチャネルトランジスタＱ７はオフとなる。また、
インバータ出力６は゛ １ “のためＰチャネルトラン
ジスタＱ、はオフ、ＮチャネルトランジスタＱ６はオン
となり、ＥＯＲ回路１２の出カフはＰチャネルトランジ
スタＱ５とＱ２がオンしでいるので電源とつながり、゛
１ °となる。インバータ出力８は° １ ゛のため
、ＰチャネルトランジスタＱ＋３はオフ、Ｎチャネルト
ランジスタＱＩ５はオンとなる。また、インバータ出力
９は１ ″のためＰチャネルトランジスタＱ□２はオフ
、ＮチャネルトランジスタＱＩ４はオンとなり、ＥＯＲ
回路１３の出力ＩＯはＮチャネルトランジスタＱ１４と
ＱＩＳがオンするため接地と接続され、′０ ゛となる
。 ＥＯＲ回路１４はＥＯＲ回路１２の出カフが° １
゛なので、ＰチャネルトランジスタＱＩ７はオフ、Ｎ
チャネルトランジスタＱ１９はオンとなり、εＯＲ回路
１３の出力１０か′０ °なのでＰチャネルトランジス
タＱ１６はオン、ＮチャネルトランジスタＱ１８はオフ
となる、このためＥＯＲ回路１４の出力１１はＰチャネ
ルトランジスタＱ１６．ＱＳ 、Ｑ２がオンとなって電
源とつながり、゛ １ ゛となる。
このように入力のうち１つが° １ °で他の３つが０
゛の時、１が奇数個あるため、本バＩノティチェック
回路の出力は゛ １ °となる０本パリティチェック回
路の基本となる２入力のＦＯＲ回路はＥＯＲ回路１２．
１４について述べたように２入力が各々゛ １ ′と“
Ｏ゛の場合° １ ゛となつ、ＦＯＲ回路１３について
述べたように２つの入力がともに° １ °の時゛○
゛となる。
゛の時、１が奇数個あるため、本バＩノティチェック
回路の出力は゛ １ °となる０本パリティチェック回
路の基本となる２入力のＦＯＲ回路はＥＯＲ回路１２．
１４について述べたように２入力が各々゛ １ ′と“
Ｏ゛の場合° １ ゛となつ、ＦＯＲ回路１３について
述べたように２つの入力がともに° １ °の時゛○
゛となる。
今、インバータ入力］と２がともに′］゛の場合、イン
バータ出力５と６は°０ ゛となる。これによって本パ
リティチェック回路の基本となる２入力のＦＯＲ回路の
２つの入力がともに０ ゛の場合の動作を説明する。イ
ンバータ入力１と２は° １ °なのでＰチャネルトラ
ンジスタＱ０とＱ。
バータ出力５と６は°０ ゛となる。これによって本パ
リティチェック回路の基本となる２入力のＦＯＲ回路の
２つの入力がともに０ ゛の場合の動作を説明する。イ
ンバータ入力１と２は° １ °なのでＰチャネルトラ
ンジスタＱ０とＱ。
はオフ、ＮチャネルトランジスタＱ、とＱ３はオンとな
り、インバータ出力５と６は′Ｏ°となる。このためＰ
チャネルトランジスタＱ４ 、Ｏ’。
り、インバータ出力５と６は′Ｏ°となる。このためＰ
チャネルトランジスタＱ４ 、Ｏ’。
はオン、ＮチャネルトランジスタＱ６．０７はオフとな
って、出カフはＰチャネルシランジスタＱ４とＮチャネ
ルシランジスタＱ１がオンするため°Ｏ°となり、同じ
ようにＰチャネルトランジスタＱ５とＮチャネルトラン
ジスタＱ３がオンしてやはつ“○ °となる。
って、出カフはＰチャネルシランジスタＱ４とＮチャネ
ルシランジスタＱ１がオンするため°Ｏ°となり、同じ
ようにＰチャネルトランジスタＱ５とＮチャネルトラン
ジスタＱ３がオンしてやはつ“○ °となる。
このように本パリティチェック回路の２入力のＦＯＲ回
路は２つの入力がともに０ ゛の時、出力がＯ′となり
、入力が°００°、゛１Ｆの時出力°Ｏ°入力が°０ビ
、゛１０′の時出力° １ ″となって、ＥＯＲ回路と
しで動作することが確認できた。
路は２つの入力がともに０ ゛の時、出力がＯ′となり
、入力が°００°、゛１Ｆの時出力°Ｏ°入力が°０ビ
、゛１０′の時出力° １ ″となって、ＥＯＲ回路と
しで動作することが確認できた。
本パリティチェック回路の４入力１〜４の全でが°０
゛の時、ＦＯＲ回路１２と１３の出カフと１０はともに
Ｏ゛となり、ＥＯＲ回路１４の出力１１はＯ゛となり、
４入力１〜４の全てが′］°の時、ＥＯＲ回路１２と１
３の出カフと１０はともに′ｏ ゛となっでＥＯＲ回路
１４の出力１１は°○ °となる。また、４入力１〜４
のう′５２つが○ “、他の２つが° ］ ゛の場合、
例えば入力１．２が°０ °、入力３，４が゛ １ °
トスルト、ＦＯＲ回路１２．１３（７）出カフ、ｉ。
゛の時、ＦＯＲ回路１２と１３の出カフと１０はともに
Ｏ゛となり、ＥＯＲ回路１４の出力１１はＯ゛となり、
４入力１〜４の全てが′］°の時、ＥＯＲ回路１２と１
３の出カフと１０はともに′ｏ ゛となっでＥＯＲ回路
１４の出力１１は°○ °となる。また、４入力１〜４
のう′５２つが○ “、他の２つが° ］ ゛の場合、
例えば入力１．２が°０ °、入力３，４が゛ １ °
トスルト、ＦＯＲ回路１２．１３（７）出カフ、ｉ。
はともに０ ゛となってＥＯＲ回路１４の出力１１は“
Ｏ゛、逆に入力１．２が１ ゛、入力３，４が°Ｏ°の
場合も同様にしでＥＯＲ回路１４の出力１１は０ ゛と
なる。入力１，２のうちどちらが一方が′ １ ゛で他
方が°Ｏ“、同じように入力３，４のうちどちらか一方
が° １ ′で他方が○ °の組み合わせとすると、Ｆ
ＯＲ回路１２．１３の出カフと１０はともに° ］ ゛
となり、ＥＯＲ回路１４の出力１１は入力がともに゛
１ ゛なので“０ ′となる。このように本パリティチ
ェック回路は４つの入力のうち°］゛が偶数個ある場合
は°○ ゛を出力する０本パリティチェック回路の４つ
の入力１〜４のうち１つが° １ °で、３つが０ ゛
の場合を先に説明したが、４つの入力のうち３つが“
１ °でを１つがＯ°の場合を考えると、例えば、入力
１〜３が° １ “、入力４が０ ゛とすると、ＥＯＲ
回路１２の出カフは○ ゛、ＥＯＲ回路１３ノ出力１ｏ
は° １ ′となり、ＦＯＲ回路１４の出力は゛ １
゛となり、４つの入力のうぢ゛ １ ′が奇数個あると
、本パリティチェック回路の出力は“ １ °となる。
Ｏ゛、逆に入力１．２が１ ゛、入力３，４が°Ｏ°の
場合も同様にしでＥＯＲ回路１４の出力１１は０ ゛と
なる。入力１，２のうちどちらが一方が′ １ ゛で他
方が°Ｏ“、同じように入力３，４のうちどちらか一方
が° １ ′で他方が○ °の組み合わせとすると、Ｆ
ＯＲ回路１２．１３の出カフと１０はともに° ］ ゛
となり、ＥＯＲ回路１４の出力１１は入力がともに゛
１ ゛なので“０ ′となる。このように本パリティチ
ェック回路は４つの入力のうち°］゛が偶数個ある場合
は°○ ゛を出力する０本パリティチェック回路の４つ
の入力１〜４のうち１つが° １ °で、３つが０ ゛
の場合を先に説明したが、４つの入力のうち３つが“
１ °でを１つがＯ°の場合を考えると、例えば、入力
１〜３が° １ “、入力４が０ ゛とすると、ＥＯＲ
回路１２の出カフは○ ゛、ＥＯＲ回路１３ノ出力１ｏ
は° １ ′となり、ＦＯＲ回路１４の出力は゛ １
゛となり、４つの入力のうぢ゛ １ ′が奇数個あると
、本パリティチェック回路の出力は“ １ °となる。
本実施例は４入力の場合であるが、それ以上の入力数の
場合にも容易に拡張できる。また、入力段にインバータ
を画いたが、それ以外の回路も可能である。また、入力
が入る初段のＦＯＲ回路を第１図のような回路から第２
図のような回路５ｏに変更しで、新たにＮチャネルトラ
ンジスタＱ４３゜０４Ｓを追加すると、Ｐチャネルトラ
ンジスタＱ４□とＮチャネルトランジスタＱ３゜がオン
しで出力４９が０ °になる場合、およびＰチャネルト
ランジスタＱ ４４とＮチャネルトランジスタＱ ４＋
がオンして出力４９が°０ ゛になった場合、Ｐチャネ
ルトランジスタＱ４２もしくはＱ ４４によるしきい噛
分の接地電位からのずれをなくすことが可能である。
場合にも容易に拡張できる。また、入力段にインバータ
を画いたが、それ以外の回路も可能である。また、入力
が入る初段のＦＯＲ回路を第１図のような回路から第２
図のような回路５ｏに変更しで、新たにＮチャネルトラ
ンジスタＱ４３゜０４Ｓを追加すると、Ｐチャネルトラ
ンジスタＱ４□とＮチャネルトランジスタＱ３゜がオン
しで出力４９が０ °になる場合、およびＰチャネルト
ランジスタＱ ４４とＮチャネルトランジスタＱ ４＋
がオンして出力４９が°０ ゛になった場合、Ｐチャネ
ルトランジスタＱ４２もしくはＱ ４４によるしきい噛
分の接地電位からのずれをなくすことが可能である。
この場合でも、第７図の従来の６０８回路よりも素子数
は６つと少ない、ただし、茎２図の例の場合、末パリテ
ィチェック回路の入力段の回路をインバータとする必要
がある。
は６つと少ない、ただし、茎２図の例の場合、末パリテ
ィチェック回路の入力段の回路をインバータとする必要
がある。
また、本実施例内の６０８回路のＰチャネルトランジス
タとＮチャネルトランジスタ、および接地と電源を各々
入れかえることにより排他的Ｎ０Ｒ（以下、ＥＮＯＲと
略す）回路を構成し、このＥＮＯＲ回路を使ってパリテ
ィチェック回路を構成することもできる。
タとＮチャネルトランジスタ、および接地と電源を各々
入れかえることにより排他的Ｎ０Ｒ（以下、ＥＮＯＲと
略す）回路を構成し、このＥＮＯＲ回路を使ってパリテ
ィチェック回路を構成することもできる。
以上説明したように本発明は、パリティチェック回路を
構成するＦＯＲ回路を２つのＰチャネルトランジスタと
２つのＮチャネルトランジスタの合計４つの素子で構成
することにより、４入力のパリティチェック回路が１２
トランジスタと入力段の回路で実現され、回路素子を大
幅に削減できる効果がある。
構成するＦＯＲ回路を２つのＰチャネルトランジスタと
２つのＮチャネルトランジスタの合計４つの素子で構成
することにより、４入力のパリティチェック回路が１２
トランジスタと入力段の回路で実現され、回路素子を大
幅に削減できる効果がある。
第１図は本発明のＣＭＯＳパリティチェック回路の一実
施例の回路図、第２図は本発明のＣＭＯＳパリティチェ
ック回路を構成するＦＯＲ回路の他の実施例の回路図、
第３図は一般の４人カバリティチェック回路の論理図、
第４図、第５図は従来の６０８回路の一構成例を示す論
理図、第６図、第７図はそれぞれ第４図、第５図のＦＯ
Ｒ回路をＣＭＯＳ素子で実現した場合の回路図である。 １．２．３．４・・・パリティチェック回路入力、５．
６．８．９・・・インバータ出力、７．１０・・−ＥＯ
Ｒ回路出力、 １１・・・パリティチェック回路出力、＋２．１３．１
４・・・ＦＯＲ回路、
施例の回路図、第２図は本発明のＣＭＯＳパリティチェ
ック回路を構成するＦＯＲ回路の他の実施例の回路図、
第３図は一般の４人カバリティチェック回路の論理図、
第４図、第５図は従来の６０８回路の一構成例を示す論
理図、第６図、第７図はそれぞれ第４図、第５図のＦＯ
Ｒ回路をＣＭＯＳ素子で実現した場合の回路図である。 １．２．３．４・・・パリティチェック回路入力、５．
６．８．９・・・インバータ出力、７．１０・・−ＥＯ
Ｒ回路出力、 １１・・・パリティチェック回路出力、＋２．１３．１
４・・・ＦＯＲ回路、
Claims (1)
- 多段に接続された３個以上の２入力排他的論理和回路と
、初段の排他的論理和回路に信号を出力する４個以上の
偶数個の論理回路からなり、前記排他的論理和回路がい
ずれも、出力と接地の間に直列に接続される、第２の入
力、第１の入力をそれぞれゲートに入力する第１、第２
のＮチャネルトランジスタと、第１の入力と出力の間に
接続される、第２の入力をゲートに入力する第１のＰチ
ャネルトランジスタと、第２の入力と出力の間に接続さ
れる、第１の入力をゲートに入力する第２のＰチャネル
トランジスタにより構成されているＣＭＯＳパリティチ
ェック回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19997685A JPS6259422A (ja) | 1985-09-09 | 1985-09-09 | Ｃｍｏｓパリテイチエツク回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19997685A JPS6259422A (ja) | 1985-09-09 | 1985-09-09 | Ｃｍｏｓパリテイチエツク回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6259422A true JPS6259422A (ja) | 1987-03-16 |
Family
ID=16416715
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19997685A Pending JPS6259422A (ja) | 1985-09-09 | 1985-09-09 | Ｃｍｏｓパリテイチエツク回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6259422A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934259A (ja) * | 1972-07-29 | 1974-03-29 | ||
| JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
| JPS49105439A (ja) * | 1973-02-07 | 1974-10-05 | ||
| JPS58215827A (ja) * | 1982-06-09 | 1983-12-15 | Toshiba Corp | 論理回路 |
-
1985
- 1985-09-09 JP JP19997685A patent/JPS6259422A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4934259A (ja) * | 1972-07-29 | 1974-03-29 | ||
| JPS4946099A (ja) * | 1972-09-09 | 1974-05-02 | ||
| JPS49105439A (ja) * | 1973-02-07 | 1974-10-05 | ||
| JPS58215827A (ja) * | 1982-06-09 | 1983-12-15 | Toshiba Corp | 論理回路 |
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