JPH01503832A - 排他的オア・ゲート回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 排他的オア・ダート回路 この発明は３人力排他的オア・ダート回路に関する。

この回路は特にノ母すティ回路にその応用をめることができる。

背景技術 米国特許第４．５３３，８４１号の第１６図には、３人力排他的オア回路として 動作しうると説明した回路を開示しており、それは直列に接続され、それぞれの ダートに供給された３人力信号を有する３つのｎチャンネル・トランジスタの第 １のスタックを含む。この３人力信号は、又夫々のインバータを介して直列に接 続された第２のスタックの３つのｎチャンネルＭＯＳトランジスタのダートにも 供給される。この公知回路は少数の装置を使用するので信号の遅延量は少い。し かし、スタック構造のため、スタックされたトランジスタグー°ト及びドレイン に相当大きな物理的幅を必要とする。

又、スタックされたトランジスタをドライブするトランジスタは上記の大きな物 理的幅から生じたスタックされたトランジスタの容量の増大のため、これも相当 大きな幅を必要とする。従って、この公知回路は不当にそのサイズを大きくしな ければならないという欠点を有する。例えば、この回路が集積回路チップに組込 まれたとき、この回路をチップに入れるに必要な面積は不当に大きくなる。

この発明の目的は遅延量が少く、上記の欠点を除去した３人力排他的オア・デー ト回路を提供することである。

従って、この発明によると、夫々第１．第２及び第３の入力信号を受信する入力 と夫々第１．第２及び第３の反転入力信号を供給する出力とを有する第１．第２ 及び第３のインバータと、第１のノードを規定する接合点において共に直列に接 続された第２のノードに接続の第１の電流スイッチと第３のノードに接続の第２ の電流スイッチと、前記第２の反転入力信号を受信して前記第１及び第２の電流 スイッチに対し前記第２の反転入力信号及びその相補信号に対応する制御信号を 供給し一度に前記電流スイッチの１つのみをターンオンするようにした反転手段 と、前記第１のノードに接続された入力と排他的オア回路の出力信号を供給する 出力とを有する第４のインバータと、前記第１及び第３の反転入力信号に応答し 前記第３のノードに接続された出力を有する第１のダート手段と、前記第１及び 第３の反転入力信号に応答し前記第２のノードに接続された出力を有する第２の ｆ−）手段とを含む３人力排他的オア・ダート回路を提供する。

次に、下記の添付図面を８照してその例によりこの発明の一実施例を説明する。

図面の簡単な説明 第１図は、この発明の好ましい実施例の配線図である。

第２図は、第１図の回路４つを含むパリティ・チェック回路の構成を示すブロッ ク図である・第１図は３つの入力Ａ、Ｂ、Ｃ及び１つの出力りを有するこの発明 の排他的オア・ダート回路の実施例を示す。３対のＣＭＯＳトランジスタＭ１〜 Ｍ２　、Ｍ３〜Ｍ４．Ｍ５〜Ｍ６は夫々第１．第２．第３のインバータを形成せ る。各インバータは夫々入力Ａ、Ｂ、Ｃの１つに接続されている。インバータは その入力信号のロジック・レベルを反転するよう作用する。反転信号は夫々の対 のＣＭＯ３Ｉ−ランノスタのジャンクション又は接合からとられる。各インバー タはｖＤＤとラベルされた電源端子とこの実施例では接地である基準電位端子と の間に接続される。第１のインバータの出力は第１のチャンネル形の第１対のＭ ＯＳデー）Ｍｌｌ〜Ｍ１２と第２のチャンネル形の第２対のＭＯＳグー）Ｍ７〜 Ｍ８とに接続される。同様に、第３のインバータの出力信号は夫々第１対及び第 ２対のＭＯＳゲートＭ１１〜Ｍ１２゜Ｍ７〜Ｍ８に接続される。それらダートは 各ソース。

ドレイン及びダート電極を有するＭＯＳ　）ランジスタのものである。ソース及 びドレイン電極はダート電極の電位によって制御される電流回路を構成する。図 に示すＭＯ３装置のダート電極の円はＰチャンネル装置？意味し、円のないもの はＮチャンネル装置を示す。Ｐチャンネル形の第１対のＭＯＳダートとＮチャン ネル形の第２対のＭＯＳダートとは、第１対のＭＯＳダートを、第２対のＭＯＳ ダートが応答する信号に対して相補の信号に応答するように構成する。

この実施例では、Ｍ７のダート電極は第３のインバ〜りの出力に接続され、Ｍ８ のｒ−）電極は第１のインバータの出力に接続されるように交差接続される。

同様に、ダート電極Ｍｌｌは第３のインバータの出力に接続され、デート電極Ｍ １２は第１のインバータの出力に接続される。第１及び第２対のＭＯＳダートは 夫夫ノード点ＮＡ、ＮＣを通る電流回路を介して残りの回路に接続される。第１ のＰチャンネルＭＯＳダートＭ１３はノード点ＮＡｉ電源端子ｖＤｆ、に接続す る。

ＭＯ３装置装置３のダート電極は基準電位に接続される。

第２のＮチャンネルＭＯＳゲート開１８はノード点ＮＣを基準電位に接続し、電 源端子ｖＤＤに接続されたそのダート電極を有する。第１対の並列接続相補ＭＯ Ｓグー）Ｍ１４．Ｍ２Ｓ（一般に送信ダートと呼ばれる）は２つのノード点ＮＡ とＮＢとの間に接続される。同様に、第２対の並列接続相補ＭＯＳグー）Ｍ１６ ．Ｍ１７はノード点ＮＢとＮＣとの間に接続される。これら送信ダートはそれら ダート電極に現われた信号に応答する電流スイッチとして動作する。これら信号 は相補ＭＯ８）ランジスタＭ９．ＭＩＯから成る改良インバータ回路から発生す る。装置Ｍ９．Ｍ１０のダート電極は装置Ｍ３．Ｍ４から形成された第２のイン バータ回路の出力に接続される。第１の出力は装置Ｍ３．Ｍ４の接合点からとら れ、装置Ｍ９．Ｍ１０．Ｍ１７及びＭ１４の各ダート電極に向けられる。第１の 出力の相補出力である第２の出力は装置Ｍ９．ＭＩＯの接合点からとられ、装置 Ｍ１５及びＭ１６のダート電極に向けられる。ノードＭＢからの信号はＭＯ８装 置装置９゜Ｍ２Ｏから成る第４のインバータ回路に向けられる。

回路の出力は装置Ｍ１９とＭ２Ｏとの接合点からとられる。

上記の真値テーブル（テーブル１）は入力Ａ、Ｂ。

Ｃにおける信号のロジック・レベルと内部ノードＮＡ。

ＮＢ、ＮＣにおける信号のロジック・レベルとの間の゛関係と、最終的な出力り における信号のロジック・レベルに対する関係とを示す。テーブル１の表示法に おいて、Ｌは“ロー″レベル信号を表わし、Ｈは“ハイ″レベル信号を表わす。

当業者間で知られているように、出力りの信号のロジック・レベルは入力Ａ、Ｂ 、Ｃの信号ノロシック・レベルの排他的オア作用であるということはすぐ判断す ることができる。

３人力排他的オアの真値表 入　力　内部ノード　出　力 Ａ　Ｂ　ＣＮＡ　ＮＢ　ＮＣＤ ＬＬＨＬＬＨＨ ＬＨＬ　ＨＬＬ　Ｈ ＬＨＨＬＨＨＬ ＨＬＬ　ＬＬＨＨ ＨＬＨＨＨＬ　Ｌ ＨＨＬ　ＬＨＨＬ Ｈ，ＨＨＨＬ　Ｌ　Ｈ 下記の状態テーブル（テーブル２）は入力ＡｙＢｔＣに供給された信号に対する 各ＭＯＳグー）Ｍｌ〜Ｍ２０における１オント１オフ１０シック・レベル状態の 全可能性を表わすものである。

以上説明した第１図の回路は、特にパリティ回路の構築ブロックとしての使用が 見いだされる。

第２図は第１図の排他的オア・ダートを４つ接続したもので、データ入力の８ビ ツト及び第９の／４’　ＩＪティ・チェック・ビットを受信するパリティ・チェ ック回路を形成する。パリティ・チェック回路の出力は８ビツト及びチェック・ ビットが正しい関係にあるときには第１のロジック・レベルにあり、それら９ビ ツトが正しくない関係のときには第２のロジック・レベルになるようにされる。

テーブル　２ ３人力排他的オアのＭＯ３状態 Ａ　Ｂ　ＣＭＩ　Ｍ２　Ｍ３　Ｍ４　Ｍ５Ｍ６　Ｍ７　Ｍ８　Ｍ９Ｍ１０ＬＬＬ 　オン　オフ　オン　オフ　オン　オフ　オンオン　オン　オフＬＬＨオンオフ 　オンオフ　オフ　オンオフ　オンオンオンＬＨＬ　オンオフ　オフ　オン　オ ンオフ　オン　オンオフ　オフＬＨＨオンオフ　オフ　オン　オフ　オンオフ　 オンオフ　オンＨＬＬ　オフ　オン　オン　オフ　オンオフ　オン　オフ　オン 　オフＨＬＨオフ　オン　オン　オフ　オフ　オン　オフ　オフ　オン　オンＨ ＨＬ　オフ　オン　オフ　オン　オン　オフ　オン　オフ　オフ　オフＨＨＨオ フ　オン　オフ　オンオフ　オン　オフ　オフ　オフ　オンＡ　Ｂ　ＣＭｌｌ　 ＭＩ２　Ｍ１３Ｍ１４Ｍ１５　Ｍ１６Ｍ１７Ｍ１８　Ｍ１９Ｍ２０ＬＬＬ　オフ 　オフ　オンオン　オン　オフ　オフ　オン　オフ　オンＬＬＨオン　オフ　オ ン　オン　オン　オフ　オフ　オン　オン　オフＬ　ＨＬ　オフ　オフ　オン　 オフ　オフ　オン　オン　オン　オン　オフＬＨＨオン　オフ　オン　オフ　オ フ　オン　オン　オン　オフ　オンＩＬＬ　オフ　オン　オン　オン　オン　オ フ　オフ　オン　オン　オフ）（ＬＨオンオン　オンオン　オンオフ　オフ　オ ン　オフ　オンＨＨＬ　オフ　オン　オン　オフ　オフ　オン　オン　オン　オ フ　オンＨＨＨオン　オン　オン　オフ　オフ　オン　オン　オン　オン　オフ 圃際調査報告 国際調査報告 ＬＩＳ　８８０１８８７ ＳＡ　２３５４０

Claims (7)

【特許請求の範囲】
1. １．夫々の第１，第２及び第３の入力信号を受信する入力と夫々の第１，第２及 び第３の反転入力信号を供給する出力とを有する第１，第２及び第３のインバー タ（Ｍ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５及びＭ６）と、第１のノード（ＮＢ）を規定 する接合点において共に直列に接続され第２のノード（ＮＡ）に接続された第１ の電流スイッチ（Ｍ１４，Ｍ１５）及び第３のノード（ＮＣ）に接続された第２ の電流スイッチ（Ｍ９，Ｍ１０）と、前記第２の反転入力信号を受信し前記第１ 及び第２の電流スイッチ（Ｍ１４，Ｍ１５；Ｍ１６，Ｍ１７）に対し前記第２の 反転入力信号及びその相補信号に対応する制御信号を供給して一度に前記電流ス イッチ（Ｍ１４，Ｍ１５；Ｍ１６，Ｍ１７）の１つのみがターンオンするように した反転手段（Ｍ９，Ｍ１０）と、前記第１のノード（ＮＢ）に接続された入力 と排他的オア回路の出力信号を供給する出力とを有する第４のインバータ（Ｍ１ ９，Ｍ２０）と、前記第１及び第３の反転入力信号に応答し前記第３のノード（ ＮＣ）に接続された出力を有する第１のゲート手段（Ｍ１１，Ｍ１２）と、前記 第１及び第３の反転入力信号に応答し前記第２のノード（ＮＡ）に接続された出 力を有する第２のゲート手段（Ｍ７，Ｍ８）とを有する３入力排他的オア・ゲー ト回路。
2. ２．前記第１のゲート手段は各ゲートがソース，ドレイン及びゲート電極を有す る第１チャンネル形の第１対のＭＯＳゲート（Ｍ１１，Ｍ１２）を含み、前記ド レイン電極は第３のノード（ＮＣ）に接続され、前記第１対のＭＯＳゲート（Ｍ １１，Ｍ１２）の一方のソース電極は前記第１のインバータ（Ｍ１，Ｍ２）の出 力に接続され、前記第１対のＭＯＳゲート（Ｍ１１，Ｍ１２）の他方のソース電 極は前記第３のインバータ（Ｍ５，Ｍ６）の出力に接続され、前記第１対のＭＯ Ｓゲート（Ｍ１１，Ｍ１２）の一方のゲート電極は前記第１対のＭＯＳゲート（ Ｍ１１，Ｍ１２）の他方のソース電極に接続され、前記第１対のＭＯＳゲート（ Ｍ１１，Ｍ１２）の他方のゲート電極は前記第１対のＭＯＳゲート（Ｍ１１，Ｍ １２）の前記一方のソース電極に接続され、前記第２のゲート手段は各々がソー ス，ドレイン及びゲート電極を有する第２チャンネル形の第２対のＭＯＳゲート （Ｍ７，Ｍ８）を含み、前記ソース電極は前記第２のノード（ＮＡ）に接続され 、前記第２対のＭＯＳゲート（Ｍ７，Ｍ８）の一方のドレイン電極は前記第１の インバータ（Ｍ１，Ｍ２）の出力に接続され、前記第２対のＭＯＳゲート（Ｍ７ ，Ｍ８）の他方のドレイン電極は前記第３のインバータ（Ｍ５，Ｍ６）の出力に 接続され、前記第２対のＭＯＳゲート（Ｍ７，Ｍ８）の一方のゲート電極は前記 第２対のＭＯＳゲート（Ｍ７，Ｍ８）の他方のドレイン電極に接続され、前記第 ２対のＭＯＳゲート（Ｍ７，Ｍ８）の前記他方のゲート電極は前記第２対のＭＯ Ｓゲート（Ｍ７，Ｍ８）の前記一方のドレイン電極に接続されるようにした請求 の範囲１項記載の回路。
3. ３．前記第１及び第２の電流スイッチは夫々の第１及び第２対の並列接続ＣＭＯ Ｓゲート（Ｍ１４，Ｍ１５；Ｍ１６，Ｍ１７）を含む請求の範囲２項記載の回路 。
4. ４．前記反転手段は第１のゲート電極及び第１の電流回路を有する前記第１チャ ンネル形の第１のＭＯＳトランジスタ（Ｍ９）を含み、前記ゲート電極は前記第 ２のインバータ（Ｍ３，Ｍ４）の出力に接続され、前記第１の電流回路は電源と 前記第１及び第２対の並列接続ＣＭＯＳゲート（Ｍ１４，Ｍ１５；Ｍ１６，Ｍ１ ７）の各々の一方のゲート電極との間に接続され、前記反転手段は更にゲート電 極と第２の電流回路とを有する前記第２チャンネル形の第２のＭＯＳトランジス タ（Ｍ１０）を含み、前記ゲート電極は前記第１対及び第２対の並列接続ＣＭＯ Ｓゲート（Ｍ１４，Ｍ１５；Ｍ１６，Ｍ１７）の各々の他方のゲートに及び前記 第２のインバータ（Ｍ３，Ｍ４）の出力に接続され、前記第２の電流回路は基準 電位と前記第１対及び第２対の並列接続ＣＭＯＳゲート（Ｍ１４，Ｍ１５；Ｍ１ ６，Ｍ１７）の各々の前記一方のゲートとの間に接続された請求の範囲３項記載 の回路。
5. ５．前記第１，第２，第３及び第４のインバータ（Ｍ１，Ｍ２；Ｍ３，Ｍ４；Ｍ ５，Ｍ６；Ｍ１９，Ｍ２０）各各は前記電源と前記基準電位との間に直列に接続 された１対の相補ＭＯＳトランジスタを含む請求の範囲４項記載の回路。
6. ６．前記第１対及び第２対の並列接続ＣＭＯＳゲート（Ｍ１４，Ｍ１５；Ｍ１６ ，Ｍ１７）各々は夫々ゲート電極及び電流回路を有する１対の相補チャンネル形 ＭＯＳトランジスタを含み、前記電流路は反対チャンネル形のゲート電極に接続 されている前記第１対及び第２対の並列接続ＣＭＯＳゲートの一方のチャンネル 形のゲート電極と並列に接続された請求の範囲３項記載の回路。
7. ７．前記電源と前記第２のノード（ＮＡ）との間に接続された第２のＭＯＳゲー ト（Ｍ１３）と、前記第３のノード（ＮＣ）と前記基準電位との間に接続された 第３のＭＯＳゲート（Ｍ１８）とを含み、前記第２及び第３のＭＯＳゲート（Ｍ １３，Ｍ１８）は夫々前記基準電位及び前記電源に接続されることによってオン 状態に維持されるようにした請求の範囲６項記載の回路。