JPH04113714A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH04113714A JPH04113714A JP2233784A JP23378490A JPH04113714A JP H04113714 A JPH04113714 A JP H04113714A JP 2233784 A JP2233784 A JP 2233784A JP 23378490 A JP23378490 A JP 23378490A JP H04113714 A JPH04113714 A JP H04113714A
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- JP
- Japan
- Prior art keywords
- power supply
- voltage
- supply voltage
- circuit
- input
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積装置に関し、特に外部からの入力信
号を内部信号に変換する入力回路に関す〔従来の技術〕 従来の半導体集積装置の入力回路を第６図に示す。Ｑｌ
はＰチャネルＭＯＳＦＥＴでＱｌはＮチャネルＭＯＳＦ
ＥＴであり外部入力信号Ｖｉｎを入力しＶｏｕｔを出力
するインバータを構成している。ＶＯｕｔがＨレベルと
Ｌレベルに分かれるＶｉｎの境界値を論理しきい値ＶＬ
と言いＱｌとＱｌの電流能力βの比と電源電圧Ｖｄｄで
決まるＴＴＬと直接接続を可能にするためＶＬはＴＴＬ
のＨレベル２，２ｖとＬレベル０８ｖの中間値である約
１．５ｖに設定する必要がある。第５図は第６図の回路
のＶｄｄに対するＶＬの特性を示している。ＶＬはＶｄ
ｄにほぼ比例しＶｄｄが高（なるにつれてＶＬも高（な
る。
号を内部信号に変換する入力回路に関す〔従来の技術〕 従来の半導体集積装置の入力回路を第６図に示す。Ｑｌ
はＰチャネルＭＯＳＦＥＴでＱｌはＮチャネルＭＯＳＦ
ＥＴであり外部入力信号Ｖｉｎを入力しＶｏｕｔを出力
するインバータを構成している。ＶＯｕｔがＨレベルと
Ｌレベルに分かれるＶｉｎの境界値を論理しきい値ＶＬ
と言いＱｌとＱｌの電流能力βの比と電源電圧Ｖｄｄで
決まるＴＴＬと直接接続を可能にするためＶＬはＴＴＬ
のＨレベル２，２ｖとＬレベル０８ｖの中間値である約
１．５ｖに設定する必要がある。第５図は第６図の回路
のＶｄｄに対するＶＬの特性を示している。ＶＬはＶｄ
ｄにほぼ比例しＶｄｄが高（なるにつれてＶＬも高（な
る。
従来の半導体集積装置の入力回路は第５図のようにＶｄ
ｄに比例してＶＬが上昇する。そのためＶＬがｏ、 ｓ
ｖより低くなるＶｄｄ１以下とＶＬが２．２■より高
くなるＶｄ４２以上の電源電圧ではＴＴＬ入力に応答で
きず電源電圧範囲はＶ４ｄ１とＶａａ２の間に制限され
る。実際にはＶｄｄｌとＶａａ２の近傍では入力回路が
ノイズの影響を受けやすくなり電源電圧はさらに制約さ
れる。
ｄに比例してＶＬが上昇する。そのためＶＬがｏ、 ｓ
ｖより低くなるＶｄｄ１以下とＶＬが２．２■より高
くなるＶｄ４２以上の電源電圧ではＴＴＬ入力に応答で
きず電源電圧範囲はＶ４ｄ１とＶａａ２の間に制限され
る。実際にはＶｄｄｌとＶａａ２の近傍では入力回路が
ノイズの影響を受けやすくなり電源電圧はさらに制約さ
れる。
以上のように従来の入力回路はＴＴＬとの大力レベルの
互換を得る上で電源電圧のマージンを十分にとることが
困難であった。
互換を得る上で電源電圧のマージンを十分にとることが
困難であった。
本発明はこのような間頌点を解決するためになされたも
ので、ＴＴＬ入力が可能で広い電源電圧マージンを持っ
た半導体集信装置を提供することを目的とする。
ので、ＴＴＬ入力が可能で広い電源電圧マージンを持っ
た半導体集信装置を提供することを目的とする。
本発明の半導体集積装置は、外部から供給される電源電
圧の変化に対して一定の電圧値を保つ第１の信号を発生
する基準電圧発生回路と、前記第１の信号と電源電圧を
比較し電源電圧が規定された値以上の時に第２の信号を
発生する電源電圧判定回路と、外部からの入力信号から
内部信号を生成する入力回路を含み、前記第２の信号に
より前記入力回路のＨレベルとＬレベルの論理しきい値
電圧を切り換えることを特徴とする。
圧の変化に対して一定の電圧値を保つ第１の信号を発生
する基準電圧発生回路と、前記第１の信号と電源電圧を
比較し電源電圧が規定された値以上の時に第２の信号を
発生する電源電圧判定回路と、外部からの入力信号から
内部信号を生成する入力回路を含み、前記第２の信号に
より前記入力回路のＨレベルとＬレベルの論理しきい値
電圧を切り換えることを特徴とする。
〔実施例〕
以下、本発明の実施例を図面を用い−Ｃ説明する。第１
図は不発明にかかる第１の実施例を示す半導体集信装置
の入力回路である。外部からの人力信号ＶｉｎはＱｌと
Ｑ２のゲートに入力される。
図は不発明にかかる第１の実施例を示す半導体集信装置
の入力回路である。外部からの人力信号ＶｉｎはＱｌと
Ｑ２のゲートに入力される。
ＱｌとＶａａ間にはゲートが接地され常に導通状態のＱ
３と■２がゲートに与えられるＱ４が並列に接続されて
いる。１は基準電圧発生回路であり負荷素子Ｑ１０とゲ
ートがドレインに接続されたＱｌ １ 、 Ｑｌ ２が
直列に接続され基ｒ＄電圧ｖ１を出力する。２はｖｌと
電源電圧を比較し電源電圧判定信号ｖ２を出力する電源
電圧判定回路である基準電圧発生回路１のＱＩＯに対し
てＱ１１Ｑ１２の電流能力βを十分に太き（することに
よりｖｌの電圧はＱｌｌとＱ１０のしきい値電圧になり
、Ｖｄｄによらずほぼ一定の電圧に保たれるまた■１を
入力としたＱ２０．Ｑ２１のインバータは論理しきい値
電圧Ｖ２Ｌを境にＨｔＬをＶｌに出力する。即ち■１が
Ｖ２Ｌより低いときにｖ２はＨレベルでありｖｌがＶ２
Ｌより高いときにｖ２はＬレベルになる。このＶ２Ｌは
Ｖｄ（ｌにより変化しＶｄｄが高（なるにつれてＶ２Ｌ
も高（なる。第５図はＶｉ、Ｖ２Ｌ、Ｖｌの電源電圧Ｖ
ｄｄに対する特性を示す。ｖｌはほぼ一定であるのに対
してＶ２ＬはＶａａに比例して上昇するここでＶａを境
にＶｄｄがＶａより低いときはＶｌ）Ｖ２ＬでありＶｄ
ｄがＶａより高いときはＶｌ＜Ｖ２Ｌであることがわか
る。以上のように第１図の電源電圧判定回路２はＶｄｄ
がＶａと比較して低いか高いかを判定しｖ２を出力する
。
３と■２がゲートに与えられるＱ４が並列に接続されて
いる。１は基準電圧発生回路であり負荷素子Ｑ１０とゲ
ートがドレインに接続されたＱｌ １ 、 Ｑｌ ２が
直列に接続され基ｒ＄電圧ｖ１を出力する。２はｖｌと
電源電圧を比較し電源電圧判定信号ｖ２を出力する電源
電圧判定回路である基準電圧発生回路１のＱＩＯに対し
てＱ１１Ｑ１２の電流能力βを十分に太き（することに
よりｖｌの電圧はＱｌｌとＱ１０のしきい値電圧になり
、Ｖｄｄによらずほぼ一定の電圧に保たれるまた■１を
入力としたＱ２０．Ｑ２１のインバータは論理しきい値
電圧Ｖ２Ｌを境にＨｔＬをＶｌに出力する。即ち■１が
Ｖ２Ｌより低いときにｖ２はＨレベルでありｖｌがＶ２
Ｌより高いときにｖ２はＬレベルになる。このＶ２Ｌは
Ｖｄ（ｌにより変化しＶｄｄが高（なるにつれてＶ２Ｌ
も高（なる。第５図はＶｉ、Ｖ２Ｌ、Ｖｌの電源電圧Ｖ
ｄｄに対する特性を示す。ｖｌはほぼ一定であるのに対
してＶ２ＬはＶａａに比例して上昇するここでＶａを境
にＶｄｄがＶａより低いときはＶｌ）Ｖ２ＬでありＶｄ
ｄがＶａより高いときはＶｌ＜Ｖ２Ｌであることがわか
る。以上のように第１図の電源電圧判定回路２はＶｄｄ
がＶａと比較して低いか高いかを判定しｖ２を出力する
。
次に第１図のＱ６とＱ４の働きについて説明する。ｃｔ
３は常に導通状態でありＱ４が導通のときはＱ１〜Ｑ４
によって入力回路の論理しきい値電圧が決定される。Ｑ
４が非導通のときはＱ１〜Ｑ３で論理しきい値が決まる
。このときＱ５とＱ４が並列につながるためＱ４が導通
のときに対して非導通のときは入力回路の論理しきい値
電圧が低くなる。Ｑ４は２のｖ２によって制御されるた
めこの入力回路の論理しきい値電圧は電′ｇ電圧により
２段階に切り換わることになる。
３は常に導通状態でありＱ４が導通のときはＱ１〜Ｑ４
によって入力回路の論理しきい値電圧が決定される。Ｑ
４が非導通のときはＱ１〜Ｑ３で論理しきい値が決まる
。このときＱ５とＱ４が並列につながるためＱ４が導通
のときに対して非導通のときは入力回路の論理しきい値
電圧が低くなる。Ｑ４は２のｖ２によって制御されるた
めこの入力回路の論理しきい値電圧は電′ｇ電圧により
２段階に切り換わることになる。
第４図は第１図の入力回路のＶｄｄに対する論理しきい
値電圧ＶＬの特性を示している。ＶａａがＶａより低い
状態ではＶＩ、はＱ１〜Ｑ４で決まるＡに一致している
が、Ｖｔ１ｃＬがＶａより高い状態になるとＱ４は非導
通になるためＱ１〜Ｑ３の特性ＥＫ移る。この入力回路
がＴＴＬレベルの信号を証別できるＶｄｄの範囲は第４
図のＶｄｄｌからＶａａ２までの間になる。
値電圧ＶＬの特性を示している。ＶａａがＶａより低い
状態ではＶＩ、はＱ１〜Ｑ４で決まるＡに一致している
が、Ｖｔ１ｃＬがＶａより高い状態になるとＱ４は非導
通になるためＱ１〜Ｑ３の特性ＥＫ移る。この入力回路
がＴＴＬレベルの信号を証別できるＶｄｄの範囲は第４
図のＶｄｄｌからＶａａ２までの間になる。
第２図は本発明の第２の実施例を示す大力回路である。
Ｑ３ｔＱ４はＮチャネルＭＯ３ＦＥＴでありＱ２と妥地
線の間に並列に接続されている。
線の間に並列に接続されている。
Ｑ６はゲートがＶ（ｉｄにつながり常に導通状態であり
、Ｑ４は２の電源電圧判定信号ｖ２によって導通状態が
制御される。ｖｄｄが低いときはｖ２はＬレベルでＱ４
は非導通であるがＶｄ（１が高くなるとｖ２がＨレベル
になりＱ４が導通する。するとこの入力回路の論理しき
い値電圧は低下するため第１図と同様に第４図のように
特性が変化する。
、Ｑ４は２の電源電圧判定信号ｖ２によって導通状態が
制御される。ｖｄｄが低いときはｖ２はＬレベルでＱ４
は非導通であるがＶｄ（１が高くなるとｖ２がＨレベル
になりＱ４が導通する。するとこの入力回路の論理しき
い値電圧は低下するため第１図と同様に第４図のように
特性が変化する。
以上、本発明の実施例について説明したが本発明は上記
の例に限定されるものではなく基準電圧を生成する方法
、基準電圧と電源電圧を比較、判定する方法は他にもさ
まざまなものが考えられるまたＭＯＳＦＥＴに限らずバ
イポーラトランジスタ、ＪＦＥＴなど他のデバイスを使
って回路を構成することも可能である。
の例に限定されるものではなく基準電圧を生成する方法
、基準電圧と電源電圧を比較、判定する方法は他にもさ
まざまなものが考えられるまたＭＯＳＦＥＴに限らずバ
イポーラトランジスタ、ＪＦＥＴなど他のデバイスを使
って回路を構成することも可能である。
以上のように本発明によれば電源電圧の変化による入力
回路の論理しきい値電圧の変動幅が少ないため固定され
た入力レベルに対し℃電源電圧マージンの広い半導体集
信装置を実現することが可能になる。また入力信号レベ
ルと論理しきい値電圧の差を広（とれるためノイズに対
する入力回路の誤動作を防止する上でも効果がある。
回路の論理しきい値電圧の変動幅が少ないため固定され
た入力レベルに対し℃電源電圧マージンの広い半導体集
信装置を実現することが可能になる。また入力信号レベ
ルと論理しきい値電圧の差を広（とれるためノイズに対
する入力回路の誤動作を防止する上でも効果がある。
第１図は本発明の半導体装置の入力回路の第１の実施例
を示す回路図であり、第２区は第２の実施例を示す回路
図である。第５図は本発明で使用する基準電圧発生回路
と電源電圧判定回路の特性を示す図である。第４図は本
発明の入力回路の論理しきい値電圧の特性を示す図であ
る。第５図は従来の方法による入力回路の論理しきい値
電圧の特性を示す図、第６図は従来の半導体集噴装置の
入力回路を示す図。 Ｖｉｎ・・・・・・・・・外部入力信号ＶＯｕｔ・・・
・・・入力回路の出力 １・・・・・・・・・・・・・・・基準電圧発生回路２
・・・・・・・・・・・・・・・電源電圧判定回路ｖ１
・・・・・・・・・・・・基準電圧■２・・・・・・・
・・・・・電源電圧判定信号第４図 第５図 第６図 第３図
を示す回路図であり、第２区は第２の実施例を示す回路
図である。第５図は本発明で使用する基準電圧発生回路
と電源電圧判定回路の特性を示す図である。第４図は本
発明の入力回路の論理しきい値電圧の特性を示す図であ
る。第５図は従来の方法による入力回路の論理しきい値
電圧の特性を示す図、第６図は従来の半導体集噴装置の
入力回路を示す図。 Ｖｉｎ・・・・・・・・・外部入力信号ＶＯｕｔ・・・
・・・入力回路の出力 １・・・・・・・・・・・・・・・基準電圧発生回路２
・・・・・・・・・・・・・・・電源電圧判定回路ｖ１
・・・・・・・・・・・・基準電圧■２・・・・・・・
・・・・・電源電圧判定信号第４図 第５図 第６図 第３図
Claims (1)
- 外部から供給される電源電圧の変化に対して一定の電圧
値を保つ第１の信号を発生する基準電圧発生回路と、前
記第１の信号と電源電圧を比較し電源電圧が規定された
値以上の時に第２の信号を発生する電源電圧判定回路と
、外部からの入力信号から内部信号を生成する入力回路
を含み、前記第２の信号により前記入力回路のＨレベル
とＬレベルの論理しきい値電圧を切り換えることを特徴
とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233784A JPH04113714A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2233784A JPH04113714A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04113714A true JPH04113714A (ja) | 1992-04-15 |
Family
ID=16960517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2233784A Pending JPH04113714A (ja) | 1990-09-04 | 1990-09-04 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04113714A (ja) |
-
1990
- 1990-09-04 JP JP2233784A patent/JPH04113714A/ja active Pending
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