KR20160035737A - 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템 - Google Patents

솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템 Download PDF

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KR20160035737A
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삼성전자주식회사
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Abstract

솔리드 스테이트 드라이브는 컨트롤러, 매핑 테이블 및 버퍼 메모리를 포함한다. 컨트롤러는 제1 입출력부 및 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 제2 입출력부를 통해 데이터를 제공하고 제1 입출력부를 통해 데이터의 논리적 어드레스를 제공한다. 매핑 테이블은 제1 입출력부를 통해 컨트롤러와 연결되고, 제1 입출력부를 통해서 전달되는 데이터의 논리적 어드레스를 데이터에 상응하는 물리적 어드레스에 매핑한다. 버퍼 메모리는 제2 입출력부를 통해 컨트롤러와 연결되고, 제2 입출력부를 통해서 전달되는 데이터를 버퍼링한다. 본 발명에 따른 솔리드 스테이트 드라이브를 사용하면, 제1 입출력부와 제2 입출력부가 분리하여 배치됨으로써 솔리드 스테이트 드라이브의 동작 속도를 높일 수 있다.

Description

솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템{SOLID STATE DRIVE AND COMPUTING SYSTEM INCLUDING THE SAME}

본 발명은 저장 장치에 관한 것으로서, 보다 상세하게는 솔리드 스테이트 드라이브 및 이를 포함하는 컴퓨팅 시스템에 관한 것이다.

컴퓨터 시스템들과 같은 전자 시스템들의 데이터 저장 장치로서 자기 디스크들이 전통적으로 사용되었다. 그러나, 반도체 기술의 발전에 따라 컴퓨터 시스템들과 휴대용 장치들에서 자기 디스크 대신 플래시 메모리(예를 들어, NAND-타입 플래시 메모리)를 데이터 저장 장치로서 사용하는 솔리드 스테이트 드라이브(Solid State Drive; SSD)가 점차 사용되는 추세이다. 또한 솔리드 스테이트 드라이브의 동작 속도를 높이기 위한 다양한 연구들이 진행되고 있다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 컨트롤러와 매핑 테이블을 연결하는 제1 입출력부 및 컨트롤러와 버퍼 메모리를 연결하는 제2 입출력부를 분리하여 배치함으로써 동작 속도를 높일 수 있는 솔리드 스테이트 드라이브를 제공하는 것이다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 컨트롤러와 매핑 테이블을 연결하는 제1 입출력부 및 컨트롤러와 버퍼 메모리를 연결하는 제2 입출력부를 분리하여 배치함으로써 동작 속도를 높일 수 있는 컴퓨팅 시스템을 제공하는 것이다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브는 컨트롤러, 매핑 테이블 및 버퍼 메모리를 포함한다. 상기 컨트롤러는 제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공한다. 상기 매핑 테이블은 상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑한다. 상기 버퍼 메모리는 상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링한다.

예시적인 실시예에 있어서, 상기 컨트롤러는 상기 데이터 및 상기 논리적 어드레스를 포함하는 입력 신호로부터 상기 데이터 및 상기 논리적 어드레스를 분리하는 선택부를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 선택부는 상기 논리적 어드레스를 상기 제1 입출력부를 통해서 상기 매핑 테이블에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 선택부는 상기 데이터를 상기 제2 입출력부를 통해서 상기 버퍼 메모리에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 매핑 테이블의 크기는 상기 버퍼 메모리의 크기보다 클 수 있다.

예시적인 실시예에 있어서, 상기 제2 입출력부를 통해서 전달되는 상기 데이터의 전달 속도는 상기 제1 입출력부를 통해서 전달되는 상기 논리적 어드레스의 전달 속도와 상이할 수 있다.

예시적인 실시예에 있어서, 상기 제2 입출력부를 통해서 전달되는 상기 데이터의 전달 속도는 상기 제1 입출력부를 통해서 전달되는 상기 논리적 어드레스의 전달 속도 보다 빠를 수 있다.

예시적인 실시예에 있어서, 상기 제1 입출력부는 상기 논리적 어드레스를 전달하는 적어도 하나의 제1 입출력 라인을 포함하고, 상기 제2 입출력부는 상기 데이터를 전달하는 복수의 제2 입출력 라인들을 포함할 수 있다.

예시적인 실시예에 있어서, 상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수와 상이할 수 있다.

예시적인 실시예에 있어서, 상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수보다 작을 수 있다.

예시적인 실시예에 있어서, 상기 적어도 하나의 제1 입출력 라인의 수는 상기 솔리드 스테이트 드라이브 장치의 동작 속도에 기초하여 결정될 수 있다.

예시적인 실시예에 있어서, 상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수와 동일할 수 있다.

예시적인 실시예에 있어서, 상기 적어도 하나의 제1 입출력 라인의 수는 1일 수 있다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브는 컨트롤러, 매핑 테이블, 버퍼 메모리 및 저장 메모리를 포함한다. 상기 컨트롤러는 제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공한다. 상기 매핑 테이블은 상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑한다. 상기 버퍼 메모리는 상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링한다. 상기 저장 메모리는 상기 데이터를 저장한다.

예시적인 실시예에 있어서, 상기 데이터에 상응하는 물리적 어드레스는 상기 저장 메모리의 물리적 어드레스들에 중 하나일 수 있다.

예시적인 실시예에 있어서, 상기 컨트롤러는 상기 데이터에 상응하는 상기 물리적 어드레스를 상기 매핑 테이블로부터 상기 제1 입출력부를 통해서 전달받고, 상기 물리적 어드레스를 상기 저장 메모리에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 컨트롤러는 상기 데이터를 상기 버퍼 메모리로부터 상기 제2 입출력부를 통해서 전달받고, 상기 데이터를 상기 저장 메모리에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 데이터는 상기 저장 메모리의 상기 물리적 어드레스에 저장될 수 있다.

예시적인 실시예에 있어서, 상기 제1 입출력부에 포함되는 제1 입출력 라인의 수는 상기 제2 입출력부에 포함되는 제2 입출력 라인의 수보다 작거나 같을 수 있다.

예시적인 실시예에 있어서, 상기 제1 입출력부에 포함되는 제1 입출력 라인의 수는 상기 솔리드 스테이트 드라이브 장치의 동작 속도에 기초하여 결정될 수 있다.

본 발명의 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 컴퓨팅 시스템은 프로세서 및 솔리드 스테이트 드라이브를 포함한다. 상기 솔리드 스테이트 드라이브는 컨트롤러, 매핑 테이블 및 버퍼 메모리를 포함한다. 상기 프로세서는 데이터 및 상기 데이터의 논리적 어드레스를 포함하는 입력 신호를 제공한다. 상기 솔리드 스테이트 드라이브는 상기 입력 신호를 수신하고, 상기 데이터를 상기 데이터에 상응하는 물리적 어드레스에 저장한다. 상기 컨트롤러는 제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공한다. 상기 매핑 테이블는 상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑한다. 상기 버퍼 메모리는 상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링한다.

예시적인 실시예에 있어서, 상기 컨트롤러는 상기 데이터 및 상기 논리적 어드레스를 분리하는 선택부를 포함할 수 있다.

예시적인 실시예에 있어서, 상기 선택부는 상기 논리적 어드레스를 상기 제1 입출력부를 통해서 상기 매핑 테이블에 제공할 수 있다. 상기 선택부는 상기 데이터를 상기 제2 입출력부를 통해서 상기 버퍼 메모리에 제공할 수 있다.

예시적인 실시예에 있어서, 상기 솔리드 스테이트 드라이브는 상기 컨트롤러, 상기 버퍼 메모리 및 상기 매핑 테이블의 각각에 전원 전압을 공급하는 파워 관리부를 더 포함할 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브에서는 컨트롤러와 매핑 테이블을 연결하는 제1 입출력부 및 컨트롤러와 버퍼 메모리를 연결하는 제2 입출력부를 분리하여 배치함으로써 동작 속도를 높일 수 있다.

도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 2는 기존의 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 3은 솔리드 스테이트 드라이브의 용량에 따른 버퍼 메모리 및 매핑 테이블의 용량을 나타내는 도면이다.
도 4는 버퍼 메모리 및 매핑 테이블의 용량에 따른 기생 커패시턴스 및 동작 속도를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 6은 도 5의 솔리드 스테이트 드라이브에 포함되는 매핑 테이블 및 버퍼 메모리의 저장 용량을 설명하기 위한 도면이다.
도 7은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 속도 및 기존의 솔리드 스테이트 드라이브의 동작 속도를 설명하기 위한 도면이다.
도 8은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 일 예를 나타내는 도면이다.
도 9는 도 1의 솔리드 스테이트 드라이브에 포함되는 제2 입출력부의 일 예를 나타내는 도면이다.
도 10은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 다른 예를 나타내는 도면이다.
도 11은 도 1의 솔리드 스테이트 드라이브의 동작 속도에 따른 제1 입출력 라인의 수를 설명하기 위한 도면이다.
도 12는 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 또 다른 예를 나타내는 도면이다.
도 13은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 또 다른 예를 나타내는 도면이다.
도 14는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 15는 도 14의 솔리드 스테이트 드라이브에 포함되는 메모리 장치를 나타내는 블록도이다.
도 16은 도 14의 솔리드 스테이트 드라이브에 포함되는 저장 메모리의 일 예를 나타내는 도면이다.
도 17은 도 14의 솔리드 스테이트 드라이브에 포함되는 저장 메모리의 다른 예를 나타내는 도면이다.
도 18은 도 14의 솔리드 스테이트 드라이브에 포함되는 저장 메모리의 또 다른 예을 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 20은 도 19의 컴퓨팅 시스템에 포함되는 솔리드 스테이트 드라이브를 나타내는 블록도이다.
도 21은 도 20의 솔리드 스테이트 드라이브에 포함되는 컨트롤러의 일 예를 나타내는 블록도이다.
도 22은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되지 않는다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.

도 1을 참조하면, 솔리드 스테이트 드라이브(10)는 컨트롤러(100), 매핑 테이블(300) 및 버퍼 메모리(500)를 포함한다. 컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결될 수 있다. 컨트롤러(100)는 제2 입출력부(400)를 통해 데이터(DATA)를 제공할 수 있다. 컨트롤러(100)는 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공할 수 있다.

매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결될 수 있다. 매핑 테이블(300)은 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑할 수 있다. 매핑 테이블(300)은 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 매핑 테이블(300)은 디램을 이용하여 구현될 수 있다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결될 수 있다. 도14를 참조하여 후술하는 바와 같이 버퍼 메모리(500)는 솔리드 스테이트 드라이브(10)의 외부로부터 고속으로 전달되는 데이터를 저속으로 동작하는 저장 메모리(600)에 저장하기 위한 버퍼로서 사용될 수 있다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링할 수 있다. 버퍼 메모리(500)는 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 버퍼 메모리(500)는 디램을 이용하여 구현될 수 있다.

예를 들어 제1 입출력부(200)와 제2 입출력부(400)는 솔리드 스테이트 드라이브(10) 내에 분리하여 배치될 수 있다. 제1 입출력부(200)와 연결되는 매핑 테이블(300)은 저속으로 동작할 수 있다. 제2 입출력부(400)와 연결되는 버퍼 메모리(500)는 고속으로 동작할 수 있다. 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 데이터(DATA)의 논리적 어드레스(ADDR_L)가 전달될 수 있다. 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 데이터(DATA)가 전달될 수 있다. 예를 들어 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 데이터(DATA)는 4 KB일 수 있다. 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 이 경우, 4 KB의 데이터(DATA)가 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 32 비트의 논리적 어드레스(ADDR_L)는 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달될 수 있다. 따라서 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 4 KB의 데이터(DATA)는 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 32 비트의 논리적 어드레스(ADDR_L)보다 빠르게 전달될 필요가 있다.

도 2는 기존의 솔리드 스테이트 드라이브를 나타내는 블록도이다.

도 2를 참조하면, 기존의 솔리드 스테이트 드라이브(10a)는 컨트롤러(100a) 및 매핑/버퍼 메모리(300a)를 포함할 수 있다. 매핑/버퍼 메모리(300a)는 비휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어 매핑/버퍼 메모리(300a)는 디램을 이용하여 구현될 수 있다.

매핑/버퍼 메모리(300a)는 매핑 테이블 및 버퍼 메모리를 포함할 수 있다. 컨트롤러(100a)는 매핑/버퍼 메모리(300a)와 입출력부(200a)를 통해서 연결될 수 있다. 입출력부(200a)는 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 데이터(DATA) 및 데이터(DATA)의 논리적 어드레스(ADDR_L)를 분리하지 않고 전달할 수 있다. 솔리드 스테이드 드라이브의 동작 속도가 증가함에 따라 입출력부(200a)를 통해서 전달되는 데이터(DATA)는 빠르게 전달될 필요가 있다. 예를 들어, 입출력부(200a)를 통해서 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달되는 데이터(DATA)는 4 KB일 수 있다. 입출력부(200a)를 통해서 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 4 KB의 데이터(DATA)가 입출력부(200a)를 통해서 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달되는 동안 32 비트의 논리적 어드레스(ADDR_L)는 입출력부(200a)를 통해서 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달될 수 있다. 그러나, 기존의 솔리드 스테이트 드라이브(10a)에 포함되는 입출력부(200a)는 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 데이터(DATA) 및 데이터(DATA)의 논리적 어드레스(ADDR_L)를 분리하지 않고 전달하기 때문에, 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달되는 데이터(DATA)의 속도와 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달되는 논리적 어드레스(ADDR_L)의 속도를 달리할 수 없다.

도 3은 솔리드 스테이트 드라이브의 용량에 따른 버퍼 메모리 및 매핑 테이블의 용량을 나타내는 도면이고, 도 4는 버퍼 메모리 및 매핑 테이블의 용량에 따른 기생 커패시턴스 및 동작 속도를 나타내는 도면이다.

도 3 및 도 4를 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 데이터(DATA)를 저장하기 위해서 사용될 수 있다. 예를 들어, 비휘발성 메모리는 낸드 플래시 메모리를 포함할 수 있다. 휘발성 메모리는 데이터(DATA)를 버퍼링하는 버퍼 메모리(500)로 사용될 수 있다. 또한 휘발성 메모리는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 물리적 어드레스(ADDR_P)로 매핑하는 매핑 테이블(300)로 사용될 수 있다. 예를 들어 휘발성 메모리는 디램을 포함할 수 있다.

솔리드 스테이트 드라이브(10)의 저장 용량이 증가하면, 솔리드 스테이트 드라이브(10)에 포함되는 비휘발성 메모리의 저장 용량이 증가할 수 있다. 비휘발성 메모리에는 데이터(DATA)가 저장될 수 있다. 솔리드 스테이트 드라이브(10)에 포함되는 비휘발성 메모리의 저장 용량이 증가하면 매핑/버퍼 메모리(300a)의 저장 용량은 증가할 수 있다. 즉, 솔리드 스테이트 드라이브(10)에 포함되는 비휘발성 메모리의 저장 용량이 증가하면 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리의 저장 용량이 증가할 수 있다. 예를 들어, 솔리드 스테이트 드라이브(10)에 포함되는 비휘발성 메모리는 낸드 플래시 메모리일 수 있다. 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리는 디램일 수 있다. 비휘발성 메모리의 저장 용량이 2 TB에서 4 TB로 증가하는 경우, 매핑/버퍼 메모리(300a)를 포함하는 휘발성 메모리의 저장 용량은 2 GB에서 4 GB로 증가할 수 있다.

비휘발성 메모리의 저장 용량이 증가하면 휘발성 메모리의 저장 용량이 증가할 수 있다. 휘발성 메모리의 저장 용량이 증가하면, 입출력부(200a)의 기생 커패시턴스는 증가할 수 있다. 입출력부(200a)의 기생 커패시턴스가 증가하면, 컨트롤러(100a)와 매핑/버퍼 메모리(300a) 사이에 전달되는 데이터(DATA)의 속도가 감소할 수 있다. 예를 들어, 비휘발성 메모리의 저장 용량이 2 TB에서 4 TB로 증가하면, 매핑/버퍼 메모리(300a)의 저장 용량은 2 GB에서 4 GB로 증가할 수 있다. 매핑/버퍼 메모리(300a)의 저장 용량이 2 GB에서 4 GB로 증가하면, 컨트롤러(100a)와 매핑/버퍼 메모리(300a) 사이를 연결하는 입출력부(200a)의 기생 커패시터가 증가할 수 있다. 따라서 입출력부(200a)의 기생 커패시턴스가 증가하면, 컨트롤러(100a)와 매핑/버퍼 메모리(300a) 사이에 전달되는 데이터(DATA)의 속도가 감소할 수 있다.

따라서 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)에서는 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치함으로써 기생 커패시턴스에 의한 동작 속도의 감소를 방지할 수 있다. 따라서 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치하면 고용량/고속 솔리드 스테이트 드라이브(10)를 구현할 수 있다.

도 5는 본 발명의 일 실시예에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.

도 5를 참조하면, 솔리드 스테이트 드라이브(10)는 컨트롤러(100), 매핑 테이블(300) 및 버퍼 메모리(500)를 포함할 수 있다. 컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결되고, 제2 입출력부(400)를 통해 데이터(DATA)를 제공하고 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공한다. 매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결되고, 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑한다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결되고, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링한다.

예시적인 실시예에 있어서, 컨트롤러(100)는 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 포함하는 입력 신호(IS)로부터 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 분리하는 선택부(110)를 포함할 수 있다. 예를 들어, 입력 신호(IS)는 데이터(DATA) 및 데이터(DATA)의 논리적 어드레스(ADDR_L)를 포함할 수 있다. 본 발명에 따른 솔리드 스테이트 드라이브(10)에서는 논리적 어드레스(ADDR_L)가 전달되는 제1 입출력부(200) 및 데이터(DATA)가 전달되는 제2 입출력부(400)가 분리되어 있기 때문에, 컨트롤러(100)에 포함되는 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 분리하여 제공할 수 있다.

예시적인 실시예에 있어서, 선택부(110)는 논리적 어드레스(ADDR_L)를 제1 입출력부(200)를 통해서 매핑 테이블(300)에 제공할 수 있다. 예를 들어, 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L) 중 논리적 어드레스(ADDR_L)를 선택하여 제1 입출력부(200)에 제공할 수 있다. 제1 입출력부(200)에 제공되는 논리적 어드레스(ADDR_L)는 매핑 테이블(300)에 전달될 수 있다.

예시적인 실시예에 있어서, 선택부(110)는 데이터(DATA)를 제2 입출력부(400)를 통해서 버퍼 메모리(500)에 제공할 수 있다. 예를 들어, 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L) 중 데이터(DATA)를 선택하여 제2 입출력부(400)에 제공할 수 있다. 제2 입출력부(400)에 제공되는 데이터(DATA)는 버퍼 메모리(500)에 전달될 수 있다.

도 6은 도 5의 솔리드 스테이트 드라이브에 포함되는 매핑 테이블 및 버퍼 메모리의 저장 용량을 설명하기 위한 도면이다.

도 6을 참조하면, 솔리드 스테이트 드라이브(10)는 비휘발성 메모리 및 휘발성 메모리를 포함할 수 있다. 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리는 데이터(DATA)를 버퍼링하는 버퍼 메모리(500)로 사용될 수 있다. 또한 솔리드 스테이트 드라이브(10)에 포함되는 휘발성 메모리는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 물리적 어드레스(ADDR_P)로 매핑하는 매핑 테이블(300)로 사용될 수 있다. 예를 들어 휘발성 메모리는 디램을 포함할 수 있다.

솔리드 스테이트 드라이브(10)에 포함되는 디램은 매핑 테이블(300) 및 버퍼 메모리(500)를 포함할 수 있다. 예를 들어, 디램의 저장 용량은 9 GB일 수 있다. 디램의 저장 용량이 9 GB인 경우, 매핑 테이블(300)은 8.1 GB이고, 버퍼 메모리(500)는 0.9 GB일 수 있다.

매핑 테이블(300)은 데이터(DATA)의 논리적 어드레스(ADDR_L)를 물리적 어드레스(ADDR_P)로 매핑하기 위하여 사용될 수 있다. 논리적 어드레스(ADDR_L)는 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 저속으로 전달될 수 있다. 논리적 어드레스(ADDR_L)는 저속으로 전달될 수 있다. 버퍼 메모리(500)는 데이터(DATA)를 버퍼링하기 위해 사용될 수 있다. 데이터(DATA)는 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 고속으로 전달될 수 있다.

예를 들어, 이 경우, 기존의 솔리드 스테이트 드라이브(10a)처럼 하나의 입출력부를 이용하여 데이터(DATA)와 논리적 어드레스(ADDR_L)를 컨트롤러(100a)로부터 매핑/버퍼 메모리(300a)로 전달한다면, 매핑/버퍼 메모리(300a)의 저장 용량이 9 GB이기 때문에 입출력부의 기생 커패시턴스는 증가할 수 있다. 입출력부의 기생 커패시턴스가 증가하면, 컨트롤러(100a)와 매핑/버퍼 메모리(300a) 사이에 전달되는 데이터(DATA)의 속도가 감소할 수 있다.

반면에 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)처럼 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하면, 솔리드 스테이트 드라이브(10)의 동작 속도를 증가시킬 수 있다. 예를 들어, 디램의 저장 용량은 9 GB일 수 있다. 디램의 저장 용량이 9 GB인 경우, 매핑 테이블(300)은 8.1 GB이고, 버퍼 메모리(500)는 0.9 GB일 수 있다. 매핑 테이블(300)은 8.1 GB이고, 버퍼 메모리(500)는 0.9 GB인 경우, 버퍼 메모리(500)와 연결되는 제2 입출력부(400)의 기생 커패시턴스는 매핑 테이블(300)과 연결되는 제1 입출력부(200)의 기생 커패시턴스 보다 매우 작을 수 있다. 버퍼 메모리(500)와 연결되는 제2 입출력부(400)의 기생 커패시턴스는 매핑 테이블(300)과 연결되는 제1 입출력부(200)의 기생 커패시턴스 보다 매우 작으면, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 속도는 제1 입출력부(200)를 통해서 전달되는 논리적 어드레스(ADDR_L)의 속도 보다 매우 빠를 수 있다.

예를 들어, 예를 들어 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 데이터(DATA)는 4 KB일 수 있다. 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 이 경우, 4 KB의 데이터(DATA)가 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 32 비트의 논리적 어드레스(ADDR_L)는 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달될 수 있다. 따라서 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 4 KB의 데이터(DATA)는 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 32 비트의 논리적 어드레스(ADDR_L)보다 빠르게 전달될 필요가 있다.

따라서 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)처럼 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하면 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 속도는 증가할 수 있다. 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 속도가 증가하면, 솔리드 스테이트 드라이브(10)의 동작 속도는 증가할 수 있다.

예시적인 실시예에 있어서, 매핑 테이블(300)의 크기는 버퍼 메모리(500)의 크기보다 클 수 있다. 예를 들어, 디램의 저장 용량이 9 GB인 경우, 매핑 테이블(300)은 8.1 GB이고, 버퍼 메모리(500)는 0.9 GB일 수 있다. 이 경우, 매핑 테이블(300)과 연결되는 제1 입출력부(200)의 기생 커패시턴스는 버퍼 메모리(500)와 연결되는 제2 입출력부(400)의 기생 커패시턴스보다 클 수 있다. 제1 입출력부(200)를 통해서 논리적 어드레스(ADDR_L)가 전달될 수 있다. 제2 입출력부(400)를 통해서 데이터(DATA)가 전달될 수 있다. 제1 입출력부(200)와 연결되는 매핑 테이블(300)은 저속으로 동작할 수 있다. 제2 입출력부(400)와 연결되는 버퍼 메모리(500)는 고속으로 동작할 수 있다. 따라서 본 발명에 따른 솔리드 스테이트 드라이브(10)를 사용하면 동작 속도를 증가시킬 수 있다.

예시적인 실시예에 있어서, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 전달 속도는 제1 입출력부(200)를 통해서 전달되는 논리적 어드레스(ADDR_L)의 전달 속도와 상이할 수 있다. 예를 들어, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 전달 속도는 제1 입출력부(200)를 통해서 전달되는 논리적 어드레스(ADDR_L)의 전달 속도 보다 빠를 수 있다.

도 7은 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브의 동작 속도 및 기존의 솔리드 스테이트 드라이브의 동작 속도를 설명하기 위한 도면이다.

도 7을 참조하면, 기존의 솔리드 스테이트 드라이브(10a)는 하나의 입출력부를 통해서 데이터(DATA)와 논리적 어드레스(ADDR_L)를 컨트롤러(100)로부터 매핑/버퍼 메모리(300a)로 전달할 수 있다. 이 경우, 입출력부의 기생 커패시턴스가 증가하게 되므로 컨트롤러(100)로부터 매핑/버퍼 메모리(300a)로 전달되는 데이터(DATA)의 속도가 감소할 수 있다. 예를 들어, 기존의 솔리드 스테이트 드라이브(10a)를 사용하면, 32 비트의 논리적 어드레스(ADDR_L)를 컨트롤러(100)로부터 매핑/버퍼 메모리(300a)로 전달하기 위해서 0.938 ns이 소요될 수 있다. 또한 4 KB의 데이터(DATA)를 컨트롤러(100)로부터 매핑/버퍼 메모리(300a)로 전달하기 위해서 960.512 ns이 소요될 수 있다. 따라서 32 비트의 논리적 어드레스(ADDR_L) 및 4 KB의 데이터(DATA)를 컨트롤러(100)로부터 매핑/버퍼 메모리(300a)로 전달하기 위해서 916.45 ns이 소요될 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)는 제1 입출력부(200)를 통해서 논리적 어드레스(ADDR_L)를 전달하고, 제1 입출력부(200)와 분리되는 제2 입출력부(400)를 통해서 데이터(DATA)를 전달할 수 있다. 이 경우, 데이터(DATA)가 전달되는 제2 입출력부(400)의 기생 커패시턴스가 매우 작기 때문에 솔리드 스테이트 드라이브(10)의 동작 속도는 증가할 수 있다. 예를 들어 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)를 사용하면, 32 비트의 논리적 어드레스(ADDR_L)를 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달하기 위해서 1.25 ns이 소요될 수 있다. 또한 4 KB의 데이터(DATA)를 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달하기 위해서 640 ns이 소요될 수 있다. 따라서 32 비트의 논리적 어드레스(ADDR_L) 및 4 KB의 데이터(DATA)를 컨트롤러(100)로부터 매핑 테이블(300) 및 버퍼 메모리(500)로 전달하기 위해서 641.25 ns이 소요될 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)에서는 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치함으로써 동작 속도를 증가시킬 수 있다.

도 8은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 일 예를 나타내는 도면이고, 도 9는 도 1의 솔리드 스테이트 드라이브에 포함되는 제2 입출력부의 일 예를 나타내는 도면이다.

도 8 및 도 9를 참조하면, 솔리드 스테이트 드라이브(10)는 컨트롤러(100), 매핑 테이블(300) 및 버퍼 메모리(500)를 포함한다. 컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결되고, 제2 입출력부(400)를 통해 데이터(DATA)를 제공하고 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공한다. 매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결되고, 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑한다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결되고, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링한다.

예시적인 실시예에 있어서, 제1 입출력부(200)는 논리적 어드레스(ADDR_L)를 전달하는 적어도 하나의 제1 입출력 라인(FIOL)을 포함하고, 제2 입출력부(400)는 데이터(DATA)를 전달하는 복수의 제2 입출력 라인(SIOL)들을 포함할 수 있다. 예를 들어, 논리적 어드레스(ADDR_L)를 전달하는 제1 입출력부(200)는 제1 입출력 라인들(201 내지 208)을 포함할 수 있다. 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 데이터(DATA)는 4 KB일 수 있다. 4 KB의 데이터(DATA)가 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 32 비트의 논리적 어드레스(ADDR_L)가 컨트롤러(100)로부터 매핑 테이블(300)로 전달될 수 있다. 제1 입출력 라인들(201 내지 208)은 논리적 어드레스(ADDR_L)의 32비트 중 1번부터 8번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 208)은 논리적 어드레스(ADDR_L)의 32비트 중 9번부터 16번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 208)은 논리적 어드레스(ADDR_L)의 32비트 중 17번부터 24번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 208)은 논리적 어드레스(ADDR_L)의 32비트 중 25번부터 32번 비트를 전달할 수 있다.

4 KB의 데이터(DATA)가 제2 입출력부(400)에 포함되는 32개의 제2 입출력 라인들(401 내지 432)을 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 제1 입출력 라인들(201 내지 208)의 각각은 4개 비트에 해당하는 논리적 어드레스(ADDR_L)를 컨트롤러(100)로부터 매핑 테이블(300)로 전달 할 수 있다.

도 10은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 다른 예를 나타내는 도면이다.

도 10을 참조하면, 예시적인 실시예에 있어서, 적어도 하나의 제1 입출력 라인(FIOL)의 수는 복수의 제2 입출력 라인(SIOL)들의 수와 상이할 수 있다. 예시적인 실시예에 있어서, 적어도 하나의 제1 입출력 라인(FIOL)의 수는 복수의 제2 입출력 라인(SIOL)들의 수보다 작을 수 있다.

예를 들어, 논리적 어드레스(ADDR_L)를 전달하는 제1 입출력부(200)는 제1 입출력 라인들(201 내지 204)을 포함할 수 있다. 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 데이터(DATA)는 4 KB일 수 있다. 4 KB의 데이터(DATA)가 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 32 비트의 논리적 어드레스(ADDR_L)가 컨트롤러(100)로부터 매핑 테이블(300)로 전달될 수 있다. 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 1번부터 4번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 5번부터 8번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 9번부터 12번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 13번부터 16번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 17번부터 20번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 21번부터 24번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 25번부터 28번 비트를 전달할 수 있다. 다음으로 제1 입출력 라인들(201 내지 204)은 논리적 어드레스(ADDR_L)의 32비트 중 29번부터 32번 비트를 전달할 수 있다.

4 KB의 데이터(DATA)가 제2 입출력부(400)에 포함되는 32개의 제2 입출력 라인들(401 내지 432)을 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안 제1 입출력 라인들(201 내지 204)의 각각은 8개 비트에 해당하는 논리적 어드레스(ADDR_L)를 컨트롤러(100)로부터 매핑 테이블(300)로 전달 할 수 있다.

도 11은 도 1의 솔리드 스테이트 드라이브의 동작 속도에 따른 제1 입출력 라인의 수를 설명하기 위한 도면이다.

도 11을 참조하면, 적어도 하나의 제1 입출력 라인(FIOL)의 수는 솔리드 스테이트 드라이브(10)의 동작 속도에 기초하여 결정될 수 있다. 솔리드 스테이트 드라이브(10)의 동작 속도가 높으면 제1 입출력 라인(FIOL)의 수를 증가시켜 솔리드 스테이트 드라이브(10)를 구현할 수 있다. 예를 들어 제1 입출력 라인(FIOL)의 수는 4, 8, 16일 수 있다. 제1 입출력 라인(FIOL)의 수가 4인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 느릴 수 있다. 제1 입출력 라인(FIOL)의 수가 8인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 제1 입출력 라인(FIOL)의 수가 4인 경우의 논리적 어드레스(ADDR_L)의 전달 속도보다 빠를 수 있다. 제1 입출력 라인(FIOL)의 수가 16인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 제1 입출력 라인(FIOL)의 수가 8인 경우의 논리적 어드레스(ADDR_L)의 전달 속도보다 빠를 수 있다.

도 12는 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 또 다른 예를 나타내는 도면이다.

도 12를 참조하면, 솔리드 스테이트 드라이브(10)는 컨트롤러(100), 매핑 테이블(300) 및 버퍼 메모리(500)를 포함한다. 컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결되고, 제2 입출력부(400)를 통해 데이터(DATA)를 제공하고 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공한다. 매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결되고, 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑한다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결되고, 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링한다.

예시적인 실시예에 있어서, 적어도 하나의 제1 입출력 라인(FIOL)의 수는 복수의 제2 입출력 라인(SIOL)들의 수와 동일할 수 있다. 제1 입출력부(200)는 제1 입출력 라인(FIOL)을 포함할 수 있다. 제1 입출력부(200)에 포함되는 제1 입출력 라인(FIOL)을 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 논리적 어드레스(ADDR_L)가 전달될 수 있다. 제2 입출력부(400)는 제2 입출력 라인(SIOL)을 포함할 수 있다. 제2 입출력부(400)에 포함되는 제2 입출력 라인(SIOL)을 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 데이터(DATA)가 전달될 수 있다. 예를 들어, 제2 입출력부(400)에 포함되는 제2 입출력 라인(SIOL)의 수는 32일 수 있고, 제1 입출력부(200)에 포함되는 제1 입출력 라인(FIOL)의 수는 32일 수 있다. 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 논리적 어드레스(ADDR_L)가 32비트인 경우, 제1 입출력부(200)에 포함되는 32개의 제1 입출력 라인(FIOL)들을 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 32 비트의 논리적 어드레스(ADDR_L)가 한번에 전달될 수 있다.

도 13은 도 1의 솔리드 스테이트 드라이브에 포함되는 제1 입출력부의 또 다른 예를 나타내는 도면이다.

도 13을 참조하면, 적어도 하나의 제1 입출력 라인(FIOL)의 수는 1일 수 있다. 예를 들어 제1 입출력부(200)에 포함되는 제1 입출력 라인(FIOL)의 수는 1일 수 있다. 데이터(DATA)는 4KB이고, 논리적 어드레스(ADDR_L)는 32 비트일 수 있다. 논리적 어드레스(ADDR_L)가 32비트인 경우, 제1 입출력부(200)에 포함되는 1개의 제1 입출력 라인(201)을 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 32 비트의 논리적 어드레스(ADDR_L)가 전달될 수 있다. 이 경우, 논리적 어드레스(ADDR_L)는 1개의 제1 입출력 라인(201)을 통해서 1 비트씩 순차적으로 전달될 수 있다. 예를 들어, 4 KB의 데이터(DATA)가 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 전달되는 동안, 32 비트의 논리적 어드레스(ADDR_L)가 제1 입출력부(200)에 포함되는 1 개의 제1 입출력 라인(201)을 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달될 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10)에서는 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치함으로써 기생 커패시턴스에 의한 동작 속도의 감소를 방지할 수 있다. 따라서 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치하면 고용량/고속 솔리드 스테이트 드라이브(10)를 구현할 수 있다.

도 14는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 나타내는 블록도이다.

도 14를 참조하면, 솔리드 스테이트 드라이브(10b)는 컨트롤러(100), 매핑 테이블(300), 버퍼 메모리(500) 및 저장 메모리(600)를 포함한다. 컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결될 수 있다. 컨트롤러(100)는 제2 입출력부(400)를 통해 데이터(DATA)를 제공할 수 있다. 컨트롤러(100)는 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공할 수 있다.

매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결될 수 있다. 매핑 테이블(300)은 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑할 수 있다. 매핑 테이블(300)은 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 매핑 테이블(300)은 디램을 이용하여 구현될 수 있다.

버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결될 수 있다. 버퍼 메모리(500)는 솔리드 스테이트 드라이브(10)의 외부로부터 고속으로 전달되는 데이터를 저속으로 동작하는 저장 메모리(600)에 저장하기 위한 버퍼로서 사용될 수 있다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링할 수 있다. 버퍼 메모리(500)는 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 버퍼 메모리(500)는 디램을 이용하여 구현될 수 있다.

예를 들어 제1 입출력부(200)와 제2 입출력부(400)는 솔리드 스테이트 드라이브(10b) 내에 분리하여 배치될 수 있다. 제1 입출력부(200)와 연결되는 매핑 테이블(300)은 저속으로 동작할 수 있다. 제2 입출력부(400)와 연결되는 버퍼 메모리(500)는 고속으로 동작할 수 있다. 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 데이터(DATA)의 논리적 어드레스(ADDR_L)가 전달될 수 있다. 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 데이터(DATA)가 전달될 수 있다.

저장 메모리(600)는 메모리 컨트롤러(300)를 통해서 버퍼 메모리(500)로부터 전달되는 데이터(DATA)를 저장한다. 예를 들어, 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)는 저장 메모리(600)의 물리적 어드레스(ADDR_P)들에 중 하나일 수 있다. 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)를 이용해서 데이터(DATA)를 저장 메모리(600)에 저장할 수 있다. 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)는 매핑 테이블(300)로부터 컨트롤러(100)로 전달될 수 있다. 데이터(DATA)는 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)에 저장될 수 있다.

솔리드 스테이트 드라이브(10b)의 데이터 독출 동작에 있어서, 컨트롤러(100)는 제1 입출력부(200)를 통해 독출 데이터의 논리적 어드레스(ADDR_L)를 제공할 수 있다. 매핑 테이블(300)은 제1 입출력부(200)를 통해 컨트롤러(100)와 연결될 수 있다. 매핑 테이블(300)은 제1 입출력부(200)를 통해서 전달되는 독출 데이터의 논리적 어드레스(ADDR_L)를 독출 데이터에 상응하는 물리적 어드레스(ADDR_P)에 매핑할 수 있다. 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)는 매핑 테이블(300)로부터 컨트롤러(100)로 전달될 수 있다. 저장 메모리(600)의 물리적 어드레스(ADDR_P)에 상응하는 독출 데이터는 컨트롤러(100)로 전달될 수 있다. 컨트롤러(100)로 전달되는 독출 데이터는 버퍼 메모리(500)에 저장된 후 솔리드 스테이트 드라이브(10b)의 외부에 제공될 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10b)에서는 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치함으로써 기생 커패시턴스에 의한 동작 속도의 감소를 방지할 수 있다. 따라서 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하여 배치하면 고용량/고속 솔리드 스테이트 드라이브(10b)를 구현할 수 있다.

예시적인 실시예에 있어서, 컨트롤러(100)는 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)를 매핑 테이블(300)로부터 제1 입출력부(200)를 통해서 전달받고, 물리적 어드레스(ADDR_P)를 저장 메모리(600)에 제공할 수 있다. 컨트롤러(100)는 데이터(DATA)를 버퍼 메모리(500)로부터 제2 입출력부(400)를 통해서 전달받고, 데이터(DATA)를 저장 메모리(600)에 제공할 수 있다. 데이터(DATA)는 저장 메모리(600)의 물리적 어드레스(ADDR_P)에 저장될 수 있다.

예시적인 실시예에 있어서, 제1 입출력부(200)는 논리적 어드레스(ADDR_L)를 전달하는 적어도 하나의 제1 입출력 라인(FIOL)을 포함하고, 제2 입출력부(400)는 데이터(DATA)를 전달하는 복수의 제2 입출력 라인(SIOL)들을 포함할 수 있다. 제1 입출력부(200)에 포함되는 제1 입출력 라인(FIOL)의 수는 제2 입출력부(400)에 포함되는 제2 입출력 라인(SIOL)의 수보다 작거나 같을 수 있다.

예시적인 실시예에 있어서, 제1 입출력부(200)에 포함되는 제1 입출력 라인(FIOL)의 수는 솔리드 스테이트 드라이브(10) 장치의 동작 속도에 기초하여 결정될 수 있다. 솔리드 스테이트 드라이브(10)의 동작 속도가 높으면 제1 입출력 라인(FIOL)의 수를 증가시켜 솔리드 스테이트 드라이브(10)를 구현할 수 있다. 예를 들어 제1 입출력 라인(FIOL)의 수는 4, 8, 16일 수 있다. 제1 입출력 라인(FIOL)의 수가 4인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 느릴 수 있다. 제1 입출력 라인(FIOL)의 수가 8인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 제1 입출력 라인(FIOL)의 수가 4인 경우의 논리적 어드레스(ADDR_L)의 전달 속도보다 빠를 수 있다. 제1 입출력 라인(FIOL)의 수가 16인 경우, 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 전달되는 논리적 어드레스(ADDR_L)의 전달 속도는 제1 입출력 라인(FIOL)의 수가 8인 경우의 논리적 어드레스(ADDR_L)의 전달 속도보다 빠를 수 있다.

도 15는 도 14의 솔리드 스테이트 드라이브에 포함되는 버퍼 메모리를 나타내는 블록도이다.

도 15를 참조하면, 메인 메모리(200)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 카운터(235), 페일 어드레스 테이블(237), 로우 어드레스 멀티플렉서(240), 컬럼 어드레스 래치(250), 로우 디코더(260), 컬럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프부(285), 입출력 게이팅 회로(290) 및 데이터 입출력 버퍼(295)를 포함할 수 있다.

상기 메모리 셀 어레이(280)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)을 포함할 수 있다. 또한, 상기 로우 디코더(260)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)을 포함하고, 상기 컬럼 디코더(270)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)을 포함하며, 상기 센스 앰프부(285)는 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 각각 연결된 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d)을 포함할 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d), 제1 내지 제4 뱅크 센스 앰프들(285a, 285b, 285c, 285d), 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 및 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)은 제1 내지 제4 뱅크들을 각각 구성할 수 있다. 도 15에는 4개의 뱅크들을 포함하는 메모리 장치(200)의 예가 도시되어 있으나, 실시예에 따라, 메인 메모리(200)는 임의의 수의 뱅크들을 포함할 수 있다.

어드레스 레지스터(220)는 도 2의 프로세서(110)으로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 컬럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 컬럼 어드레스(COL_ADDR)를 컬럼 어드레스 래치(250)에 제공할 수 있다.

뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 컬럼 디코더가 활성화될 수 있다.

로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 카운터(235)로부터 생성된 리프레쉬 로우 어드레스(REF_ADDR)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(REF_ADDR)를 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스는 제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d)에 각각 인가될 수 있다.

제1 내지 제4 뱅크 로우 디코더들(260a, 260b, 260c, 260d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.

컬럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 컬럼 어드레스(COL_ADDR)를 수신하고, 수신된 컬럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 또한, 컬럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 컬럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 컬럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 컬럼 어드레스(COL_ADDR)를 제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d)에 각각 인가할 수 있다.

제1 내지 제4 뱅크 컬럼 디코더들(270a, 270b, 270c, 270d) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 컬럼 디코더는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 컬럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.

입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.

제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 프로세서(110)에 제공될 수 있다. 제1 내지 제4 뱅크 어레이들(280a, 280b, 280c, 280d) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 프로세서(110)으로부터 데이터 입출력 버퍼(295)에 제공될 수 있다. 데이터 입출력 버퍼(295)에 제공된 데이터(DQ)는 상기 기입 드라이버들을 통하여 상기 하나의 뱅크 어레이에 기입될 수 있다.

제어 로직(210)은 메모리 장치(201)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(201)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 프로세서(110)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 메모리 장치(200)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다. 예를 들어, 커맨드 디코더(211)는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 컬럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 상기 제어 신호들을 생성할 수 있다. 또한, 제어 로직(210)은 동기 방식으로 메모리 장치(200)를 구동하기 위한 클록 신호(CLK) 및 클록 인에이블 신호(/CKE)를 더 수신할 수 있다.

도 16 내지 18은 도 14의 솔리드 스테이트 드라이브에 포함되는 저장 메모리의 예들을 나타내는 도면이다.

도 16은 NOR형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이고, 도 17은 NAND형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이며, 도 18은 수직형 플래시 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 회로도이다.

도 16을 참조하면, 메모리 셀 어레이(110a)는 복수의 메모리 셀(MC1)들을 포함할 수 있다. 동일한 열에 배열된 메모리 셀(MC1)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC1)들은 워드 라인들(WL(1), WL(2), ..., WL(n)) 중 하나에 공통으로 연결될 수 있다. 예를 들어, 제1 열에 배열된 메모리 셀들은 제1 비트 라인(WL(1))과 공통 소스 라인(CSL) 사이에 병렬로 배치될 수 있다. 제1 행에 배열된 메모리 셀들의 게이트 전극들은 제1 워드 라인(WL(1))에 공통으로 연결될 수 있다. 메모리 셀(MC1)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀 어레이(110a)를 포함하는 NOR형 플래시 메모리 장치는 바이트(byte) 단위 또는 워드(word) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(block, 112a) 단위로 소거 동작을 수행할 수 있다.

도 17을 참조하면, 메모리 셀 어레이(110b)는 스트링 선택 트랜지스터(SST)들, 접지 선택 트랜지스터(GST)들 및 메모리 셀(MC2)들을 포함할 수 있다. 스트링 선택 트랜지스터(SST)들은 비트 라인들(BL(1), ..., BL(m))에 연결되고, 접지 선택 트랜지스터(GST)들은 공통 소스 라인(CSL)에 연결될 수 있다. 동일한 열에 배열된 메모리 셀(MC2)들은 비트 라인들(BL(1), ..., BL(m)) 중 하나와 공통 소스 라인(CSL) 사이에 직렬로 배치될 수 있으며, 동일한 행에 배열된 메모리 셀(MC2)들은 워드 라인들(WL(1), WL(2), WL(3), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 즉, 스트링 선택 트랜지스터(SST)들과 접지 선택 트랜지스터(GST)들 사이에 메모리 셀(MC2)들이 직렬로 연결될 수 있으며, 스트링 선택 라인(SSL)과 접지 선택 라인(GSL) 사이에는 16개, 32개 또는 64개의 복수의 워드 라인들이 배열될 수 있다.

스트링 선택 트랜지스터(SST)들은 스트링 선택 라인(SSL)에 연결되어, 스트링 선택 라인(SSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있고, 접지 선택 트랜지스터(GST)들은 접지 선택 라인(GSL)에 연결되어, 접지 선택 라인(GSL)으로부터 인가되는 전압의 레벨에 따라 제어될 수 있다. 메모리 셀(MC2)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

메모리 셀 어레이(110b)를 포함하는 NAND형 플래시 메모리 장치는 페이지(page, 111b) 단위로 기입 동작 및 독출 동작을 수행하며, 블록(112b) 단위로 소거 동작을 수행할 수 있다. 한편, 실시예에 따라서, 페이지 버퍼들은 각각 짝수 비트 라인과 홀수 비트 라인이 하나씩 연결될 수 있다. 이 경우, 짝수 비트 라인들은 짝수 페이지를 형성하고, 홀수 비트 라인들은 홀수 페이지를 형성하며, 메모리 셀(MC2)들에 대한 기입 동작은 짝수 페이지와 홀수 페이지가 번갈아가며 순차적으로 수행될 수 있다.

도 18을 참조하면, 메모리 셀 어레이(110c)는 수직 구조를 가지는 복수의 스트링(113c)들을 포함할 수 있다. 스트링(113c)은 제2 방향을 따라 복수 개로 형성되어 스트링 열을 형성할 수 있으며, 상기 스트링 열은 제3 방향을 따라 복수 개로 형성되어 스트링 어레이를 형성할 수 있다. 복수의 스트링(113c)들은 비트 라인들(BL(1), ..., BL(m))과 공통 소스 라인(CSL) 사이에 제1 방향을 따라 직렬로 배치되는 접지 선택 트랜지스터(GSTV)들, 메모리 셀(MC3)들 및 스트링 선택 트랜지스터(SSTV)들을 각각 포함할 수 있다.

접지 선택 트랜지스터(GSTV)들은 접지 선택 라인들(GSL11, GSL12, ..., GSLi1, GSLi2)에 각각 연결되고, 스트링 선택 트랜지스터(SSTV)들은 스트링 선택 라인들(SSL11, SSL12, ..., SSLi1, SSLi2)에 각각 연결될 수 있다. 동일한 층에 배열되는 메모리 셀(MC3)들은 워드 라인들(WL(1), WL(2), ..., WL(n-1), WL(n)) 중 하나에 공통으로 연결될 수 있다. 접지 선택 라인들(GSL11, ..., GSLi2) 및 스트링 선택 라인들(SSL11, ..., SSLi2)은 상기 제2 방향으로 연장되며 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 워드 라인들(WL(1), ..., WL(n))은 상기 제2 방향으로 연장되며 상기 제1 방향 및 상기 제3 방향을 따라 복수 개로 형성될 수 있다. 비트 라인들(BL(1), ..., BL(m))은 상기 제3 방향으로 연장되며 상기 제2 방향을 따라 복수 개로 형성될 수 있다. 메모리 셀(MC3)들은 워드 라인들(WL(1), ..., WL(n))에 인가되는 전압의 레벨에 따라 제어될 수 있다.

메모리 셀 어레이(110c)를 포함하는 수직형 플래시 메모리 장치는 NAND 플래시 메모리 셀들을 포함하므로, NAND형 플래시 메모리 장치와 마찬가지로 페이지 단위로 기입 동작 및 독출 동작을 수행하며, 블록 단위로 소거 동작을 수행한다.

실시예에 따라서, 하나의 스트링(113c)에 포함되는 두 개의 스트링 선택 트랜지스터들은 하나의 스트링 선택 라인에 연결되고 하나의 스트링에 포함되는 두 개의 접지 선택 트랜지스터들은 하나의 접지 선택 라인에 연결되도록 구현될 수도 있다. 또한, 실시예에 따라서, 하나의 스트링은 하나의 스트링 선택 트랜지스터 및 하나의 접지 선택 트랜지스터를 포함하여 구현될 수도 있다.

도 19는 본 발명의 실시예들에 따른 솔리드 스테이트 드라이브를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이고, 도 20은 도 19의 컴퓨팅 시스템에 포함되는 솔리드 스테이트 드라이브를 나타내는 블록도이다.

도 19를 참조하면, 컴퓨팅 시스템(700)은 프로세서(710), 메모리 장치(720), 저장 장치(730), 이미지 센서(760), 디스플레이 디바이스(740) 및 파워 서플라이(750)를 포함할 수 있다. 컴퓨팅 시스템(700)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.

프로세서(710)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(710)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(720), 저장 장치(730) 및 디스플레이 장치(740)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(710)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(720)는 컴퓨팅 시스템(700)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(720)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)을 포함하여 구현될 수 있다. 저장 장치(730)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 컴퓨팅 시스템(700)은 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터 등과 같은 출력 수단을 더 포함할 수 있다. 파워 서플라이(750)는 컴퓨팅 시스템(700)의 동작에 필요한 동작 전압을 공급할 수 있다.

이미지 센서(760)는 상기 버스들 또는 다른 통신 링크를 통해서 프로세서(710)와 연결되어 통신을 수행할 수 있다. 이미지 센서(900)는 프로세서(710)와 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.

컴퓨팅 시스템(700)의 구성 요소들은 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 컴퓨팅 시스템(700)의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 컴퓨팅 시스템(700)은 본원발명의 실시예들에 따른 메모리 시스템을 이용하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(700)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

도 19 및 도 20을 참조하면, 컴퓨팅 시스템(700)은 프로세서(710) 및 솔리드 스테이트 드라이브(10c)를 포함할 수 있다. 솔리드 스테이트 드라이브(10c)는 저장 장치(730)에 포함될 수 있다. 솔리드 스테이트 드라이브(10c)는 컨트롤러(100), 매핑 테이블(300) 및 버퍼 메모리(500)를 포함할 수 있다. 프로세서(710)는 데이터(DATA) 및 데이터(DATA)의 논리적 어드레스(ADDR_L)를 포함하는 입력 신호(IS)를 제공할 수 있다. 솔리드 스테이트 드라이브(10c)는 입력 신호(IS)를 수신하고, 데이터(DATA)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 저장할 수 있다.

컨트롤러(100)는 제1 입출력부(200) 및 제1 입출력부(200)와는 상이한 제2 입출력부(400)에 연결될 수 있다, 컨트롤러(100)는 제2 입출력부(400)를 통해 데이터(DATA)를 제공할 수 있다. 컨트롤러(100)는 제1 입출력부(200)를 통해 데이터(DATA)의 논리적 어드레스(ADDR_L)를 제공할 수 있다.

매핑 테이블(300)는 제1 입출력부(200)를 통해 컨트롤러(100)와 연결될 수 있다. 매핑 테이블(300)은 제1 입출력부(200)를 통해서 전달되는 데이터(DATA)의 논리적 어드레스(ADDR_L)를 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)에 매핑할 수 있다. 매핑 테이블(300)은 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 매핑 테이블(300)은 디램을 이용하여 구현될 수 있다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결될 수 있다.

버퍼 메모리(500)는 제2 입출력부(400)를 통해 컨트롤러(100)와 연결될 수 있다. 버퍼 메모리(500)는 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)를 버퍼링할 수 있다. 버퍼 메모리(500)는 휘발성 메모리를 이용하여 구현될 수 있다. 예를 들어, 버퍼 메모리(500)는 디램을 이용하여 구현될 수 있다.

예를 들어 제1 입출력부(200)와 제2 입출력부(400)는 솔리드 스테이트 드라이브(10c) 내에 분리하여 배치될 수 있다. 제1 입출력부(200)와 연결되는 매핑 테이블(300)은 저속으로 동작할 수 있다. 제2 입출력부(400)와 연결되는 버퍼 메모리(500)는 고속으로 동작할 수 있다. 제1 입출력부(200)를 통해서 컨트롤러(100)로부터 매핑 테이블(300)로 데이터(DATA)의 논리적 어드레스(ADDR_L)가 전달될 수 있다. 제2 입출력부(400)를 통해서 컨트롤러(100)로부터 버퍼 메모리(500)로 데이터(DATA)가 전달될 수 있다.

저장 메모리(600)는 데이터(DATA)를 저장한다. 예를 들어, 데이터(DATA)에 상응하는 물리적 어드레스(ADDR_P)는 저장 메모리(600)의 물리적 어드레스(ADDR_P)들에 중 하나일 수 있다. 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)를 이용해서 데이터(DATA)를 저장 메모리(600)에 저장할 수 있다. 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)는 매핑 테이블(300)로부터 컨트롤러(100)로 전달될 수 있다. 데이터(DATA)는 컨트롤러(100)로부터 전달되는 저장 메모리(600)의 물리적 어드레스(ADDR_P)에 저장될 수 있다.

도 21은 도 20의 솔리드 스테이트 드라이브에 포함되는 컨트롤러의 일 예를 나타내는 블록도이다.

도 20 및 도 21을 참조하면, 컨트롤러(100)는 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 포함하는 입력 신호(IS)로부터 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 분리하는 선택부(110)를 포함할 수 있다. 예를 들어, 입력 신호(IS)는 데이터(DATA) 및 데이터(DATA)의 논리적 어드레스(ADDR_L)를 포함할 수 있다. 본 발명에 따른 솔리드 스테이트 드라이브(10c)에서는 논리적 어드레스(ADDR_L)가 전달되는 제1 입출력부(200) 및 데이터(DATA)가 전달되는 제2 입출력부(400)가 분리되어 있기 때문에, 컨트롤러(100)에 포함되는 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L)를 분리하여 제공할 수 있다.

선택부(110)는 논리적 어드레스(ADDR_L)를 제1 입출력부(200)를 통해서 매핑 테이블(300)에 제공할 수 있다. 예를 들어, 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L) 중 논리적 어드레스(ADDR_L)를 선택하여 제1 입출력부(200)에 제공할 수 있다. 제1 입출력부(200)에 제공되는 논리적 어드레스(ADDR_L)는 매핑 테이블(300)에 전달될 수 있다. 선택부(110)는 데이터(DATA)를 제2 입출력부(400)를 통해서 버퍼 메모리(500)에 제공할 수 있다. 예를 들어, 선택부(110)는 입력 신호(IS)에 포함되는 데이터(DATA) 및 논리적 어드레스(ADDR_L) 중 데이터(DATA)를 선택하여 제2 입출력부(400)에 제공할 수 있다. 제2 입출력부(400)에 제공되는 데이터(DATA)는 버퍼 메모리(500)에 전달될 수 있다.

예시적인 실시예에 있어서, 솔리드 스테이트 드라이브(10c)는 컨트롤러(100), 저장 메모리(600), 버퍼 메모리(500) 및 매핑 테이블(300)의 각각에 전원 전압(VDD_C, VDD_SM, VDD_BM, VDD_MT)을 공급하는 파워 관리부(610)를 더 포함할 수 있다. 예를 들어 파워 관리부(610)는 솔리드 스테이트 드라이브(10c)에서 사용되는 전원 전압들을 제공할 수 있다. 솔리드 스테이트 드라이브(10c)에서 제1 입출력부(200)와 연결되는 매핑 테이블(300) 및 제2 입출력부(400)와 연결되는 버퍼 메모리(500)는 분리되어 배치될 수 있다. 매핑 테이블(300)과 버퍼 메모리(500)가 분리되는 경우, 파워 관리부(610)는 매핑 테이블(300) 및 버퍼 메모리(500)를 동작 시키기 위해서 매핑 테이블(300) 및 버퍼 메모리(500) 각각에 전원 전압(VDD_MT, VDD_BM)을 제공할 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브(10c)처럼 컨트롤러(100)와 매핑 테이블(300)을 연결하는 제1 입출력부(200) 및 컨트롤러(100)와 버퍼 메모리(500)를 연결하는 제2 입출력부(400)를 분리하면 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 속도는 증가할 수 있다. 제2 입출력부(400)를 통해서 전달되는 데이터(DATA)의 속도가 증가하면, 솔리드 스테이트 드라이브(10c)의 동작 속도는 증가할 수 있다.

도 22은 본 발명의 실시예들에 따른 컴퓨팅 시스템을 나타내는 블록도이다.

도 22를 참조하면, 컴퓨팅 시스템(800)은 프로세서(810), 입출력 허브(820), 입출력 컨트롤러 허브(830), 적어도 하나의 메모리 모듈(840) 및 그래픽 카드(850)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(800)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.

프로세서(810)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(810)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(810)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 18에는 하나의 프로세서(810)를 포함하는 컴퓨팅 시스템(800)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(800)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(810)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.

프로세서(810)는 메모리 모듈(840)의 동작을 제어하는 메모리 컨트롤러(811)를 포함할 수 있다. 프로세서(810)에 포함된 메모리 컨트롤러(811)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(811)와 메모리 모듈(840) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(840)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(811)는 입출력 허브(820) 내에 위치할 수 있다. 메모리 컨트롤러(811)를 포함하는 입출력 허브(820)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.

메모리 모듈(840)은 메모리 컨트롤러(811)로부터 제공된 데이터(DATA)를 저장하는 복수의 메모리 장치들과 복수의 메모리 장치들의 동작들을 전반적으로 관리하는 버퍼 칩을 포함할 수 있다. 복수의 메모리 장치들 각각은 프로세서(810)에 의해 처리되는 데이터(DATA)를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치들 각각은 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리이거나, 리프레쉬 동작이 필요한 임의의 휘발성 메모리 장치일 수 있다. 메모리 모듈(840)에 포함되는 버퍼 칩은 도 3의 버퍼칩(300)과 같이 구성되어 도 4와 같은 메모리 관리부(310)를 포함하여 복수의 메모리 장치들의 동작을 전반적으로 관리할 수 있다.

입출력 허브(820)는 그래픽 카드(850)와 같은 장치들과 프로세서(810) 사이의 데이터 전송을 관리할 수 있다. 입출력 허브(820)는 다양한 방식의 인터페이스를 통하여 프로세서(810)에 연결될 수 있다. 예를 들어, 입출력 허브(820)와 프로세서(810)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다.

입출력 허브(820)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(820)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.

그래픽 카드(850)는 AGP 또는 PCIe를 통하여 입출력 허브(820)와 연결될 수 있다. 그래픽 카드(850)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(850)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(820)는, 입출력 허브(820)의 외부에 위치한 그래픽 카드(850)와 함께, 또는 그래픽 카드(850) 대신에 입출력 허브(820)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(820)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(820)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.

입출력 컨트롤러 허브(830)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(830)는 내부 버스를 통하여 입출력 허브(820)와 연결될 수 있다. 예를 들어, 입출력 허브(820)와 입출력 컨트롤러 허브(830)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.

입출력 컨트롤러 허브(830)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(830)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.

실시예에 따라, 프로세서(810), 입출력 허브(820) 및 입출력 컨트롤러 허브(830)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(810), 입출력 허브(820) 또는 입출력 컨트롤러 허브(830) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.

본 발명의 실시예들에 따른 솔리드 스테이트 드라이브에서는 컨트롤러와 매핑 테이블을 연결하는 제1 입출력부와 컨트롤러와 버퍼 메모리를 연결하는 제2 입출력부를 분리하여 배치함으로써 동작 속도를 높일 수 있어 솔리드 스테이트 드라이브를 사용하는 컴퓨팅 시스템에 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공하는 컨트롤러;
    상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑하는 매핑 테이블; 및
    상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링하는 버퍼 메모리를 포함하는 솔리드 스테이트 드라이브.
  2. 제1 항에 있어서,
    상기 컨트롤러는 상기 데이터 및 상기 논리적 어드레스를 포함하는 입력 신호로부터 상기 데이터 및 상기 논리적 어드레스를 분리하는 선택부를 포함하는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  3. 제2 항에 있어서,
    상기 선택부는 상기 논리적 어드레스를 상기 제1 입출력부를 통해서 상기 매핑 테이블에 제공하고,
    상기 선택부는 상기 데이터를 상기 제2 입출력부를 통해서 상기 버퍼 메모리에 제공하는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  4. 제1 항에 있어서,
    상기 매핑 테이블의 크기는 상기 버퍼 메모리의 크기보다 큰 것을 특징으로 하는 솔리드 스테이트 드라이브.
  5. 제4 항에 있어서,
    상기 제2 입출력부를 통해서 전달되는 상기 데이터의 전달 속도는 상기 제1 입출력부를 통해서 전달되는 상기 논리적 어드레스의 전달 속도와 상이한 것을 특징으로 하는 솔리드 스테이트 드라이브.
  6. 제4 항에 있어서,
    상기 제2 입출력부를 통해서 전달되는 상기 데이터의 전달 속도는 상기 제1 입출력부를 통해서 전달되는 상기 논리적 어드레스의 전달 속도 보다 빠른 것을 특징으로 하는 솔리드 스테이트 드라이브.
  7. 제1 항에 있어서,
    상기 제1 입출력부는 상기 논리적 어드레스를 전달하는 적어도 하나의 제1 입출력 라인을 포함하고,
    상기 제2 입출력부는 상기 데이터를 전달하는 복수의 제2 입출력 라인들을 포함하는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  8. 제7 항에 있어서,
    상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수와 상이한 것을 특징으로 하는 솔리드 스테이트 드라이브.
  9. 제7 항에 있어서,
    상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수보다 작은 것을 특징으로 하는 솔리드 스테이트 드라이브.
  10. 제7 항에 있어서,
    상기 적어도 하나의 제1 입출력 라인의 수는 상기 솔리드 스테이트 드라이브 장치의 동작 속도에 기초하여 결정되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  11. 제7 항에 있어서,
    상기 적어도 하나의 제1 입출력 라인의 수는 상기 복수의 제2 입출력 라인들의 수와 동일한 것을 특징으로 하는 솔리드 스테이트 드라이브.
  12. 제7 항에 있어서,
    상기 적어도 하나의 제1 입출력 라인의 수는 1인 것을 특징으로 하는 솔리드 스테이트 드라이브.
  13. 제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공하는 컨트롤러;
    상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑하는 매핑 테이블;
    상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링하는 버퍼 메모리; 및
    상기 데이터를 저장하는 저장 메모리를 포함하는 솔리드 스테이트 드라이브.
  14. 제13 항에 있어서,
    상기 데이터에 상응하는 물리적 어드레스는 상기 저장 메모리의 물리적 어드레스들에 중 하나인 것을 특징으로 하는 솔리드 스테이트 드라이브.
  15. 제13 항에 있어서,
    상기 컨트롤러는 상기 데이터에 상응하는 상기 물리적 어드레스를 상기 매핑 테이블로부터 상기 제1 입출력부를 통해서 전달받고, 상기 물리적 어드레스를 상기 저장 메모리에 제공하는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  16. 제15 항에 있어서,
    상기 컨트롤러는 상기 데이터를 상기 버퍼 메모리로부터 상기 제2 입출력부를 통해서 전달받고, 상기 데이터를 상기 저장 메모리에 제공하고,
    상기 데이터는 상기 저장 메모리의 상기 물리적 어드레스에 저장되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  17. 제13 항에 있어서,
    상기 제1 입출력부에 포함되는 제1 입출력 라인의 수는 상기 제2 입출력부에 포함되는 제2 입출력 라인의 수보다 작거나 같은 것을 특징으로 하는 솔리드 스테이트 드라이브.
  18. 제13 항에 있어서,
    상기 제1 입출력부에 포함되는 제1 입출력 라인의 수는 상기 솔리드 스테이트 드라이브 장치의 동작 속도에 기초하여 결정되는 것을 특징으로 하는 솔리드 스테이트 드라이브.
  19. 데이터 및 상기 데이터의 논리적 어드레스를 포함하는 입력 신호를 제공하는 프로세서; 및
    상기 입력 신호를 수신하고, 상기 데이터를 상기 데이터에 상응하는 물리적 어드레스에 저장하는 솔리드 스테이트 드라이브를 포함하고,
    상기 솔리드 스테이트 드라이브는
    제1 입출력부 및 상기 제1 입출력부와는 상이한 제2 입출력부에 연결되고, 상기 제2 입출력부를 통해 데이터를 제공하고 상기 제1 입출력부를 통해 상기 데이터의 논리적 어드레스를 제공하는 컨트롤러;
    상기 제1 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제1 입출력부를 통해서 전달되는 상기 데이터의 상기 논리적 어드레스를 상기 데이터에 상응하는 물리적 어드레스에 매핑하는 매핑 테이블; 및
    상기 제2 입출력부를 통해 상기 컨트롤러와 연결되고, 상기 제2 입출력부를 통해서 전달되는 상기 데이터를 버퍼링하는 버퍼 메모리를 포함하는 컴퓨팅 시스템.
  20. 제19 항에 있어서,
    상기 컨트롤러는 상기 데이터 및 상기 논리적 어드레스를 분리하는 선택부를 포함하고,
    상기 선택부는,
    상기 논리적 어드레스를 상기 제1 입출력부를 통해서 상기 매핑 테이블에 제공하고, 상기 데이터를 상기 제2 입출력부를 통해서 상기 버퍼 메모리에 제공하고,
    상기 솔리드 스테이트 드라이브는,
    상기 컨트롤러, 상기 버퍼 메모리 및 상기 매핑 테이블의 각각에 전원 전압을 공급하는 파워 관리부를 더 포함하는 것을 특징으로 하는 컴퓨팅 시스템.
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