KR950000758B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR950000758B1
KR950000758B1 KR1019910004447A KR910004447A KR950000758B1 KR 950000758 B1 KR950000758 B1 KR 950000758B1 KR 1019910004447 A KR1019910004447 A KR 1019910004447A KR 910004447 A KR910004447 A KR 910004447A KR 950000758 B1 KR950000758 B1 KR 950000758B1
Authority
KR
South Korea
Prior art keywords
transistor
sense amplifier
type
amplifier circuit
memory cell
Prior art date
Application number
KR1019910004447A
Other languages
English (en)
Inventor
히로유끼 야마우치
Original Assignee
마쯔시다덴기산교 가부시기가이샤
다니이 아끼오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마쯔시다덴기산교 가부시기가이샤, 다니이 아끼오 filed Critical 마쯔시다덴기산교 가부시기가이샤
Application granted granted Critical
Publication of KR950000758B1 publication Critical patent/KR950000758B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components

Abstract

내용 없음.

Description

반도체 기억장치
제 1 도에서부터 제 4 도는 각각 본 발명의 제 1 에서부터 제 4 실시예에 있어서의 반도체 기억장치를 구성하는 각 트랜지스터의 기판, 혹은 웰의 전위를 나타낸 반도체의 단면도.
제 5 도는 본 발명의 센스앰프회로 주변에 있어서의 반도체 기억장치회로도.
제 6 도는 종래예의 센스앰프회로 주변에 있어서의 반도체 기억회로도.
제 7 도는 종래예의 문제점을 설명하기 위한 타이밍챠트.
제 8 도는 회로시뮬레이션결과에 의해 얻어진 비트선 증폭지연 대 비트선진폭전압의 관계도.
제 9 도는 비트선용량을 파라미터로 해서 나타낸 비트선증폭지연 대 임계치 전압의 관계도.
제 10 도는 본 발명과 종래예의 기판 혹은 웰의 전위의 비교도.
* 도면의 주요부분에 대한 부호의 설명
(VCC1) : 센스앰프회로이외의 주변회로의 PMOS부 형성영역의 기판 또는 웰전위
(VCC2) : 센스앰프회로의 PMOS부 형성영역의 기판 또는 웰전위
(VCC3) : 메모리셀의 PMOS부 형성영역의 기판 또는 웰전위
(VBB1) : 센스앰프회로이외의 주변회로의 NMOS부 형성영역의 기판 또는 웰전위
(VBB2) : 센스앰프의 NMOS부 형성영역의 기판 또는 웰전위
(VBB3) : 메모리셀의 NMOS부 형성영역의 기판 또는 웰전위
본 발명은 반도체 기억장치, 특히 다이나믹랜덤액세스메모리(DRAM)장치에 관한 것이다.
제 10 도는 종래의 기술과 본 발명의 기술의 센스앰프회로와 그 이외의 DRAM 주변회로를 형성하는 기판 또는 웰전위의 비교를 행한 것이다. 이하 반도체 기판의 도전형이나 단일웰인지 다중웰인지의 구별을 하여 4 개의 형에 대해서 종래의 기술을 설명한다.
먼저, 제 1 도에 도시한 바와같은 P형기판 또는 P형웰(5)에 P형의 센스앰프회로를 형성할 경우, 종래기술에서는 먼저 N형웰(4a)∼(4c)을 형성하고, 그주에 P형의 MOS 트랜지스터회로를 형성하고, 그 N형웰(4b)의 전위(VCC2)는, 다른 주변회로나 메모리셀부의 P형 MOS 트랜지스터회로를 형성하는 N형웰(4a)(4c)의 전위(VCC1),(VCC3)와 동일 전위로 설정하고 있었다. (5a)는 센스앰프회로와 기타의 주변회로, 혹은 메모리셀의 NMOS부 형성영역이다.
또, 제 2 도에 도시한 바와 같은 N형 기판 또는 N형웰(10)에 N형 센스앰프회로를 형성할 경우, 종래 기술에서는 먼저, P형(9a)∼(9c)을 형성하고, 그중에 N형 MOS 트랜지스터회로를 형성하고, 그 P형웰(9b)의 전위 (VBB2)는 다른 주변회로나 메모리셀부의 N형 MOS 트랜지스터회로를 형성하는 P형웰(9a),(9c)의 전위 (VBB1), (VBB3)와 동일전위로 설정하고 있었다. (10a)는 센스앰프회로와 기타주변회로, 혹은 메모리셀의 PMOS부 형성영역이다.
또, 제 3 도, 제 4 도에 도시한 cMOS형에 있어서도 종래 기술에는 CMOS형 센스앰프회로를 형성하는 기판 또는 웰(11b), (4b), (9b), (12b)의 전위(VBB2), (VCC2)는, 기타 주변회로나 메모리셀부의 회로를 형성하는 기타 또는 웰(12a), (9a), (9c), (4a), (4c), (11a)의 전위 (VBB1), (VBB3), (VCC1), (VCC3)와 동일전위로 설정하고 있었다.
그러나, 다이나믹 RAM의 고집적화, 고밀도화에 따라서 칩면적도 증대하고 칩내부의 전원선의 배선길이도 길어져, 배선저항에 의한 전압강하가 증대하는 경향이 있다. 특히 최대의 전류는 공급하지 않으면 안되는 센스앰프회로의 동작시에는, 이 전압강하에 의해 크게 공급전압이 강하하여 센스앰프회로의 증폭동작지연을 발생한다. 제 6 도에 센스앰프회로에 공급하는 전원선의 배선저항을, 센스앰프회로의 공통소오스노우드에 직접 접속되어 있는 배선의 저항(71)과, 외부전원을 공급하는 패드(63)로부터 센스앰프회로 구동스위치(66)사이까지의 저항(72)으로 표시하고 있다. 또 (60)은 센스앰프부, (61)은 메모리어레이부를 표시한다.
이하에, 이 저항(71), (72)이 센스앰프회로의 증폭지연을 어떻게 유발하는지 제 7 도는 사용해서 설명한다. 제 7 도에 있어서, 워드라인(67)이 선택되고, 상승하면 그 워드라인(67)에 접속된 메모리셀(68)이 접속되어 있는 비트선(69)에 메모리셀(68)에 기록되어 있었던 전위에 대응해서 t=T0에서 미소전위차가 발생한다. 구체적으로는 메모리셀에 0V가 기록되어 있으면 -ΔVL이 발생하고, 메모리셀에 VCC(V)가 기록되어 있으면 ＋ΔVH가 발생한다. 그러므로 실제로는 복수의 비트선(69)에는 -ΔVL의 미소전위차가 발생하는 것도 있는가 하면 ΔVH의 미소전위차가 발생하고, 1 개의 비트선(69)만이 -ΔVL의 미소전위차가 발생한 경우를 나타내고 있다. 이 경우 센스앰프회로를 구동하기 위해 t=T1에서 스위치(66)를 ON으로 하면 제 7 도에 도시한 바와 같이, NMOS형의 센스앰프회로의 트랜지스터쌍의 공통소오스노우드파형은 그 시점에서부터, 상기 공통소오스노우드의 부유용량에 축적되어 있던 전하를 쓸어내면서 OV를 향해서 내려간다. t=T2의 시점에서, 센스앰프회로의 트랜지스터가 ON이 되고, 공통소오스노우드와 상기 ON이 된 트랜지스터에 접속되어 있는 비터선이 복수개, 상기 트랜지스터를 개재해서 접속되므로, 상기 공통소오스노우드의 전위 Vn은 용량이 큰 복수개의 비트선의 전위 즉 VPRE에 순간 가까워지게 된다. t=T2의 시점에서 센스앰프회로의 트랜지스터가 ON이 되고, 동작을 개시한 센스앰프회로에 접속된 비트선은, 증폭을 개시하나, t=T2의 시점에서 센스앰프회로의 트랜지스터가 ON이 되지 않았던 센스앰프회로에 접속된 비트선을 증폭이 이루어지지 않게 된다. 동도면에 있어서, V1은 하이판독의 비트선쌍에 접속되어 있는 센스앰프가 ON이 되는 소오스전위 Vn의 값, V2는 로우판독의 비트선쌍에 접속되어 있는 센스앰프가 ON이 되는 소오스전위 Vn의 값이다. 제 7 도에 도시한 바와같이, t=T1의 시점에서 센스앰프회로가 동작을 개시할 수 있는 것은, 접속되어 있는 비트선에, ΔVH의 미소전위차가 발생한 것으로, N-1개의 시점에서 센스앰프회로가 동작을 개시하여, 접속되어 있는 비트선을 도면에 도시한 바와 같이 증폭한다. 그러나, 단지 1 개의 -ΔVL의 미소전위차가 발생한 것은 순간 높은 레벨쪽에 가까워진 공통소오스노우드의 전위 Vn이 다시 V2로 내려갈 때까지 즉 t=T3까지의 전혀 동작을 개시할 수 없게 된다. 여기서 N-1개의 센스앰프회로가 동작을 개시하는 공통소오스노우드전원 V1과 1 개의 센스앰프회로가 동작을 개시하는 공통소오스노우드 전위 V2와의 차는 미소전위차 ΔVH이다. 이 현상에 센스앰프회로의 증폭지연이 원인이다. t=T2와 t=T3과의 간격τ(지연시간)를 가능한 짧게 하는 것이 DRMA의 센스앰프회로의 설계에는 필요하다. 그러나 이 τ는 상기 저항(71), (72)의 값에 크게 의존한다.
또, 반도체 기억장치의 고집적화, 고밀도화에 따라서, 트랜지스터 미세화되고 서브미크론영역의 MOS 트랜지스터가 사용되기 때문에 쇼트채널효과를 억제하므로 기판농도를 높일 필요가 있으며, 그 때문에 기판바이어스 효과도 커지고, 실효적인 임계치전압도 커지고 있다. 그 때문에 상기한 비트선증폭지연의 문제는 한층 심각해지고 있다. 또 임계치전압을 작게할 수 있다고 하더라도 센스앰프회로 이외의 주변회로를 구성하는 트랜지스터의 임계치전압을 지나치게 작게하면, 전원 노이즈 등에 의한 오동작이나, 대기시의 리이크전류가 증대하는 문제가 있으며, 상기 주변회로를 구성하는 트랜지스터의 임계치전압을 그다지 낮게 할 수 없다는 문제점도 있다.
본 발명은 상기 문제점에 비추어 시도된 것으로서 비트선 증폭지연을 적게 할 수 있는 센스앰프회로를 가진 반도체 기억장치를 제공하는 것을 목적으로 한다.
본 발명은 상기 문제를 해결하기 위하여 반도체기판상에 형성된 반도체 기억장치에 있어서, 메모리셀로부터 판독되는 미소한 전위차를 검지, 증폭하는 센스앰프회로를 구성하는 제 1 트랜지스터의 임계치전압을, 메모리셀을 형성하는 제 2 트랜지스터 및 상기 센스앰프회로 이외의 주변회로를 구성하는 제 3 트랜지스터의 임계치전압보다 작게하는 것을 특징으로 하는 반도체 기억장치이다.
본 발명은 상기의 구성에 의해서, 센스앰프회로를 구성하는 트랜지스터에는, 기판바이어스(역바이어스)가 작게 밖에 인가되지 않고, 한편, 메모리셀을 형성하는 트랜지스터 및 다른 주변회로를 구성하는 트랜지스터에는 기판바이어스(역바이어스)가 크게 인가되므로 센스앰프회로를 구성하는 트랜지스터의 임계치전압만 다른 주변회로와 비교해서 작게할 수 있고, 대기시의 리이크전류를 증대시키는 일없이, 비트선증폭지연을 작게 할 수 있고, DRAM의 판독속도를 빠르게 할 수 있다.
이하, 도면을 참조하면서 본 발명의 실시예에 대해서 설명한다.
제 1 도에서부터 제 5 도에 본 발명의 실시예에 있어서의 반도체 기억장치를 형성하는 기판 또는 웰전위의 값을 표시한다. 또 제 10 도에는 본 발명과 종래예와의 센서앰프회로와 그 이외의 DRAM 주변회로를 형성하는 기판 또는 웰전위의 비교를 표시하고 있다.
[실시예 1]
제 1 도, 제 10 도에 도시한 바와 같이 P형 기판 또는 P형웰(5) 형성한 N형웰(4a)∼(4c)의 전위에 있어서, P형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VCC2, 상기 센스앰프회로이외의 P형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VCC1, │ 트랜지스터, │ 커패시터의 메모리셀을 구성하는 P형 MOS 트랜지스터를 형성하는 웰전위에는 VCC3을 인가하고, 그 대소관계는 다음과 같다.
VCC3
Figure kpo00001
VCC1〉 VCC2
예를들면 VCC3을 5V, VCC1을 4V, VCC2를 3V로 하면된다. 이에 의해 각각의 웰내에 형성된 트랜지스터의 임계치전압은 메모리셀내 트랜지스터의 임계치 전압을 Vtce1, 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면 당연히 관계된다.
│Vtce1│
Figure kpo00002
│Vper1│
Figure kpo00003
│Vtsa│
[실시예 2]
제 2 도, 제 10 도에 도시한 바와같이 N형 기판 또는 N형웰(10)에 형성한 P형웰(9a)∼(9c)의 전위에 있어서, N형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VBB2, 상기 센스앰프회로이외의 N형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VBB1, │트랜지스터, │커패시터의 메모리셀을 구성하는 N형 MOS 트랜지스터를 형성하는 웰전위에는 VBB3을 인가하고, 그 대소관계는 다음과 같다.
│VBB3│
Figure kpo00004
│VBB1│
Figure kpo00005
│VBB2│
예를 들면 VBB3을 -4V, VBB1을 -2V, VBB2을 OV로 하면 된다. 이에 의해 각각의 웰내에 형성된 트랜지스터의 임계치전압은 메모리셀내 트랜지스터의 임계치 전압을 Vtce1, 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면 당연히 다음의 관계가 된다.
│Vtce1│
Figure kpo00006
│Vper1│
Figure kpo00007
│Vtsa│
[실시예 3]
제 3 도, 제 10 도에 도시한 바와같이 P형 기판 또는 P형웰(5)에 형성한 N형웰(4a)∼(4c)의 전위에 있어서, P형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VCC2, 상기 센스앰프회로이외의 P형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VCC1, │트랜지스터, │커패시터의 메모리셀을 구성하는 P형 MOS 트랜지스터를 형성하는 웰전위에는 VCC3을 인가하고, 그 대소관계를 다음과 같다.
VCC3
Figure kpo00008
VCC1＞ VCC2
이에 의해 N형의 웰내에 형성된 P형 트랜지스터의 임계치전압은 메모리셀내 트랜지스터의 임계치전압을 Vtce1, 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면 당연히 다음의 관계가 된다.
│Vtce1│
Figure kpo00009
│Vper1│
Figure kpo00010
│Vtsa│
또, 상기 N형웰(4a)∼(4c)에 형성한 P형웰(11a), (11b)의 전위에 있어서, N형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VBB2, 상기 센스앰프회로이외의 N형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VBB1을 인가하고, 그 대소관계는 다음과 같다.
│VBB1│＞│VBB2│
이에 의해, P형웰내에 형성된 N형 트랜지스터의 임계치전압을 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면, 당연히 다음의 관계가 된다.
│Vtce1│＞│Vtsa│
[실시예 4]
제 4 도, 제 10 도에 도시한 바와같이 N형 기판 또는 N형웰(10)에 형성한 P형웰(9a)∼(9c)의 전위에 있어서, N형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VBB2, 상기 센스앰프회로이외의 N형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VBB1, │트랜지스터, │커패시터의 메모리셀을 구성하는 N형 MOS 트랜지스터를 형성하는 웰전위에는 VBB3을 인가하고, 그 대소관계는 다음과 같다.
│VBB3│
Figure kpo00011
│VBB1│＞│VBB2│
이에 의해 P형의 웰내에 형성된 N형 트랜지스터의 임계치전압은 메모리셀내 트랜지스터의 임계치전압을 Vtce1, 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면, 당연히 다음의 관계가 된다.
│Vtce1│
Figure kpo00012
│Vtper1│＞│Vtsa│
또, 상기 P형웰(9a)∼(9c)에 형성된 N형웰(12a), (12b)의 전위에 있어서, P형 MOS 트랜지스터로 구성되는 센스앰프회로를 형성하는 웰전위에는 VCC2, 상기 센스앰프회로의 N형 MOS 트랜지스터로 구성되는 주변회로를 형성하는 웰전위에는 VCC1을 인가하고 그 대소관계는 다음과 같다.
VCC1＞VCC2
이에 의해 N형웰내에 형성된 P형 트랜지스터의 임계치전압은 주변회로의 트랜지스터의 임계치전압을 Vtper1, 센스앰프회로의 임계치전압을 Vtsa라고 하면, 당연히 다음의 관계가 된다.
│Vtce1│＞│Vtsa│
실시예 1∼4에 표시한 임계치의 설정에 의해, 각각의 회로에 요구되는 회로특성을 향상시킬 수 있다. 즉, 메모리셀내 트랜지스터는 그 Vt를 높게 하여 리이크를 줄일 수 있으므로, 유지특성이 좋아진다. 주변트랜지스터에 있어서도 대기시의 리이크전류나, 전원노이즈에 의한 오동작을 방지할 수 있고, 또한 전류 구동력을 크게 손상하지 않고도 가능하다. 그리고, 센스앰프회로에 있어서는, 대기시에는 임계치전압을 OV부근에서도 이하에 표시하는 회로적 고안에 의해서 완전히 차단시킬 수 있어 문제없이 비트선증폭지연의 문제를 개선할 수 있다.
제 5 도는 센스앰프회로에 있서, DRAM의 대기시에 임체기전압이 OV부근에서도 센스앰프회로를 구성하는 트랜지스터를 완전히 차단시킬 수 있는 회로도이다. 제 5 도에 있어서, (21)은 비트선쌍, (20), (24)는 각각 P형, N형의 플립플롭회로이고, 기판의 전위는 각각 VCC2, VBB2이다. (22)로 표시한 것은 메모리 셀이다. N형 스위칭트랜지스터의 기판전위는 VBB3이다. (27), (28)로 표시한 것은 각각 P형, N형의 플립플롭회로(20), (24)의 구동트랜지스터로서 웰, 기판의 전위는 각각 VCC1, VBB1이다. (31), (32)로 표시한 것은 P형, N형의 플립플롭회로(20), (24)의 구동선(25), (26)의 전위를 결정하는 클램프회로이다 이 회로를 형성하는 웰, 기판의 전위는 각각 VCC1, VBB1이다 (30), (29)는 각각 P형, N형의 플리플롭회로(20),(24)의 구동트랜지스터의 제어선이다. (34)는 GND 선이다. (33)은 센스앰프의 전원 VCC이다. 여기서 VCC1, VCC2VBB1, VBB2, VBB3의 대소관계는 실시예 4에서 표시한 바와같다.
제 5 도에 도시한 회로의 동작에 대해서 간단히 설명하면, 제어선(30) ,(29)은 각각 L, H전위시에 P형 N형의 플립플롭회로(20), (24)의 구동트랜지스터(27), (28)를 ON하고, H, L전위시에 OFF한다. 또, 이때에는 클램프회로(31), (32)를 ON해서 각각 구동선(25), (26)의 전위를 Vtn(VCC-Vtp)로 결정한다. 여기서 Vtn, Vtp는 클램프회로 (32), (31)의 트랜지스터의 임계치전압이다. 이와같이 구동선(25)의 전위를 1/2Vcc보다 작게 설정하고, 구동선(26)의 전위를 1/2Vcc보다 크게 설정함으로써, 1/2Vcc레벨로 프리차아지된 비트선에 접속된 플립플롭트랜지스터(20), (24)를 비록 임계치전압이 OV에 가까워도 완전히 차단시킬 수 있다.
제 8 도에 16Mbit DRAM을 가정해서 비트선증폭지연을 SPICE를 사용한 회로 시뮬레이션의 결과를 표시한다. 여기서, 비트선용량 300fF, 센스앰프의 전원전압 VCC=3.0V, 센스앰프수 N=1024를 가정한다. 시뮬레이션은, 플립플롭형의 센스앰프회로를 구성하는 N형 MOS 트랜지스터의 임계치전압 Vt를 0.3V로부터 0.9V까지 변화시켜, 각각의 경우에 있어서 행하였다.
여기서 A,
Figure kpo00013
로 표시한 비트선파형은 고립되어 있지 않은 평균적인 비트선쌍으로서, 즉 ΔVH의 미소전위차를 가진 N-1개중의 1 개의 비트선쌍의 파형이다. 한편, B,
Figure kpo00014
는 고립된 비트선쌍, 즉 -ΔVL의 미소전위차를 가진 1 개의 비트선쌍의 파형이다. 다른 것으로부터 고립된 비트선쌍, B,
Figure kpo00015
는 다른 대다수의 비트선쌍으로부터 크게 지연되고 있음을 알 수 있다. 이 지연은 상기 센스앰프를 구성하는 트랜지스터의 임계치전압에도 크게 의존하고 있음을 알 수 있다.
제 9 도에 센스앰프를 활성화한 후 비트선쌍 A,
Figure kpo00016
의 전위차 dV=1.5V에 달하는 시간을, 지연시간이라고 정의해서 CB=200fF, 400fF에 있어서의 임계치전압과 지연시간의 관계를 표시하였다. 이상의 시뮬레이션 결과로부터 알 수 있는 바와같이 임계치전압 Vt를 작게 하면 비트선 증폭지연을 억제할 수 있다.
이상과 같이, 실시예 1∼4에 있어서는 동일기판 또는 웰상에 형성된 트랜지스터의 임계치전압을 회로적으로 최적화할 수 있고, 회로의 성능을 향상시킬 수 있다.
이상 설명한 바와같이 본 발명에 의하면, 메모리셀내 트랜지스터는 그 Vt를 높게 하여, 리이크를 줄일 수 잇으므로, 유지특성이 좋아진다. 주변트랜지스터에 있어서도 대기시의 리이크전류나, 전원노이즈에 의한 오동작을 방지할 수 있고, 또한 전류구동능력을 크게 손상하지 않고도 가능하다. 그리고, 센스앰프회로에 있어서는, 대기시에는 임계치전압을 OV부근에서도 상기한 회로적 고안에 의해서 완전히 차단시킬 수 있어 문제없이 비트선증폭지연의 문제를 개선할 수 있다.
이상과 같이 본 실시예에 있어서는 동일기판 또는 웰상에 형성된 트랜지스터의 임계치전압을 회로적으로 최적화할 수 있고, 회로의 성능을 향상시킬 수 있어, 그 실용적 효과는 크다.

Claims (4)

  1. 복수의 메모리셀과, 각각 결합되어 상기 메모리셀로부터 판독된 전위차를 증폭하는 복수의 센스앰프와, 상기 메모리셀 및 센스앰프 이외의 회로인 복수의 주변회로를 구비한 반도체메모리장치에 있어서, 상기 메모리셀, 센스앰프 및 주변회로는 각각 트랜지스터로 구성되고, 상기 센스앰프의 트랜지스터의 임계치전압의 절대치를 지닌 회로수단이, 상기 메모리셀의 트랜지스터의 임계치전압의 절대치보다도 작고, 또 상기 주변회로의 트랜지스터의 임계치전압의 절대치보다도 작도록 구성된 것을 특징으로 하는 반도체메모리장치.
  2. 제 1 항에 있어서, 상기 메모리셀, 센스앰프 및 주변회로의 상기 트랜지스터는 모두, 각각 산화금속규소전계효과트랜지스터로 구성되고, 기판바이어스전압의 제 1 값은 상기 센스앰프의 트랜지스터의 각각에 인가되고, 기판바이어스전압의 제 2 값은 상기 메모리셀의 트랜지스터의 각각에 인가되고, 기판바이어스전압의 제 3 값은 상기 주변회로의 트랜지스터의 각각의 인가되며, 상기 기판바이어스전압의 제 1 값은 상기 기판바이어스전압의 각 제 2 값 및 제 3 값과는 다른 것을 특징으로 하는 반도체메모리장치.
  3. 제 2 항에 있어서, 상기 센스앰프의 트랜지스터, 메모리셀의 트랜지스터 및 주변회로의 트랜지스터는 각각 P형웰(9b, 9c, 9a)이고, 상기 기판바이어스전압의 제 1 값(VBB2)은 상기 기판바이어스전압의 제 2 및 제 3 갑(VBB3, VBB1)보다도 높은 것을 특징으로 하는 반도체메모리장치.
  4. 제 2 항에 있어서, 상기 센스앰프의 트랜지스터, 메모리셀의 트랜지스터 및 주변회로의 트랜지스터는 각각 N형웰(4b, 4c, 4a)이고, 상기 기판바이어스전압의 제 1 값(VCC2)은 상기 기판바이어스전압의 각 제 2 및 제 3 값(VCC3, VCC1)보다도 낮은 것을 특징으로 하는 반도체메모리장치.
KR1019910004447A 1990-03-26 1991-03-21 반도체 기억장치 KR950000758B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2-76023 1990-03-26
JP2076023A JPH03276673A (ja) 1990-03-26 1990-03-26 半導体記憶装置

Publications (1)

Publication Number Publication Date
KR950000758B1 true KR950000758B1 (ko) 1995-01-28

Family

ID=13593230

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019910004447A KR950000758B1 (ko) 1990-03-26 1991-03-21 반도체 기억장치

Country Status (3)

Country Link
US (1) US5251172A (ko)
JP (1) JPH03276673A (ko)
KR (1) KR950000758B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063895A (en) * 1998-08-20 2000-05-16 Ire Chemical Ltd. Polyester resin and a process for preparing the same

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0794988A (ja) * 1993-09-21 1995-04-07 Mitsubishi Electric Corp Ｍｏｓ型半導体クランプ回路
JP3002371B2 (ja) 1993-11-22 2000-01-24 富士通株式会社 半導体装置とその製造方法
US5365479A (en) * 1994-03-03 1994-11-15 National Semiconductor Corp. Row decoder and driver with switched-bias bulk regions
US5595925A (en) * 1994-04-29 1997-01-21 Texas Instruments Incorporated Method for fabricating a multiple well structure for providing multiple substrate bias for DRAM device formed therein
JP4037470B2 (ja) 1994-06-28 2008-01-23 エルピーダメモリ株式会社 半導体装置
KR0143252B1 (ko) * 1995-06-30 1998-07-01 김주용 3중웰 형성방법
US5694072A (en) * 1995-08-28 1997-12-02 Pericom Semiconductor Corp. Programmable substrate bias generator with current-mirrored differential comparator and isolated bulk-node sensing transistor for bias voltage control
US6009023A (en) * 1998-05-26 1999-12-28 Etron Technology, Inc. High performance DRAM structure employing multiple thickness gate oxide
JP2000099557A (ja) * 1998-09-25 2000-04-07 Hitachi Ltd 半導体集積回路装置、及びその製造方法、及び記憶媒体
JP2002083942A (ja) 2000-09-06 2002-03-22 Matsushita Electric Ind Co Ltd 半導体集積回路装置
JP4413516B2 (ja) * 2003-03-31 2010-02-10 シャープ株式会社 信号タイミング調整システムおよび信号タイミング調整量設定プログラム
JP2011248971A (ja) * 2010-05-28 2011-12-08 Elpida Memory Inc 半導体装置
CN115083471A (zh) * 2021-03-10 2022-09-20 华邦电子股份有限公司 半导体存储装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5472691A (en) * 1977-11-21 1979-06-11 Toshiba Corp Semiconductor device
JPS5548894A (en) * 1978-09-29 1980-04-08 Nec Corp Memory circuit
US4760560A (en) * 1985-08-30 1988-07-26 Kabushiki Kaisha Toshiba Random access memory with resistance to crystal lattice memory errors
JPS6386559A (ja) * 1986-09-30 1988-04-16 Toshiba Corp 半導体記憶装置
JP2644261B2 (ja) * 1988-03-15 1997-08-25 株式会社東芝 ダイナミック型半導体記憶装置
US5161121A (en) * 1988-06-27 1992-11-03 Oki Electric Industry Co., Ltd. Random access memory including word line clamping circuits

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6063895A (en) * 1998-08-20 2000-05-16 Ire Chemical Ltd. Polyester resin and a process for preparing the same

Also Published As

Publication number Publication date
US5251172A (en) 1993-10-05
JPH03276673A (ja) 1991-12-06

Similar Documents

Publication Publication Date Title
KR950000758B1 (ko) 반도체 기억장치
US5726941A (en) Semiconductor integrated circuit
US7336523B2 (en) Memory device using nanotube cells
KR910009589B1 (ko) 반도체집적회로
US4760561A (en) MOS static type RAM having a variable load
JPH0529995B2 (ko)
US5946243A (en) Signal line driving circuits with active body pull-up capability for reducing boost delay
KR930010524B1 (ko) 전류 미러회로를 갖는 구동회로를 구비한 반도체집적회로장치
KR940007726B1 (ko) 다이나믹 랜덤억세스 메모리장치
US4697252A (en) Dynamic type semiconductor memory device
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
US5673219A (en) Apparatus and method for reducing leakage current in a dynamic random access memory
JPS6137709B2 (ko)
US4904885A (en) Substrate bias circuit having substrate bias voltage clamp and operating method therefor
JPS5944720B2 (ja) ダイナミック半導体記憶装置
KR100432442B1 (ko) 자기 증폭 다이내믹 메모리 셀을 갖춘 메모리 셀 어레이를동작시키기 위한 방법
US4879679A (en) Dynamic random access memory having storage gate electrode grounding means
JP2685469B2 (ja) 半導体装置
US5019725A (en) Input circuit
KR960000896B1 (ko) 반도체 집적회로장치
US4774719A (en) Charge-coupled device with diode cut-off input
GB2032211A (en) High Performance Dynamic MOS Read/Write Memory
US5889717A (en) Dynamic random access memory
US6137342A (en) High efficiency semiconductor substrate bias pump
JP2980463B2 (ja) 半導体メモリ装置の駆動方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101222

Year of fee payment: 17

EXPY Expiration of term