KR920702533A - 초기화 셋팅 회로와 이것을 이용한 반도체 메모리 장치 - Google Patents

초기화 셋팅 회로와 이것을 이용한 반도체 메모리 장치

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KR920702533A
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Abstract

내용 없음

Description

초기화 셋팅 회로와 이것을 이용한 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제6도는 본 발명에 따른 초기화 셋팅회로의 일실시예 구성을 보여주는 회로도이다. 제7도는 전원 공급의 온-셋트시 제6도에 나타낸 회로의 동작을 예시하는 신호 파형을 나타내는 챠트이다.

Claims (11)

  1. 설정된 레벨에 이르는 전원전압(Vcc)을 검출하기 위하여 전원 공급의 온-셋트에 응답하여 활성되는 검출회로(TR1,TR2,R,21)와 고전위 레벨로 초기화 셋팅회로의 출력신호(Vout)를 신장하거나, 저전위 레벨로 출력신호를 낮추기 위하여 상기 검출회로로부터의 검출신호(V1)출력에 응답하는 출력레벨 제어 회로를 구비함을 특징으로 하는 전원 공급의 온-셋트시 반도체 메모리 장치에서 래치회로(30)의 초기 상태를 셋팅하기 위한 초기화 셋팅 회로(20)).
  2. 제1항에 있어서, 상기 검출회로는 전원 공급의 온-셋트에 응답하여 활성되고, 설정된 문턱 레벨에 의해 상기 전원전압(Vcc)보다 낮은 레벨을 갖는 전압(V0)을 출력하는 반도체 소자(TR1)와, 상기 반도체 소자의 출력전압에 응답하고 상기 전원 전압을 수취하기 위한 인버터(21), 전원 공급의 온-셋트 후에 상기 인버터의 문턱 레벨에 비례된 상기 반도체 소자의 레벨 관계를 유지하기 위한 전압 유지회로를 포함하는 것을 특징으로 하는 초기화 셋팅 회로.
  3. 제2항에 있엇, 상기 출력 레벨 제어회로(22)는 저전위의 전원 라인(Vss)과 고전위의 전원라인(Vcc)사이에 접속된 p채널 트랜지스터(TR5)와 n 채널 트랜지스터(TR6)를 포함하는 제1CMOS 인버터(22)를 구비함을 특징으로 하는 초기화 셋팅 회로.
  4. 제3항에 있어서, 상기 반도체 소자의 출력전압에 응답하는 인버터는 저전위의 전원 라인(Vss)과 고전위의 전원라인(Vcc)사이에 접속된 p채널 트랜지스터(TR3)와 n채널 트랜지스터(TR4)를 포함하는 제2의 CMOS 인버터를 구비함을 특징으로 하는 초기화 셋팅 회로.
  5. 제4항에 있어서, 상기 반도체 소자는 인헨스먼트형 n채널 트랜지스터이고 트랜지스터의 게이트는 그것의 드레인에 접속되는 것을 특징으로 하는 초기화 셋팅 회로.
  6. 제4항에 있어서, 상기 반도체 소자는 p채널 트랜지스터이고, 이 트랜지스터의 게이트는 그것의 드레인에 접속되는 것을 특징으로 하는 초기화 셋팅 회로.
  7. 제5항에 있어서, 상기 인헨스컨트형 n채널 트랜지스터(TR1)의 문턱 레벨은 상기 제2CMOS 인버터의 p채널 트랜지스터의 문턱 레벨 보다 높게 셋트되는 것을 특징으로 하는 초기화 셋팅 회로.
  8. 제7항에 있어서, 상기 전압 유지 회로는 상기 제2 CMOS 인버터의 입력단자와 상기 고전위 전원 라인사이에 접속되는 p채널 트랜지스터(TR2)와, 상기 제2 CMOS 인버터의 입력단자와 상기 저전위 전원 라인(Vss)사이에 접속된 저항(R)을 구비하고, 상기 p채널 트랜지스터는 상기 제2 CMOS 인버터의 입력 전압레벨을 유지하기 위한 턴온 및 턴 오프 되어지도록 상기 제2CMOS 인버터의 출력 전압 레벨에 응답하는 것임을 특징으로 하는 초기화 셋팅 회로.
  9. 메모리 셀 어레이(1), 각 내부 회로의 동작을 동기시키기 위하여 클럭 신호를 발생시키는 회로(2), 상기 클럭 신호에 응답하여 외부 어드레스 신호와 데이타 및 제어신호를 수취하고, 수치된 상태를 유지하기 위한 래치 수단(30)과 전원 공급의 온 셋트 상기 래치 수단의 초기 상태를 셋팅하기 위한 초기화 셋팅 수단을 포함하는 레지스터 수단(4-7), 상기 레지스터를 통해 상기 어드레스 신호와 데이터 및 제어신호를 토대로 상기 메모리 셀 어레이에서 메모리의 엑세스와 데이터 리딩 및 라이팅을 제어하기 위한 주변 회로(8-13)를 구비하고, 상기 초기화셋팅 수단은 설정된 레벨에 이르는 전원전압(Vcc) 을 검출하기 위한 전원 공급의 온-셋트에 응답하여 활성되는 검출회로(TR1,TR2,R,21), 고전위 레벨로 초기화 셋팅 회로의 출력신호(Vout)를신장시키거나 또는 저전위 레벨로 출력신호를 낮추기 위하여 상기 검출회로로부터의 검출신호(V1)출력에 응답하는 출력레벨 제어 회로, 전원 전압으로서 상기 래치회로에 공급되는 것으로 상기 출력 레벨 제어회로에 의해 제어되는 출력 신호를 구비함을 특징으로 하는 반도체 메모리 장치.
  10. 제9항에 있어서, 상기 검출회로는 전원 공급의 온-셋트에 응답하여 활성되며, 설정된 문턱 레벨에 의해 상기 전원 전압(Vcc)보다 낮은 레벨을 갖는 전압(V0)을 출력하는 반도체소자(TR1)와, 상기 전원 전압을 수취하고 상기 반도체 소자의 출력 전압에 응답하는 인버터(21), 전원 공급의 온-셋트 후에 상기 인버터의 문턱 레벨에 비례한 상기 반도체 소자의 출력 전압의 레벨 관계를 유지하는 전압유지 회로(TR2,R)를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 레제스터 수단은 상기 외부 어드레스 신호, 데이터 및 제어신호에 상응하여 각각 제공되는 복수개의 레지스터(4-7)를 포함하고, 복수개의 각 레지스터는 상기 래치수단을 갖으며, 복수개의 레지스터중 적어도 하나는 상기 초기화 셋팅 회로를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019920700991A 1990-08-28 1991-08-28 초기화 셋팅회로와 이것을 이용한 반도체 메모리 장치 KR950010566B1 (ko)

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JP2227215A JPH04106784A (ja) 1990-08-28 1990-08-28 半導体集積回路
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