KR100329756B1 - 마스크롬용센스앰프 - Google Patents

Abstract

본 발명은 마스크롬용 센스앰프에 관한 것으로, 이를 위한 본 발명은 비트라인 메모리 셀을 포함하는 마스크롬에 있어서, 센스앰프 제어신호를 입력받아 반전 출력하는 제1 CMOS 인버터; 상기 비트라인 메모리 셀 하부에 위치하여 프리차아지되는 제1 트랜지스터; 상기 제1 트랜지스터와 비트라인 메모리 셀 사이에 연결되어 상기 제1 CMOS 인버터의 출력신호에 따라 스위치 온/오프되는 제2 트랜지스터; 상기 제1 트랜지스터와 제2 트랜지스터의 소오스단에 공통으로 연결되어 상기 비트라인 메모리 셀의 비트라인 센싱 전압을 반전 출력하는 제2 CMOS 인버터; 상기 제2 CMOS 인버터의 출력단이 소오스단에 연결된 제3 트랜지스터; 상기 센스앰프 제어신호가 하이레벨로 입력될 때 상기 제3 트랜지스터의 드레인단을 로우레벨로 강하시키는 제4 트랜지스터; 상기 센스앰프 제어신호와 상기 제3 트랜지스터의 드레인 전압을 두 입력으로 하고 논리조합출력이 상기 제1 트랜지스터의 게이트에 입력되는 OR 게이트를 포함하여 이루어진다.

Description

마스크롬용 센스앰프

본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 마스크롬에 있어 공급전압단과 접지단 사이에 누설전류패스가 형성되어 전력소모가 커지는 것을 방지하기 위하여 전류패스를 감지하여 차단할 수 있도록 한 저전력용 센스앰프에 관한 것이다.

디지탈 신호 프로세서(Digital Signal Processor), MCU(Micro Controller Unit) 등의 온-칩 프로그램 메모리(On-chip program memory)로서 사용되는 읽기전용 메모리(Read Only Memory; 이하 ROM)는 프로그램의 크기가 늘어남에 따라 ROM의 사이즈도 증가하는 추세이며, 이때, ROM에서의 전류 소모는 전체 메모리칩의 전력소모에 큰 부분을 차지하므로 ROM의 전력소모를 줄이는 방법이 꾸준히 연구 개발되고 있다.

특히, NOR형의 마스크 롬(Mask ROM)은 동작속도 면에서 장점이 있으나, 비트라인에 전류패스를 형성하여 전력소모가 많고, NAND형의 경우에는 전력소모를 감소시킬 수는 있으나 동작속도가 늦은 문제가 있다. 그러므로, 종래의 마스크 롬으로는 고속으로 동작하면서 저전력을 구현하는데 어려움이 있다.

따라서, 본 발명은 NOR형 마스크롬의 저전력화를 위하여 비트라인에 전류패스가 형성되면 이를 감지하여 전류패스를 차단시켜 주는 저전력용 센스앰프를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 바람직한 마스크롬용 센스앰프의 일 실시예는, 센스앰프 제어신호를 입력받아 반전 출력하는 제 1 CMOS 인버터; 상기 비트라인 메모리 셀 하부에 위치하여 프리차아지되는 제1 트랜지스터; 상기 제1 트랜지스터와 비트라인 메모리 셀 사이에 연결되어 상기 제1 CMOS 인버터의 출력신호에 따라 스위치 온/오프되는 제2 트랜지스터; 상기 제1 트랜지스터와 제2 트랜지스터의 소오스단에 공동으로 연결되어 상기 비트라인 메모리 셀의 비트라인 센싱 전압을 반전 출력하는 제2 CMOS 인버터; 상기 제2 CMOS 인버터의 출력단이 소오스단에 연결된 제3 트랜지스터; 상기 센스앰프 제어신호가 하이레벨로 입력될 때 상기 제3 트랜지스터의 드레인단을 로우레벨로 강하시키는 제4 트랜지스터; 상기 센스앰프 제어신호와 상기 제3 트랜지스터의 드레인 전압을 두 입력으로 하고 논리조합출력이 상기 제1 트랜지스터의 게이트에 입력되는 OR 게이트를 포함하여 이루어짐을특징으로 한다.

이하, 첨부도면을 참조하여 본 발명에 따른 저전력용 센스앰프회로를 보다 상세히 설명하기로 한다.

제1도는 본 발명에 따른 NOR형 마스크롬용 센스앰프 회로도로서, 이를 참조하여 설명하면, 비트라인 메모리 셀(10)에 센스앰프(20)가 연결되어 저장되어 있는 데이터를 감지 증폭한다.

제1도에 도시된 바와 같이, 비트라인 메모리 셀(10)에는 각 비트라인(B1, B2)에 롬코딩된 트랜지스터(M2, M3)가 연결되어 있고, 상기 비트라인(B1, B2)의 전압을 멀티플렉싱하는 멀티플렉서신호(MUX1, MUX2, MUX3)가 입력된다.

그리고 센스앰프(20)는 센스앰프 제어신호(C1)를 입력받아 반전 출력하는 제1 CMOS 인버터(22)와, 상기 비트라인 메모리 셀(10) 하부에 위치하여 프리차아지되는 제1 트랜지스터(M5)와, 상기 제1 트랜지스터(M5)와 비트라인 메모리 셀(10) 사이에 연결되어 상기 제1 CMOS 인버터의 출력(conb)에 따라 스위치 온/오프되는 제2 트랜지스터(M4)와, 상기 제1 트랜지스터(M5)와 제2 트랜지스터(M4)의 소오스단에 공통으로 연결되어 상기 비트라인 메모리 셀(10)의 비트라인 센싱 전압을 반전 출력하는 제2 CMOS 인버터(23)와, 상기 제2 CMOS 인버터(23)의 출력단(OUT B)이 소오스단에 연결되어 상기 제2 CMOS 인버터(23)의 출력전압을 전달하는 제3 트랜지스터(M6)와, 상기 센스앰프 제어신호(C1)가 하이레벨로 입력될 때 상기 제3 트랜지스터(M6)의 드레인단(fa)을 로우레벨로 강하시키는 제4 트랜지스터(M7)와, 상기 센스앰프 제어신호(C1)와 상기 제3 트랜지스터(M6)의 드레인전압을 두 입력(A,B)으로하고 논리조합출력이 상기 제1 트랜지스터(M5)의 게이트에 입력되는 OR게이트(21)로 구성된다. 여기서, 상기 제2 트랜지스터(M4), 제4 트랜지스터(M7)는 NMOS트랜지스터를 이용하고, 상기 제1 트랜지스터(M4)와 제3 트랜지스터는 PMOS트랜지스터를 이용한다.

제2도는 상기 제1도의 도시된 각부의 타이밍도를 나타낸 도면이다.

제2도를 참조하여 본 발명의 실시예에 따른 저전력용 센스앰프의 동작 및 효과를 살펴보기로 한다. 제2도는 제1 어드레스(A1)가 로우인 경우를 나타낸 도면이다.

먼저, 센스앰프 제어신호(C1)가 로우(low)이고, 제2 어드레스(A2)가 하이(high), 제1 어드레스(A1)가 로우(low), 제2 멀티플렉서 신호(MUX2)만 하이(high)인 경우, X 지점에 트랜지스터가 형성되지 않은 상태에서 코딩이 되지 않아 마스크롬의 동작이 개시된다. 이어 제어신호(C1)가 로우이므로 제1 CMOS인버터(22)의 출력신호(conb)는 하이가 되어 제2 트랜지스터(M4)가 턴온되고, 제어신호(C1)가 로우가 되기전 제어신호(C1)가 하이일 때, 제4 트랜지스터(M7)가 턴온되어 제3 트랜지스터의 드레인단(fa)이 로우레벨로 되어 있었으므로 OR 게이트(21)의 A 입력단이 로우, B 입력단이 로우가 된다.

그리고 OR 게이트(21)의 논리조합신호 '0'(A=0, B=0)을 입력받는 제1 트랜지스터(M5)가 턴온되므로, 제2 트랜지스터(M4), 비트라인 메모리 셀(10)의 제2 멀티플렉서 신호(MUX2)를 입력받는 M2를 통해 제1 비트라인(B1)이 프리차아지된다. 이때, 제3 멀티플렉서 신호(MUX3)가 로우이기 때문에 M3는 턴오프이고, 이로 인해제2비트라인(B2)으로 차아지된 전류는 전류패스(current path)가 없으므로 전류가 방출되지 않아 전류손실이 발생하지 않게 된다.

도면에 도시되지 않았지만, 두 번째로, 제어신호(C1)가 로우이고, 제1 어드레스(A1)가 하이, 제2 어드레스(A2)가 로우, 제3 멀티플렉서 신호(MUX3)가 하이인 경우에는, 제1 어드레스(A1)가 선택되어 M1이 턴온되므로 전류패스가 발생하는 경우이다. 즉, 제1 트랜지스터(M5), 제2 트랜지스터(M4), M3, M1 트랜지스터로 통하는 전류패스가 생길 경우, 센싱전압(sensing voltage)이 로우레벨로 내려가게 되고, 따라서, 출력단(OUT B) 전압이 하이레벨로 상승하게 되면 OR 게이트(21)의 B 입력단이 하이레벨로 되고, 제1 트랜지스터(M5)가 오프되어 전류패스가 자동적으로 차단되므로 전류가 외부로 손실되는 것을 방지할 수 있다. 이때, 출력단(OUT B)의 출력전압에서 제3 트랜지스터(M6)의 드레인단(fa)으로 넘어가는 신호를 타이밍에 맞게 지연(Delay)시키기 위하여 제3 트랜지스터(M6)의 길이 사이즈(Length size)를 다른 트랜지스터보다 크게 형성시킬 필요가 있다.

세 번째, 어드레스 신호와 멀티플렉서의 신호와는 관계없이 제어신호가 하이가 되면, 곧바로 제1 CMOS인버터(22)의 출력신호(conb)가 로우레벨이 되어 제2 트랜지스터(M4)가 스위치 오프되며, OR게이트(21)의 A입력단의 신호가 하이가 되어 제1 트랜지스터(M5)가 오프 상태로 되어 프리차아지 동작이 중단되므로 전력소모는 발생되지 않는다.

상술한 본 발명에 따르면, 종래 NOR형 ROM인 경우에 프리차아지 시간이 따로 존재하여 전류소모가 항상 발생하게 되는데 반하여, 본 발명은 전류 패스가 생기면전류패스를 즉시 끊어 전력소모를 크게 줄일 수 있는 효과가 있으며, 동작속도 또한 향상되어 고속동작, 저전력이 요구되는 반도체장치를 구현하는데 매우 적합하며, 전력소모 감소를 통한 반도체칩의 성능과 경쟁력을 향상시킬 수 있다.

제1도는 본 발명에 따른 마스크롬용 센스앰프 회로도이고,

제2도는 제1도의 도시된 각부 파형도이다.

* 도면의 주요부분에 대한 부호의 설명 *

10 : 비트라인 메모리 셀 20 : 센스앰프

B1, B2 : 비트라인

Claims (2)

1. 비트라인 메모리 셀을 포함하는 마스크롬에 있어서,

   센스앰프 제어신호를 입력받아 반전 출력하는 제1 CMOS 인버터;

   상기 비트라인 메모리 셀 하부에 위치하여 프리차아지되는 제1 트랜지스터;

   상기 제1 트랜지스터와 비트라인 메모리 셀 사이에 연결되어 상기 제1 CMOS 인버터의 출력신호에 따라 스위치 온/오프되는 제2 트랜지스터;

   상기 제1 트랜지스터와 제2 트랜지스터의 소오스단에 공동으로 연결되어 상기 비트라인 메모리 셀의 비트라인 센싱 전압을 반전 출력하는 제2 CMOS 인버터;

   상기 제2 CMOS 인버터의 출력단이 소오스단에 연결된 제3 트랜지스터;

   상기 센스앰프 제어신호가 하이레벨로 입력될 때 상기 제3 트랜지스터의 드레인단을 로우레벨로 강하시키는 제4 트랜지스터;

   상기 센스앰프 제어신호와 상기 제3 트랜지스터의 드레인 전압을 두 입력으로 하고 논리조합출력이 상기 제1 트랜지스터의 게이트에 입력되는 OR 게이트

   를 포함하여 이루어짐을 특징으로 하는 마스크롬용 센스앰프.
2. 제1항에 있어서,

   상기 제1 트랜지스터와 제3 트랜지스터는 PMOS트랜지스터이고, 상기 제2 트랜지스터와 제4 트랜지스터는 NMOS트랜지스터인 것을 특징으로 하는 마스크롬용 센스앰프.