KR19980073447A - 반도체 메모리 장치의 입력 버퍼 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 입력 버퍼에 관한 것으로, 입력 신호에 연결되어 LVTTL의 신호가 입력 신호로서 입력되면 상기 입력 신호를 반전시키는 인버터, 및 상기 입력 신호와 상기 인버터에 연결되고 SSTL의 신호가 입력 신호로서 입력되면 입력 신호와 참조 전압을 비교하여 출력 신호를 출력하는 차동 증폭부를 구비함으로써, 인터페이스가 LVTTL일 경우는 인버터로 동작되고 인터페이스가 SSTL일 때는 차동 증폭기형으로 동작하며, 따라서 대기 전류도 감소된다.

Description

반도체 메모리 장치의 입력 버퍼

본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 입력 버퍼에 관한 것이다.

반도체 메모리 장치를 이용하는 시스템의 성능이 향상되기 위해서는 반도체 메모리 장치의 성능도 향상되어야 한다. 반도체 메모리 장치의 성능을 향상시키기 위한 방법 중의 하나가 하이 퍼포먼스(high perfomance)용 인터페이스 로직이 제시되고 있다. 동기식 DRAM 장치의 경우, 클럭 주파수가 66.7[㎒]이하에서는 인터페이스로 보통 LVTTL(Low Voltage Transistor Transistor Logic) 또는 LVCMOS(Low oltage CMOS)가 사용되고 있지만, 클럭 주파수가 100[㎒]이상으로 향상됨에 따라 인터페이스로 SSTL(Stub Series Trnasceiver Logic)과 같은 새로운 인터페이스 구조가 제시되고 있다. 왜냐하면 LVTTL로써는 신호 충실도(integrity) 측면에서 100[㎒] 이상의 동작을 만족시키기 어렵게 되었다.

입력 버퍼는 반도체 장치의 외부에서 입력되는 신호의 전압 레벨을 감지하여 반도체 장치의 내부에서 사용되는 전압 레벨로 변환시켜주는 역할을 하는 수단이다. 일반적으로 반도체 메모리 장치에 사용되는 입력 버퍼는 LVTTL 인터페이스의 경우 LVTTL 신호를 입력으로 받아서 CMOS 레벨로 변환시켜준다. 동기식 DRAM에 사용되는 입력 버퍼는 인터페이스에 상관없이 입력 버퍼의 동작을 원활히 수행하기 위하여 일반적으로 차동 증폭기형으로 구성된다. 그런데 차동 증폭기형의 입력 버퍼는 전류 소모가 크므로 대기 상태에서 흐르는 대기 전류가 많이 흐른다.

만일 입력 버퍼가 인버터로 구성되면 상기 대기 전류가 많이 흐르는 문제점을 어느 정도 해결할 수 있다.

그런데 인터페이스가 SSTL일 때는 참조 전압을 기준으로 ±200∼400[㎷]의 전압이 입력 신호로서 인가되므로, 이 때는 인버터로 구성된 입력 버퍼는 사용될 수가 없다.

따라서 본 발명이 이루고자하는 기술적 과제는 인터페이스가 LVTTL일 경우는 인버터로 동작되고, 인터페이스가 SSTL일 때는 차동 증폭기형으로 동작되는 반도체 메모리 장치의 입력 버퍼를 제공하는데 있다.

도 1은 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 회로도.

상기 과제를 이루기 위하여 본 발명은, 입력 신호에 연결되어 LVTTL의 신호가 입력 신호로서 입력되면 상기 입력 신호를 반전시키는 인버터, 및 상기 입력 신호와 상기 인버터에 연결되고 SSTL의 신호가 입력 신호로서 입력되면 입력 신호와 참조 전압을 비교하여 출력 신호를 출력하는 차동 증폭부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼를 제공한다.

상기 본 발명의 입력 버퍼에 의하면, 인터페이스가 LVTTL일 경우는 인버터로 동작되고, 인터페이스가 SSTL일 때는 차동 증폭기형으로 동작한다.

이하, 실시예를 통하여 본 발명을 상세히 설명하기로 한다.

도 1은 본 발명에 따른 반도체 메모리 장치의 입력 버퍼의 회로도이다. 도 1에 도시된 입력 버퍼는 인버팅부(11)와 차동 증폭부(51)로 구성된다.

상기 인버팅부(11)는 PMOS트랜지스터(13)와 NMOS트랜지스터(15)를 구비한다.

PMOS트랜지스터(13)는 전원 전압(Vcc)에 소오스가 연결되고, 입력 신호(IN)에 게이트가 연결되며, 차동 증폭부에 드레인이 연결되어있다. PMOS트랜지스터(13)는 입력 신호가 논리 로우(low) 레벨이면 활성화되어 전원 전압(Vcc)을 상기 차동 증폭부(51)에 인가하고, 입력 신호(IN)가 논리 하이(high) 레벨이면 비활성화된다.

NMOS트랜지스터(15)는 차동 증폭부(51)에 드레인이 연결되고, 입력 신호(IN)에 게이트가 연결되며, 접지단(GND)에 소오스가 연결되어있다. NMOS트랜지스터(15)는 입력 신호(IN)가 논리 하이 레벨이면 활성화되어 상기 차동 증폭부(51)를 인에이블(enable)시키고, 입력 신호(IN)가 논리 로우 레벨이면 비활성화되어 상기 차동 증폭부(51)를 디세이블(disable)시킨다.

상기 차동 증폭부(51)는 두 개의 PMOS트랜지스터들(53,55)과 두 개의 NMOS트랜지스터들(57,59)을 구비한다.

PMOS트랜지스터(53)는 PMOS트랜지스터의 드레인에 소오스가 연결되고, 게이트와 드레인은 서로 접속된다.

PMOS트랜지스터(55)는 PMOS트랜지스터(53)의 소오스와 게이트에 각각 소오스와 게이트가 연결된다.

NMOS트랜지스터(57)는 PMOS트랜지스터(53)의 드레인에 드레인이 연결되고, 참조 전압(VREF)에 게이트가 연결되며, NMOS트랜지스터(15)의 드레인에 소오스가 연결된다.

NMOS트랜지스터(59)는 PMOS트랜지스터(55)의 드레인에 드레인이 연결되고, 입력 신호(IN)에 게이트가 연결되며, NMOS트랜지스터(57)의 소오스에 소오스가 연결된다.

그리고 상기 차동 증폭부(51)의 출력단에 인버터(71)가 연결되어 상기 차동 증폭부(51)의 출력을 반전시켜서 입력 버퍼의 출력 신호(OUT)를 발생시킨다.

도 1에 도시된 입력 버퍼의 동작을 설명하기로 한다.

먼저, LVTTL의 입력 신호(IN)가 인가될 경우에 대해서 설명하기로 한다. 입력 신호(IN)가 논리 하이 레벨이면 NMOS트랜지스터들(15,59)가 활성화되므로 인버터(71)의 입력단은 논리 로우 레벨이 되고 그로 인하여 출력 신호(OUT)는 논리 하이 레벨이 된다. 입력 신호(IN)가 논리 로우 레벨이면 NMOS트랜지스터들(15,59)은 비활성화되고, PMOS트랜지스터(13)가 활성화되므로 인버터의 입력단은 논리 하이 레벨이 되고, 그로 인하여 출력 신호(OUT)는 논리 로우 레벨이 된다. 따라서 입력 버는 LVTTL의 입력이 인가될 경우는 인버터로서 동작한다.

다음, SSTL의 입력 신호가 인가될 경우에 대해 설명하기로 한다. 입력 신호(IN)는 (VREF±0.2[Ｖ])의 전압 레벨이므로 NMOS트랜지스터(15)와 PMOS트랜지스터(13)이 모두 턴온(turn-on)된다. 그리고 참조 전압(VREF)과 입력 신호(IN)는 서로 비교되어 참조 전압(VREF)이 높으면 NMOS트랜지스터(57)와 PMOS트랜지스터들(53,55)가 활성화되고, 그로 인하여 출력 신호(OUT)는 논리 로우 레벨이 된다. 만일 입력 신호(IN)가 참조 전압(VREF)보다 높으면 NMOS트랜지스터(59)가 활성화되므로 출력 신호(OUT)는 논리 하이 레벨이 된다. 따라서 SSTL의 입력 신호가 입력 버퍼에 인가되면 입력 버퍼는 차동 증폭기로 동작한다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.

상술한 바와 같이 본 발명에 따르면, 인터페이스가 LVTTL일 경우는 인버터로 동작되고, 인터페이스가 SSTL일 때는 차동 증폭기형으로 동작한다. 따라서 대기 전류도 감소된다.

Claims (1)

1. 입력 신호에 연결되어 LVTTL의 신호가 입력 신호로서 입력되면 상기 입력 신호를 반전시키는 인버터; 및

   상기 입력 신호와 상기 인버터에 연결되고 SSTL의 신호가 입력 신호로서 입력되면 입력 신호와 참조 전압을 비교하여 출력 신호를 출력하는 차동 증폭부를 구비하는 것을 특징으로하는 반도체 메모리 장치의 입력 버퍼.