KR100265593B1 - 반도체 메모리 소자의 어드레스 버퍼링 장치 - Google Patents
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Abstract
본 발명은 반도체 메모리 소자의 어드레스 버퍼링 장치에 관한 것으로 각 어드레스 버퍼를 외부 어드레스 입력버퍼와 내부 어드레스 입력버퍼로 분리하여 동작하되 외부 어드레스 입력버퍼는 기준전압을 이용하여 버퍼링하고 내부 어드레스 입력버퍼는 반대 위상을 갖는 내부 어드레스 등의 시모스 레벨을 이용하여 버퍼링하므로서 동작속도를 향상시키고 전력소모를 줄이기 위한 것이다.
Description
본 발명은 반도체 메모리 소자의 어드레스 버퍼링 장치에 관한 것으로, 더 상세하게는 디램에서 외부 어드레스 버퍼링과 내부 어드레스 버퍼링을 각각 달리 하므로서 내부 어드레스 버퍼링시 동작속도를 향상시키고 전력소모를 줄이기 위한 메모리 소자의 어드레스 버퍼링 장치에 관한 것이다.
도 1은 종래기술에 따른 외부 및 내부 어드레스 퍼버링 관계를 나타낸 블럭도로서, 외부 어드레스(An)는 어드레스 패드를 통해 외부에서 디램 내부로 입력되는 신호로 각각의 레벨은 입력 하이와 입력 로우를 갖으며 그 값은 TTL(Transistor Transistor Logic) 레벨 2.0~0.8V이다.
내부 어드레스(Bn)는 디램 내부의 카운터에서 일정한 주기로 만들어지는 신호로 각각 전원전압과 그라운드 전압 레벨을 갖는다.
기준전압은 전원전압과 그라운드 전압 사이의 전위를 갖는다.
외부 어드레스 입력버퍼 제어신호(Ae)는 인에이블 일때의 전위가 그라운드 전압 레벨이며 디세이블 일때의 전위가 전원전압 레벨이다.
내부 어드레스 입력버터 제어신호(Be)는 인에이블 일때의 전위가 전원전압 레벨이며 디세이블 일때의 전위가 그라운드 전압 레벨이다.
상기 외부 어드레스 입력버퍼 제어신호(Ae)는 외부 어드레스 입력버퍼의 동작을 턴-온, 턴-오프시키는 신호로 내부 어드레스 입력버퍼 제어신호(Be)가 디세이블일때 외부 어드레스 입력버퍼 제어신호(Ae)가 인에이블인 경우 외부 어드레스(An)를 기준전압과 비교하여 외부 어드레스(An)가 기준전압보다 높으면 외부 어드레스 입력버퍼는 외부 어드레스(An)를 "하이"로 인식하는 버퍼링을 하여 출력하며, 외부 어드레스(An)가 기준전압보다 낮으면 외부 어드레스 입력버퍼는 외부 어드레스(An)를 "로우"로 인식하는 버퍼링을 하여 출력한다.
한편, 내부 어드레스 입력버퍼 제어신호(Be)가 인에이블 되고 난 후에 외부 어드레스 입력버퍼 제어신호(Ae)가 인에이블 되면 내부 어드레스(Bn)를 기준전압과 비교하여 내부 어드레스(Bn)가 기준 전압보다 높으면 외부 어드레스 입력버퍼는 내부 어드레스(Bn)를 "아이"로 인식하는 버퍼링을 하며, 내부 어드레스(Bn)가 기준전압보다 낮으면 외부 어드레스 입력버퍼는 내부 어드레스(Bn)를 "로우"로 인식하는 버퍼링을 하여 출력한다.
이 때, TTL 레벨로 입력되는 외부 어드레스(An)의 입력 하이와 입력 로우는 각각 2.0~0.8V이며, 이러한 레벨을 감지하여 버퍼링하기 위하여 일반적으로 기준전압과 비교하여 버퍼링한다.
이 방법은 TTL 레벨의 버퍼링에 효과적이고 노이즈에 강한 반면 스위칭 타임이 길어진다.
따라서, 내부 어드레스(Bn)가 CMOS 레벨인 점을 감안하면 내부 어드레스(Bn)와 기준전압을 비교하여 버퍼링하는 데는 스피스 손실을 감수해야 한다. 더구나 이러한 외부 어드레스 입력버퍼가 어드레스 수만큼 존재하므로 긴 타이밍 동안 버퍼링 하는데 불필요한 전력소모를 가져온다.
이와 같이 종래의 어드레스 버퍼는 외부 어드레스(An)를 버퍼링하는 데는 효과적이나 내부 어드레스(Bn)를 버퍼링하는 데는 비효율적이다.
따라서 본 발명은 상기한 문제점을 해결하기 위하여 창안된 것으로 각 어드레스 버퍼를 외부 어드레스 버퍼와 내부 어드레스 버퍼로 분리하여 동작하되 외부 어드레스 버퍼는 기분전압을 이용하여 버퍼링하고, 내부 어드레스 버퍼는 내부 어드레스와 위상이 반대인 내부 어드레스를 이용하여 버퍼링하므로서 내부 어드레스 버퍼링시 동작속도를 향상시키고 전력소모를 줄이기 위한 메모리 소자의 어드레스 버퍼링 장치를 제공함에 그 목적이 있다.
제1도는 종래기술에 따른 외부 및 내부 어드레스 버퍼링 관계를 나타낸 블럭도.
제2도는 본 발명의 일 실시예에 따른 외부 및 내부 어드레스 버퍼링 관계를 나타낸 회로도.
제3a도 및 제3b도는 상기 도 2에 대한 동작 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
10 : 외부 어드레스 입력버퍼 40 : 버퍼 출력부
20 : 내부 어드레스 입력버퍼 60 : 제 2 트랜스미션 게이트
30 : 버퍼 입력부 80 : 제4 트랜스미션 게이트
50 : 제 1 트랜스미션 게이트 Bn : 내부 어드레스
70 : 제 n 트랜스미션 게이트 An : 외부 어드레스
Ae : 외부 어드레스 입력버퍼 제어신호
Be : 내부 어드레스 입력버퍼 제어신호
Vref : 기준전압
상기 목적 달성을 위한 본 발명의 어드레스 버퍼링 장치는 외부 어드레스 입력버퍼 제어신호 및 내부 어드레스 입력버퍼 제어신호를 입력받는 버퍼 입력수단과,
상기 버퍼 입력수단의 일측 출력신호에 의해 동작하여 외부 어드레스와 기준 전압을 비교하는 외부 어드레스 입력버퍼(10)와
상기 버퍼 입력수단의 타측 출력신호에 의해 동작하여 내부 어드레스와 반대 위상의 상기 내부 어드레스를 비교하는 내부 어드레스 입력버퍼(20)와,
상기 내부 어드레스 입력버퍼 제어신호에 제어되어 상기 외부 어드레스 입력버퍼(10) 또는 내부 어드레스 입력버퍼 출력신호를 디코더 입력단으로 전달하는 버퍼 출력수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하, 첨부도면을 참조하여 본 발명의 일 실시예를 상세히 설명하기로 한다.
도 2는 본 발명의 일 실시예에 따른 외부 및 어드레스 버퍼링 관계를 나타낸 회로도로서, 내부 어드레스 입력버퍼(20)및 외부 어드레스 입력버퍼 제어신호를 입력받아 논리 연산된 값을 외부 어드레스 입력버퍼(10) 및 내부 어드레스 입력버퍼(20)로 출력하는 버퍼 입력부(30)와, 상기 버퍼 입력부(30)의 일측 출력신호에 의해 동작하여 외부 어드레스(An)와 기준전압을 비교하여 특정 레벨의 전위를 갖는 외부 어드레스를 출력하는 외부 어드레스 입력버퍼(10)와, 상기 버퍼 입력부(30)의 타측 출력신호에 의해 동작하여 내부 어드레스(Bn)와 위상이 반전된 내부 어드레스를 비교하여 특정 레벨의 전위를 갖는 내부 어드레스를 출력하는 내부 어드레스 입력버퍼(20)와, 상기 내부 어드레스 입력버퍼 제어신호(Be)에 의해 동작하여 상기 외부 어드레스 입력버퍼 또는 상기 내부 어드레스 입력버퍼(20)의 출력신호를 디코더로 출력하는 버퍼 출력부(40)로 구성된다.
상기 버퍼 입력부(30)는 내부 어드레스 입력버퍼 제어신호(Be) 및 외부 어드레스 입력버퍼 제어신호를 논리 연산하여 제 1 인버터(IV1)로 출력하는 노아 게이트와, 상기 노아 게이트(NR) 출력단자와 상기 외부 어드레스 입력버퍼 (10) 입력단자 사이에 직렬접속된 제1, 제2 인버터(IV2)와, 외부 어드레스 입력버퍼 제어신호(Ae)를 반전시켜 낸드 게이트(ND) 일측 단자로 출력하는 제 3 인버터(IV3)와, 상기 제 3 인버터(IV3) 출력신호와 상기 내부 어드레스 입력버퍼 제어신호(Be)를 논리 연산하여 제 4 인버터(IV4)로 출력하는 낸드 게이트(ND)와, 상기 낸드 게이트(ND) 출력단자와 상기 내부 어드레스 입력버퍼 입력단자 사이에 접속된 제 4 인버터(IV4)로 구성된다.
상기 외부 어드레스 입력버퍼(10)는 상기 제 2 인버터(IV2) 출력신호에 의해 동작하여 기준전압과 외부 어드레스(An)를 비교한다.
상기 내부 어드레스 입력버퍼(20)는 상기 제 4 인버터(IV4) 출력신호에 의해 동작하여 내부 어드레스(Bn)와 위상이 반전된 내부 어드레스(/Bn)를 비교한다.
상기 버퍼 출력부(40)는 상기 내부 어드레스 입력버퍼 제어신호(Be)를 반전 시켜 제 1 트랜스미션 게이트, 제 2 트랜스미션 게이트, 제 3 트랜스미션 게이트, 제 4 트랜스미션 게이트 단자로 출력하는 제 5 인버터와, 상기 외부 어드레스 입력버퍼(10) 일측 출력단자에 접속되며 게이트로 제5 인버터 출력신호가 인가되는 제1 엔보스형 트랜지스터(MN1)와 게이트로 상기 내부 어드레스 입력버퍼 제어신호(Be)가 인가되는 제 1 피모스형 트랜지스터(MP1)로 구성되는데 제 1 트랜스미션 게이트(50)와, 상기 외부 어스레스 입력버퍼(10) 타측 출력단자에 접속되며 게이트로 제 5 인버터 출력신호가 인가되는 제 2 엔모스형 트랜지스터(MN2)와 게이트로 상기 내부 어드레스 입력버퍼 제어신호(Be)가 인가되는 제2 피모스형 트랜지스터(MP2)로 구성되는 제2 트랜스미션 게이트(60)와, 상기 내부 어드레스 입력버퍼(20) 일측 출력단자에 접속되며 게이트로 제5 인버터 출력신호가 인가되는 제 3 엔모스형 트랜지스터(MN3)로 구성되는 제 3 트랜스미션 게이트(70)와, 상기 내부 어드레스 입력버퍼(20) 타측 출력단자에 접속되며 게이트로 제 5 인버터 출력신호가 인가되는 제 4 피모스형 트랜지스터(MP4)와 게이트로 상기 내부 어드레스 입력버퍼 제어신호(Be)가 인가되는 제 4 엔모스형 트랜지스터(MN4)로 구성되는 제 4 트랜스미션 게이트(80)로 구성된다.
통상 메모리 장치는 외부로부터 어드레스 신호를 완충하거나 셀프 리프레쉬와 같은 메모리 내부의 카운터에 의해 발생된 어드레스 신호를 완충하기 위한 어드레스 입력버퍼와, 상기 어드레스 입력버퍼로부터 완충된 어드레스 신호를 입력받아 메모리 셀 어레이 및 메모리 셀을 지정하는 디코더를 구비한다.
로오 어드레스 입력버퍼는 디램의 비활성 동작중에는 출력되는 어드레스가 로우로 어떤한 디코더도 선택되지 않으며, 디램의 활성 동작중에는 외부 어드레스나 내부 어드레스의 레벨에 의하여 외부 어드레스나 내부 어드레스가 하이 레벨이면 AXi는 전원전압 레벨로 버퍼링되고 /AXi는 그라운드 레벨로 버퍼링된다.
따라서 이러한 동작이 가능하기 위해서는 외부 어드레스와 내부 어드레스를 버퍼링하는 로오 어드레스 버퍼는 크로스 컬플드 래치 타입의 버퍼로 구현된다.
즉, 디램의 외부에서 입력되는 어드레스 신호는 TTL 레벨을 가지므로 상기 외부로부터 입력되는 어드레스 신호의 전위가 기준전위보다 낮으면 로우 레벨로 버퍼링되고, 기준전위보다 높으면 하이 레벨로 버퍼링되므로 TTL 레벨을 CMOS 레벨로 버퍼링하는 크로스 커플드 래치의 로오 어드레스 버퍼로 디램의 외부 및 내부로 부터의 로오 어드레스를 버퍼링한다.
외부 어드레스(An)는 어드레스 패드들을 통해 외부에서 디램 내부로 입력되는 신호로 각각의 레벨은 입력 하이와 입력 로우를 갖으며 TTL 레벨 2.0~0.8V이다.
내부 어드레스(Bn)는 셀프 리프레쉬 등을 위한 신호로 디램 내부의 카운터에 서 일정한 주기로 만들어지는 신호들이며 각각 전원전압과 그라운드 전압 레벨을 하이 레벨과 로우 레벨로 갖는다.
기준전압은 전원전압과 그라운드 전압 사이의 전위를 갖는다.
외부 어드레스 입력버퍼 제어신호(Ae)는 인에이블일 때의 전위가 그라운드 레벨이며 디세이블일 때의 전위가 전원전압 레벨이다.
내부 어드레스 입력버퍼 제어신호(Be)는 내부 어드레스로 동작하는 셀프 리프레쉬 등의 동작때 인에이블 되는 신호로 인에이블일 때의 전위가 전원전압 레벨이며 디세이블일 때의 전위가 그라운드 전압 레벨이다.
이때 외부 어드레스 입력버퍼 제어신호(Ae) 는 로오 어드레스 버퍼의 동작을 턴-온, 턴-오프하는 신호로 도 3a에 도시된 바와 같이 내부 어드레스 입력버퍼 제어신호(Be)가 디세이블일때 외부 어드레스 입력버퍼 제어신호(Ae)가 인에이블인 경우 노아 게이트, 제 1 인버터(IV1), 제2 인버터(IV2)의 로직에 의해 외부 어드레스 입력버퍼(10)만 동작하여 외부 어드레스(An)를 기준전압과 비교하여 외부 어드레스(An)가 기준전압(Vref)보다 높으면 외부 어드레스(An)를 하이로 인식하는 버퍼링을 하여 AXi, /AXi 를 발생하며 외부 어드레스(An)가 기준전압(Vref)보다 낮으면 외부 어드레스(An)를 로우로 인식하는 버퍼링을 하여 AXi, /AXi 를 발생한다.
이 동작은 TTL 레벨을 기준전압과 비교하는 동작이기 때문에 버퍼링 타임이 길고 따라서 소모전력이 많지만 입력 노이즈에 의한 오동작을 막을 수가 있으므로 TTL 레벨의 버퍼링에 효과적이다.
한편, 도 3b에 도시된 바와 같이 내부 어드레스 입력버퍼 제어신호(Be)가 인에이블이 되고 난 후에 외부 어드레스 입력버퍼 제어신호(Ae)가 인에이블 되면 제 3 인버터(IV3), 낸드 게이트(ND), 제 4 인버터(IV4)의 로직에 의해 내부 어드레스 입력버퍼(20)만 동작을 하여 내부 어드레스(Bn)와 상기 내부 어드레스와 위상이 반대인 내부 어드레스(/Bn)를 비교하여 동작한다.
이 동작은 CMOS 레벨을 그것과 반대 레벨의 CMOS 레벨과 비교하기 때문에 버퍼링 동작이 짧고 빠르게 일어난다.
또, CMOS 레벨을 버퍼링하는 것이기 때문에 입력 노이즈에 의한 오동작이 일어날 이유가 없다.
한편, 외부 어드레스(An)를 버퍼링하는 모드에서는 내부 어드레스 입력버퍼 제어신호(Be)가 항상 로우이므로 제1, 제2, 트랜스미션 게이트가 턴-온 되어 외부 어드레스 입력버퍼(10)의 출력신호가 전달된다.
또, 내부 어드레스(Bn)를 버퍼링하는 모드에서는 내부 어드레스(Bn)를 버퍼링하는 시간 동안 내부 어드레스 입력버퍼(20)는 하이로 인에이블 되므로 제 3, 제4 트랜스미션 게이트를 통해 내부 어드레스 입력버퍼(20)의 출력신호가 전달된다.
즉, 외부 어드레스(An)를 버퍼링할 때는 TTL 레벨의 중간정도 레벨인 기준전위를 이용하여 버퍼링을 하므로서 노이즈에 대한 효과를 최대한 줄이고, 내부 어드레스(Bn)를 버퍼링 할 때는 상기한 바와 같이 버퍼링을 하므로서 전력소모를 줄이고 동작속도를 향상시킬 수가 있다.
이와 같이 본 발명은 메모리 장치의 외부 및 내부로부터 어드레스 신호를 입력받아 디코딩 회로로 전송하는 어드레스 입력버퍼에 있어서 외부 및 내부 어드레스 신호를 각각 구분하여 버퍼링하므로서 내부 어드레스 버퍼링 속도가 향상되고 전력소모를 줄이는 효과가 있다.
Claims (7)
- 외부 어드레스 입력버퍼 제어신호 및 내부 어드레스 입력버퍼 제어신호를 입력받는 버퍼 입력 수단과,상기 버퍼 입력수단의 일측 출력신호에 의해 동작하여 외부 어드레스와 기준 전압을 비교하는 외부 어드레스 입력버퍼와,상기 버퍼 입력수단의 타측 출력신호에 의해 동작하여 내부 어드레스와 반대 위상의 상기 내부 어드레스를 비교하는 내부 어드레스 입력 버퍼와,상기 내부 어드레스 입력버퍼 제어신호에 제어되어 상기 외부 어드레스 입력버퍼 또는 내부 어드레스 입력버퍼 출력신호를 디코더 입력단으로 전달하는 버퍼 출력수단을 포함하되,상기 외부 어드레스 입력버퍼는 상기 외부 어드레스 입력버퍼 제어신호가 인에이블되고 상기 내부 어드레스 입력버퍼 제어신호가 디세이블일때 동작하여 상기 외부 어드레스가 기준전압보다 높으면 상기 외부 어드레스를 하이로 인식하는 버퍼링을 하고,상기 외부 어드레스가 기준전압보다 낮으면 상기 외부 어드레스를 로우로 인식하는 버퍼링을 하며,상기 내부 어드레스 입력버퍼는 상기 외부 어드레스 입력버퍼 제어신호가 인에이블되고 상기 내부 어드레스 입력버퍼 제어신호가 인에이블일 때 동작하여 상기 내부 어드레스가 위상이 반전된 내부 어드레스 보다 높으면 상기 내부 어드레스를 하이로 인식하는 버퍼링을 하고,상기 내부 어드레스가 위상이 반전된 내부 어드레스 보다 낮으면 상기 내부 어드레스를 로우로 인식하는 버퍼링을 하는 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치.
- 제 1 항에 있어서,상기 외부 어드레스는 트랜지스터-트랜지스터 로직 레벨로 하이 레벨은 트랜지스터-트랜지스터 로직 입력 하이이며 로우 레벨은 트랜지스터-트랜지스터 로직 입력 로우이고,상기 내부 어드레스는 시모스 레벨로 하이 레벨은 전원전압이며 로우 레벨은 그라운드 전압인 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치.
- 제 1 항에 있어서,상기 외부 어드레스 입력버퍼 제어신호는 인에이블일 때의 전위가 그라운드 전압 레벨이며 디세이블일 때의 전위가 전원전압 레벨이고,상기 내부 어드레스 입력버퍼 제어신호는 인에이블일 때의 전위가 전원전압 레벨이며 디세이블일 때의 전위가 그라운드 전압 레벨인 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치.
- 제 1 항에 있어서,상기 기준전압은 전원전압과 그라운드 전압 사이의 전압 레벨을 갖는 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치
- 제 1 항에 있어서,상기 버퍼 출력수단은 상기 내부 어드레스 입력버퍼 제어신호가 디세이블 일때 턴-온 되어 외부 어드레스 입력버퍼의 출력신호를 전달하는 제1, 제2 트랜스미션 게이트와,상기 내부 어드레스 입력버퍼 제어신호가 인에이블 일때 턴-온 되어 상기 내부 어드레스 입력버퍼의 출력신호를 전달하는 제3, 제4 트랜스미션 게이트로 구성되는 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치.
- 제 1 항에 있어서,상기 외부 어드레스 입력버퍼는 로오 어드레스 버퍼이고,상기 내부 어드레스 입력버퍼는 셀프 리프레쉬 버퍼인 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치
- 제 1항 또는 제 6항에 있어서,상기 내부 어드레스 입력버퍼가 셀프 리프레쉬 버퍼가 아닌 경우 내부 어드레스와 비교되는 전압은 반전된 위상을 갖는 내부 어드레스 이외의 신호이면 되는 것을 특징으로 하는 반도체 메모리 소자의 어드레스 버퍼링 장치.
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|---|---|---|---|
| KR1019970026189A KR100265593B1 (ko) | 1997-06-20 | 1997-06-20 | 반도체 메모리 소자의 어드레스 버퍼링 장치 |
Applications Claiming Priority (1)
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| KR1019970026189A KR100265593B1 (ko) | 1997-06-20 | 1997-06-20 | 반도체 메모리 소자의 어드레스 버퍼링 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990002555A KR19990002555A (ko) | 1999-01-15 |
| KR100265593B1 true KR100265593B1 (ko) | 2000-09-15 |
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ID=19510483
Family Applications (1)
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| KR1019970026189A KR100265593B1 (ko) | 1997-06-20 | 1997-06-20 | 반도체 메모리 소자의 어드레스 버퍼링 장치 |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960024975A (ko) * | 1994-12-12 | 1996-07-20 | 김주용 | 어드레스 입력 버퍼 |
-
1997
- 1997-06-20 KR KR1019970026189A patent/KR100265593B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960024975A (ko) * | 1994-12-12 | 1996-07-20 | 김주용 | 어드레스 입력 버퍼 |
Also Published As
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| KR19990002555A (ko) | 1999-01-15 |
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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