JP2007157855A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Abstract

【課題】ビット線コンタクトＣＢの非接触不良を回避する。
【解決手段】列方向に延伸する複数の活性領域…ＡＡj-1,ＡＡj,ＡＡj-1,…と、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,…と、ワード線と活性領域の交差部に配置され,フローティングゲート電極４０,フローティングゲート電極４０上に配置されるゲート間絶縁膜２５,及びゲート間絶縁膜上に配置されるコントロールゲート電極７０を備えるメモリセルトランジスタと、ワード線に平行に配置され,行方向に延伸する選択ゲート線ＳＧＤと、活性領域上に配置されるビット線コンタクトＣＢと、ビット線コンタクトを介して活性領域と接続され, 列方向に延伸する複数のビット線…ＢＬj-1,ＢＬj,ＢＬj-1,…とを備え、ビット線コンタクトＣＢは、ビット線コンタクトの電極材を行方向にライン状に形成した後、複数のビット線毎に電極材を切断して形成する不揮発性半導体記憶装置及びその製造方法。
【選択図】図１

Description

本発明は、不揮発性半導体メモリの構造に関し、特にＮＡＮＤ型フラッシュメモリにおいて、ビット線とＮＡＮＤ列の拡散層を接続するコンタクトの形成方法に特徴を有する不揮発性半導体記憶装置及びその製造方法に関する。
不揮発性半導体記憶装置としては、例えば、データの書き込み・消去を電気的に行うプログラム可能なリード・オンリ・メモリ（ＥＥＰＲＯＭ）が知られている。このＥＥＰＲＯＭでは、特にＮＡＮＤ型の場合では、互いに交差する行方向のワード線と列方向のビット線との交点にそれぞれメモリセルが配置されて、メモリセルアレイが構成されている。メモリセルには、通常、例えば、フローティングゲートとコントロールゲートとを積層してなる積層ゲート構造のＭＯＳトランジスタが用いられる。
ＮＡＮＤ型フラッシュメモリは、メモリセルトランジスタが、複数個直列に接続されて、ＮＡＮＤストリングを形成し、そのＮＡＮＤストリングの両側に選択トランジスタが配置された構造を有する。また、メモリセルの素子活性領域に対して素子分離領域（ＳＴＩ）が並行して配置されメモリセルアレイを構成している。
ＮＡＮＤ型フラッシュメモリのビット線とＮＡＮＤ列の拡散層を接続するビット線コンタクトの形成において、選択ゲート線やワード線を形成した後、層間絶縁膜を堆積し、ビット線コンタクトＣＢとなる電極材を埋め込むためにコンタクトホールを形成する。通常、コンタクトホールの形成においては、微細化が進むにつれて、コンタクトホールを形成すること自身が難しくなるだけでなく、行方向に隣接するビット線コンタクトＣＢのためのコンタクトホール間の層間絶縁膜厚が薄くなり、洗浄処理等によっては、ビット線の接触不良を引き起こす大きな原因となる。
ビット線コンタクトＣＢと選択ゲート線間の列方向の距離についても同様の問題点が発生する。即ち、微細化が進むにつれて、コンタクトホールを形成すること自身が難しくなるだけでなく、選択ゲート線とビット線コンタクトＣＢのためのコンタクトホール間の層間絶縁膜厚が薄くなり、洗浄処理等によっては、ビット線の接触不良を引き起こす大きな原因となる。
ビット線コンタクトＣＢの電極材を埋め込み、平坦化プロセスを経た後、電極材はビット線コンタクトＣＢのためのコンタクトホールに埋め込まれる。微細化が進むにつれ、電極材の埋め込みは困難となり、ビット線コンタクトＣＢのためのコンタクトホール底部の活性領域で、ビット線コンタクトＣＢとＮＡＮＤ列の非接触に基く、オープン不良を引き起こす大きな原因となる。
共通ソース線が２種類以上の導電体材料の積層構造によって形成される不揮発性半導体記憶装置において、ソース線の高さが高くなるのを抑制してビット線コンタクトのアスペクト比の増大を防止でき、更に、ゲート電極のパターニング工程における露光裕度などのリソグラフィーマージンの低下を抑制することができる不揮発性半導体記憶装置及びその製造方法については、既に開示されている（例えば、特許文献１参照。）。
特開２００４−１４７８３号公報
本発明は、不揮発性半導体記憶装置及びその製造方法において、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域領域への非接触不良を回避する。
本発明の一態様によれば、（イ）半導体基板に形成された活性領域と、（ロ）ワード線と、（ハ）ワード線と活性領域の交差部に配置され,半導体基板上に形成されたトンネル絶縁膜を介して設けられたフローティングゲート電極,フローティングゲート電極上に配置されるゲート間絶縁膜,及びゲート間絶縁膜上に配置されるコントロールゲート電極を備えるメモリセルトランジスタと、（ニ）ワード線に平行に配置され,行方向に延伸する選択ゲート線と、（ホ）活性領域上に配置されるビット線コンタクトと、（へ）ビット線コンタクトを介して活性領域と接続され, 列方向に延伸する複数のビット線とを備え、（ト）ビット線コンタクトは、ビット線コンタクトの電極材を行方向にライン状に形成した後、複数のビット線毎に切断して形成する揮発性半導体記憶装置が提供される。
本発明の他の態様によれば、（イ）半導体基板上のゲート絶縁膜を、ビット線コンタクトが形成される領域のみ剥離後、コンタクト拡散層を形成する工程と、（ロ）半導体基板上にフローティングゲート電極を堆積する工程と、（ハ）フローティングゲート電極上にゲート間絶縁膜を堆積する工程と、（ニ）ゲート間絶縁膜の一部を剥離した後、剥離により露出したフローティングゲート電極およびゲート間絶縁膜上にコントロールゲート電極を形成する工程と、（ホ）コントロールゲート電極上にコントロールゲート電極上マスク材を形成する工程と、（へ）ワード線,選択ゲート線,ビット線コンタクトとなるコントロールゲート電極の電極材を行方向にライン状に加工する工程と、（ト）ライン状に加工された電極材を複数のビット線毎に切断してビット線コンタクトを形成する工程とを備える不揮発性半導体記憶装置の製造方法が提供される。
本発明の不揮発性半導体記憶装置及びその製造方法によれば、ビット線同士の接触不良や、ビット線コンタクトと素子活性領域への非接触に基く、不良を回避することができる。
次に、図面を参照して、本発明の第１乃至第５の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す第１乃至第５の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
本発明の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各ＮＡＮＤ列にて分断されたビット線コンタクトＣＢを形成する。これにより、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、今後さらに微細化・高集積化が進む不揮発性半導体記憶装置の製造歩留りを向上する上で、より有効な手段を提供する。
[第１の実施の形態]
（ＮＡＮＤ型）
（平面パターン構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとビット線コンタクト領域の模式的平面パターン構成例は、図１に示すように、列方向に延伸する複数の活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…と、行方向に延伸する複数のワード線ＷＬ０,ＷＬ１,…と、ワード線ＷＬ０,ＷＬ１,…に平行に配置される一対の選択ゲート線ＳＧＤ−ＳＧＤと、活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…上に配置されるビット線コンタクトＣＢと、ビット線コンタクトＣＢを介して活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…と接続され, 列方向に延伸する複数のビット線…ＢＬj-1,ＢＬj,ＢＬj+1,…とを備える。
（回路構成）
図１に対応する本発明の第１の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成例は、図２に示すように表される。
ＮＡＮＤセルユニット１３２は、図２に詳細に示されているように、メモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
本発明の第１の実施の形態に係る半導体記憶装置の例では、後述するように、ＮＡＮＤ型フラッシュＥＥＰＲＯＭの構造を基本構造としており、ｐウェル若しくは半導体基板１０上に形成されたゲート絶縁膜２０をトンネル絶縁膜とし、更にゲート絶縁膜２０上に配置されたフローティングゲート電極４０、ゲート間絶縁膜２５、コントロールゲート電極７０からなるスタックゲート構造のメモリセルトランジスタを備えている。各メモリセルトランジスタのｎ+ソース／ドレイン拡散層３２を介して複数個のメモリセルトランジスタＭ０〜Ｍ１５がビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・が延伸する方向に直列に接続され、両端部に選択ゲートトランジスタＳＧ１，ＳＧ２が配置され、更にこれらの選択ゲートトランジスタＳＧ１，ＳＧ２を介して、ビット線コンタクトＣＢ及びソース線コンタクトＣＳに接続されている。結果として、１つのＮＡＮＤセルユニット１３２が構成され、これらのＮＡＮＤセルユニット１３２は、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に直交するワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５が延伸する方向に複数並列に配置されている。
又、図２に示すように、選択ゲートトランジスタＳＧ１のゲート電極は選択ゲート線ＳＧＤに共通に接続され、選択ゲートトランジスタＳＧ２のゲート電極は選択ゲート線ＳＧＳに共通に接続される。選択ゲート線ＳＧＤ及び選択ゲート線ＳＧＳは、ワード線ＷＬ０，ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＬ１４，ＷＬ１５と平行に配置され、行方向に延伸する。
図１において、一対の選択ゲート線ＳＧＤ―ＳＧＤが示されている理由は、図２に示すＮＡＮＤセルユニット１３２が、ビット線コンタクトＣＢを中心に、列方向で折り返した構成を備えるためである。
（製造方法）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程について、図１乃至図１８を参照して説明する。
（ａ）図３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
まず、図３に示すように、ｐ型の半導体基板１０上において、熱酸化等によりゲート絶縁膜２０を形成し、ビット線コンタクトＣＢが形成される領域のみゲート絶縁膜２０を剥離後、イオン注入技術等を用いて、ビット線コンタクトＣＢが形成される領域のみにｎ+コンタクト拡散層３４を形成する。
ｐ型の半導体基板１０には、動作に必要な不純物をイオン注入技術等を用いてドーピングし、ｐウェル領域、ｎウェル領域等を形成するが、図３においては、これらのｐウェル領域、ｎウェル領域等は説明を簡単にするために省略し、単にｐ型の半導体基板１０として表示している。ゲート絶縁膜２０は、メモリセルトランジスタのトンネル絶縁膜となると同時に選択トランジスタのゲート絶縁膜ともなる。剥離領域の行方向及び列方向の寸法は、選択ゲート線ＳＧＤ−ＳＧＤに接触せず、かつビット線コンタクトＣＢが電気的に十分接続可能な大きさであればよい。
（ｂ）図４は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図５は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
次に、図４及び図５に示すように、メモリセルトランジスタのフローティングゲート電極となり、ビット線コンタクトＣＢともなる電極材（以下、フローティングゲート電極４０）と、その後の素子分離領域３０の形成工程におけるエッチングプロセスや平坦化プロセスのマスク材となる絶縁膜（以下、フローティングゲート電極上マスク材４２）を、半導体基板１０の表面上全面に堆積する。フローティングゲート電極上マスク材４２は、素子分離領域３０の絶縁膜とのエッチング選択比が高い膜であることが望ましい。
（ｃ）更に、図４及び図５に示すように、リソグラフィ工程、及びエッチング工程を経て、素子分離領域３０に溝を形成し、素子分離領域３０となる絶縁膜を堆積後、平坦化プロセスを実行する。結果として、図４には、上記リソグラフィ工程、及びエッチング工程を経て、素子分離領域３０に溝を形成し、素子分離領域３０となる絶縁膜を堆積後、平坦化プロセスを経た後の、図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており、図５には、同工程後の、図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
（ｄ）図６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図７は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図を示す。図８は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
次に、図６、及び図７に示すように、フローティングゲート電極上マスク材４２を剥離し、素子分離領域３０の高さがフローティングゲート電極４０の表面よりも低くなるように、素子分離領域３０をエッチングして、フローティングゲート電極４０を露出させる。
ここで、素子分離領域３０をエッチングしてフローティングゲート電極４０の露出面積を適正化する必要がある。この理由は、コントロールゲート電極７０と半導体基板１０間の容量、及びフローティングゲート電極４０と半導体基板１０間の容量をメモリセルトランジスタの書き込み消去に必要な容量比にするためである。尚、ゲート間絶縁膜２５の誘電率によっては、素子分離領域３０のエッチングは不要となる。
（ｅ）更に、図７、及び図８に示すように、メモリセルトランジスタのフローティングゲート電極４０と、書込み消去を制御するコントロールゲート電極７０とを絶縁するためのゲート間絶縁膜２５を堆積する。
（ｆ）更に、図８に示すように、コントロールゲート電極７０の堆積形成前に、選択ゲート線ＳＧＤとビット線コンタクトＣＢのゲート間絶縁膜２５の一部を剥離して、フローティングゲート電極４０とコントロールゲート電極７０が電気的に接続可能な形状を形成する。この剥離部は、隣接する選択ゲート線ＳＧＤとビット線コンタクトＣＢに跨って形成されていても良いし、個別に形成されていても良い。
（ｇ）更に、図６、図７、及び図８に示すように、半導体基板表面全面に、例えば、ポリシリコン等からなるコントロールゲート電極７０を形成後、例えば、窒化膜等からなるコントロールゲート電極上マスク材７２を形成する。
この結果、コントロールゲート電極７０は、図６及び図８に示すように、ビット線コンタクトＣＢ形成部分において、フローティングゲート電極４０と電気的に接続し、又、図７に示すように、メモリセルトランジスタ形成部分において、ゲート間絶縁膜２５を介して、フローティングゲート電極４０と電気的に絶縁される。
結果として、図６には、後工程に必要となるコントロールゲート電極上マスク材７２を堆積した後の、図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており、図７には、同工程後の、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図が示されている。図８には、同程後の、図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
（ｈ）図９は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図１０は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
次に、図９、及び図１０に示すように、リソグラフィ工程、及びエッチング工程を経て、ワード線ＷＬ０,ＷＬ１,…、選択ゲート線ＳＧＤ−ＳＧＤ、ビット線コンタクトＣＢとなる電極材の加工を行う。
（ｉ）更に、図１０に示すように、イオン注入技術等を用いて、メモリセルトランジスタのｎ+ソース／ドレイン拡散層３２を形成するために必要な不純物イオンを半導体基板１０にイオン注入し、熱処理後、ｎ+ソース／ドレイン拡散層３２を形成する。
尚、動作の必要に応じて、ｎ+ソース／ドレイン拡散層３２は、図１０に示すように、フローティングゲート電極４０やコントロールゲート電極７０とエッチング選択比が高い絶縁膜、若しくはエッチング選択比が高い絶縁膜の積層からなるゲート側壁絶縁膜７５を用いて、ゲート側壁材を堆積後、或いは堆積されたゲート側壁絶縁膜７５のエッチング加工後に、イオン注入技術を用いて、形成しても良い。
結果として、図９には、ワード線ＷＬ０,ＷＬ１,…、選択ゲート線ＳＧＤ−ＳＧＤ、ビット線コンタクトＣＢとなる電極材の加工後、ｎ+ソース／ドレイン拡散層３２を形成した後の、図１のＩＩ−ＩＩ線に沿う模式的断面構造図が示されており、図１０には、同工程後の、図１のＩ−Ｉ線に沿う模式的断面構造図が示されている。
（ｊ）図１１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図１２は、本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。更に、図１３は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、ビット線コンタクト領域の模式的平面パターン構成図を示す。図１４は、ビット線コンタクト領域の別の模式的平面パターン構成図を示す。図１５は、ビット線コンタクト領域の更に別に模式的平面パターン構成図を示す。
次に、図１１に示すように、リソグラフィ工程、及びエッチング工程を経て、ビット線コンタクトＣＢを形成する。尚、上記工程（ｉ）において説明したゲート側壁絶縁膜７５の形成、及びｎ+ソース／ドレイン拡散層３２の形成は、ビット線コンタクトＣＢを形成した後に行っても良い。図１２には、ビット線コンタクトＣＢを形成した後に、ゲート側壁絶縁膜７５、及びｎ+ソース／ドレイン拡散層３２を形成した、図１のＩＩ−ＩＩ線に沿う模式的素子断面構造図が示されている。
図１３乃至図１５には、ビット線コンタクトＣＢ加工後の模式的平面パターン構成図が示されている。
ここで、ビット線コンタクトＣＢの形成について説明する。ビット線コンタクトＣＢの電極材となるコントロールゲート電極７０を、図９に示すように、ライン状に形成した後、各ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・毎に、ライン状に形成されたコントロールゲート電極７０を、図１、図１３乃至図１５に示すように、リソグラフィ工程、及びエッチング工程を経て、切断することによって、ビット線コンタクトＣＢを形成する。このようにして、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・とＮＡＮＤ列の活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…のｎ+コンタクト拡散層３４を接続するビット線コンタクトＣＢが形成される。
図１、図１３乃至図１５において、点線で囲まれた形状ＤＬは、リソグラフィ工程、及びエッチング工程によって、ビット線コンタクトＣＢの電極材となるコントロールゲート電極７０が除去される領域を表している。
図１の例では、ビット線コンタクトＣＢは、矩形状に形成された例が示されている。
図１３において、ａ,ｂの寸法が付記された実線で囲まれた鼓型形状、即ち、ワスプウエスト（wasp-wested）形状は、リソグラフィ工程、及びエッチング工程によって、コントロールゲート電極７０が残されて形成されたビット線コンタクトＣＢを表している。このようにして形成されたビット線コンタクトＣＢの列方向から見た側壁部は、エッチングにより除去されたリセス構造を備えている。ここで、鼓型・ワスプウエスト形状の平面形状を有するビット線コンタクトＣＢにおいて、寸法ａは、ワード線が延伸する行方向の最短寸法を表しており、寸法ｂは、ワード線が延伸する行方向の最長寸法を表している。寸法ｂは、活性領域ＡＡの幅に実質上等しい。図１３の例では、鼓型・ワスプウエスト形状の平面形状を有するビット線コンタクトＣＢにおいて、寸法ａ,ｂの大小関係は、０＜ａ＜ｂが成り立つ。
図１４の例は、点線で囲まれた楕円型の形状ＤＬのサイズが大きくなり、ビット線コンタクトＣＢの電極材となるコントロールゲート電極７０がエッチング除去される領域が圧倒的に大きく、ａ＝０となる例を示している。図１４の例では、鼓型・ワスプウエスト形状の平面形状を有するビット線コンタクトＣＢにおいて、寸法ａ,ｂの大小関係は、０＝ａ＜ｂが成り立つ。
図１５の例は、点線で囲まれた楕円型の形状ＤＬのサイズが更に大きくなり、ビット線コンタクトＣＢの電極材となるコントロールゲート電極７０がエッチング除去される領域が圧倒的に大きく、ａ＜０となる例を示している。図１５の例では、ビット線コンタクトＣＢは、実質的に２つの三角形状で表される例を表している。
リソグラフィ工程、及びエッチング工程によって、コントロールゲート電極７０が残されて形成されたビット線コンタクトＣＢは、下地の活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…と一部分において電気的に接続されていれば良い。従って、図１５の例では、実質的に２つの三角形状で表される例を示したが、更に２つの三角形状のうち、一方がエッチングで除去されてしまっても、他方が残されていれば良い。
微細化が進むにつれて、コンタクトホール系の加工を行う場合、リソグラフィ工程、及びエッチング工程の条件に依存して、コンタクトホールの開口部の形状は、円形、若しくは楕円形になる傾向がある。従来、ビット線コンタクトＣＢの加工を行う場合、コンタクトホール系の開口部を作成し、コンタクト材料を埋め込む手法が一般的なため、例えば、図１３に示すビット線コンタクトＣＢにおいてａとｂの大小関係は、ａ＞ｂとなる傾向がある。その結果、ビット線コンタクトＣＢの寸法ａが広がるため、隣接するビット線コンタクトＣＢ同士の間隔は狭くなる。
本発明の第１の実施の形態の特徴として、コンタクト材料を初めにライン状に形成した後、コンタクト間を切断するため、、ａ＜ｂとなる特徴がある。場合によっては、ａ＝０であっても、ｂ＝０でなければ、上層のビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・の電極配線と十分電気的に接続可能な面積が確保出来ていれば良い。
（ｋ）図１６は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図を示す。図１７は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
次に、図１６及び図１７に示すように、ワード線ＷＬ０,ＷＬ１,…間同士、選択ゲート線ＳＧＤとワード線ＷＬ０間や選択ゲート線ＳＧＤとビット線コンタクトＣＢ間を層間絶縁膜９０で埋め込み、平坦化プロセスを実施する。層間絶縁膜９０の例としては、ＴＥＯＳ（テトラジオキシジシラン）膜が実施されるが、窒化膜等のエッチングの選択比有する絶縁膜を含む積層構造からなる絶縁膜であっても良い。
ワード線ＷＬ０,ＷＬ１,…間の層間絶縁膜９０、選択ゲート線ＳＧＤとワード線ＷＬ０間の層間絶縁膜９０、選択ゲート線ＳＧＤとビット線コンタクトＣＢ間の層間絶縁膜９０やビット線コンタクトＣＢ間の層間絶縁膜９０は、完全に埋める必要は無い。ワード線ＷＬ０,ＷＬ１,…間、選択ゲート線ＳＧＤとワード線ＷＬ０間、選択ゲート線ＳＧＤとビット線コンタクトＣＢ間、ビット線コンタクトＣＢ間が電気的に絶縁できれば良い。図１６及び図１７には、層間絶縁膜９０中に、空孔若しくは空隙からなる、ボイド９５が存在する構造が示されている。
（ｌ）更に、図１６及び図１７に示すように、ワード線ＷＬ０,ＷＬ１,…の低抵抗化やビット線コンタクトＣＢの低抵抗化を図るため、コントロールゲート電極上マスク材７２を剥離し、コントロールゲート電極７０表面のシリサイド化を行った後、コントロールゲート電極７０上に金属シリサイド膜５５を形成する。
金属シリサイド膜を形成する材料としては、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、チタニウム（Ｔｉ）、タンタル（Ｔａ）、白金（Ｐｔ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、パラジウム（Ｐｄ）等のシリサイド材料を適用することができる。
このように、ビット線コンタクトＣＢが積層であることによりコンタクトホールのアスペクト比の低減が可能であることに加え、コントロールゲート電極のシリサイド工程において、ビット線コンタクトＣＢのシリサイド化も可能であり、工程数を増加することなくビット線コンタクトＣＢの上層、下層の接触抵抗の低減が可能となる。
以上、本発明の第１の実施の形態に係る不揮発性半導体記憶装置におけるビット線とＮＡＮＤ列の拡散層を接続するコンタクトの形成方法について、主要な特徴とその構造を、製造方法と共に説明した。この後の工程は、一般的な配線工程とコンタクト工程を経て、ビット線や周辺回路配線を形成することになるため、説明は省略する。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各ＮＡＮＤ列にて分断されたビット線コンタクトＣＢを形成するが、ビット線コンタクトＣＢの電極形成材料は、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０と同一材料であり、しかも同時プロセスで形成している。
結果として、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さと、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行なゲート電極面の高さは略同一である。
本発明の第１の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ＮＡＮＤ型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
[第２の実施の形態]
本発明の第２の実施の形態に係る不揮発性半導体記憶装置における平面パターン構成及び回路構成は第１の実施の形態と同様であるため、説明を省略する。本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程は、図３乃至図１０示す、上記工程（ａ）〜（Ｉ）までは共通であるため、説明を省略する。
（ｍ）図１８は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図を示す。
図１０の工程後、図１８に示すように、半導体基板１０表面全面に層間絶縁膜８０を堆積し、リソグラフィ工程、及びエッチング工程を経て、ビット線コンタクト（ＣＢ）プラグ６０となる電極材をライン状に形成する。ビット線コンタクト（ＣＢ）プラグ６０の材料としては、例えば、ドープされたポリシリコン等であり、、或いはポリシリコンとバリアメタルとの積層膜であっても良い。
（ｎ）次に、リソグラフィ工程、及びエッチング工程を経て、ビット線コンタクトＣＢを形成する。ビット線コンタクトＣＢ加工後の模式的平面パターン構成図は、図１或いは、図１３乃至図１５と同様である。
ビット線コンタクトＣＢは、図１の例に示すように、矩形状に形成されていても良い。或いは、図１３に示すように、ａ,ｂの寸法が付記された実線で囲まれた鼓型形状、即ち、ワスプウエスト（wasp-wested）形状に形成されていても良い。或いは、図１４に示すように、ビット線コンタクトＣＢの電極材がエッチング除去される領域が圧倒的に大きく、ａ＝０となるように形成されていても良い。或いは、図１５に示すように、ビット線コンタクトＣＢは、実質的に２つの三角形状に形成されていても良い。
リソグラフィ工程、及びエッチング工程によって、ビット線コンタクトＣＢは、下地の活性領域…ＡＡj-1,ＡＡj,ＡＡj+1,…と一部分において電気的に接続されていれば良く、上層のビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・の電極配線と十分電気的に接続可能な面積が確保出来ていれば良い。
次に、第１の実施の形態と同様に、ワード線ＷＬ０,ＷＬ１,…間同士、選択ゲート線ＳＧＤとワード線ＷＬ０間や選択ゲート線ＳＧＤとビット線コンタクトＣＢ間を層間絶縁膜９０で埋め込み、平坦化プロセスを実施する。層間絶縁膜９０の例としては、ＴＥＯＳ（テトラジオキシジシラン）膜が実施されるが、窒化膜等のエッチングの選択比有する絶縁膜を含む積層構造からなる絶縁膜であっても良い。
ワード線ＷＬ０,ＷＬ１,…間の層間絶縁膜９０、選択ゲート線ＳＧＤとワード線ＷＬ０間の層間絶縁膜９０、選択ゲート線ＳＧＤとビット線コンタクトＣＢ間の層間絶縁膜９０やビット線コンタクトＣＢ間の層間絶縁膜９０は、完全に埋める必要は無い点も第１の実施の形態と同様である。ワード線ＷＬ０,ＷＬ１,…間、選択ゲート線ＳＧＤとワード線ＷＬ０間、選択ゲート線ＳＧＤとビット線コンタクトＣＢ間、ビット線コンタクトＣＢ間が電気的に絶縁できれば良い。
更に、第１の実施の形態と同様に、ワード線ＷＬ０,ＷＬ１,…の低抵抗化やビット線コンタクトＣＢの低抵抗化を図るため、コントロールゲート電極７０上に金属シリサイド膜５５を形成しても良い。
この後の工程は、一般的な配線工程とコンタクト工程を経て、ビット線や周辺回路配線を形成することになるため、説明は省略する。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各ＮＡＮＤ列にて分断されたビット線コンタクトＣＢを形成する点は、第１の実施の形態と同様である。本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、ビット線コンタクトＣＢは、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０とは、別工程で形成する点に特徴を有する。
結果として、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さは、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行なゲート電極面の高さよりも高いという構造的な特徴を有する。
本発明の第２の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ＮＡＮＤ型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
この第２の実施形態において、層間絶縁膜８０を形成後、この層間絶縁膜８０をコントロールゲート上マスク材（例えば、シリサイド）をマスクとしてＣＧ上部までＣＭＰ等を用いてエッチバックし、ビット線コンタクトＣＢを形成するようにしてもよい。
[第３の実施の形態]
（ＡＮＤ型）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図１９に示すように、ＡＮＤ型メモリセルアレイの回路構成を備える。
ＡＮＤセルユニット１３４は、図１９に詳細に示されているように、並列に接続されたメモリセルトランジスタＭ０〜Ｍ１５と、選択ゲートトランジスタＳＧ１、ＳＧ２から構成される。選択ゲートトランジスタＳＧ１のドレインは、ビット線コンタクトＣＢを介して、ビット線・・・ＢＬj-1，ＢＬj, ＢＬj+1・・・に接続され、選択ゲートトランジスタＳＧ２のソースは、ソース線コンタクトＣＳを介して、共通のソース線ＳＬに接続される。
図１９において、点線で囲まれた１３４がＡＮＤセルユニットを示す。ＡＮＤセルユニット１３４内において、メモリセルトランジスタＭ０〜Ｍ１５の各ドレイン領域を共通接続し、又各ソース領域を共通接続している。即ち、図１９に示されるようにＡＮＤ型フラッシュメモリのＡＮＤセルユニット１３４では、メモリセルトランジスタＭ０〜Ｍ１５が並列に接続され、その一方側に１つのビット線側選択トランジスタＳＧ１、他方側に１つのソース線側選択トランジスタＳＧ２が接続されている。各メモリセルトランジスタＭ０〜Ｍ１５のゲートには、ワード線ＷＬ０〜ＷＬ１５がそれぞれ１対１で接続されている。ビット線側選択トランジスタＳＧ１のゲートには、選択ゲート線ＳＧＤが接続されている。ソース線側選択トランジスタＳＧ２のゲートには、選択ゲート線ＳＧＳが接続されている。
本発明の第３の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各ＡＮＤ列にて分断されたビット線コンタクトＣＢを形成する。
第１の実施の形態と同様に、ビット線コンタクトＣＢの電極形成材料は、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０と同一材料で、しかも同時プロセスで形成しても良い。
この場合には、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さと、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行な電極面の高さは略同一である。
或いは又、第２の実施の形態と同様に、ビット線コンタクトＣＢは、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０とは、別工程で形成しても良い。
この場合には、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さは、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行なゲート電極面の高さよりも高いという構造的な特徴を有する。
本発明の第３の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ＡＮＤ型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
[第４の実施の形態]
（ＮＯＲ構成）
本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２１に示すように、ＮＯＲ型メモリセルアレイの回路構成を備える。
図２１において、点線で囲まれた１３６がＮＯＲセルユニットを示す。ＮＯＲセルユニット１３６内において、隣接する２つのメモリセルトランジスタの共通ソース領域はソース線コンタクトＣＳを介してソース線ＳＬに接続され、共通ドレイン領域はビット線コンタクトＣＢを介してビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2・・・に接続されている。更に、ビット線・・・ＢＬj-2，ＢＬj-1，ＢＬj，ＢＬj+1，ＢＬj+2…に直交するワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…方向にＮＯＲセルユニット１３６が配列されており、各ワード線・・・ＷＬi-1，ＷＬi，ＷＬi+1…がＮＯＲセルユニット１３６間で、メモリセルトランジスタのゲートを共通に接続している。ＮＯＲ型回路構成による不揮発性半導体記憶装置では、ＮＡＮＤ型構成に比べ高速読み出しができるという特徴を有する。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各ＮＯＲセルユニット列にて分断されたビット線コンタクトＣＢを形成する。
第１の実施の形態と同様に、ビット線コンタクトＣＢの電極形成材料は、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０と同一材料で、しかも同時プロセスで形成しても良い。
この場合には、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さと、メモリセルトランジスタや選択ゲートトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行な電極面の高さは略同一である。
或いは又、第２の実施の形態と同様に、ビット線コンタクトＣＢは、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０とは、別工程で形成しても良い。
この場合には、完成されたデバイス構造では、半導体基板１０の表面から測ったビット線コンタクトＣＢの半導体基板１０表面に平行な電極面の高さは、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０からなるスタック構造によるゲート電極の、半導体基板１０の表面から測った、半導体基板１０表面に平行なゲート電極面の高さよりも高いという構造的な特徴を有する。
本発明の第４の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、ＮＯＲ型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
[第５の実施の形態]
（２トランジスタ／セル型）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２１に示すように、２トランジスタ／セル型メモリセルアレイの回路構成を備える。
本発明の第５の実施の形態に係る半導体記憶装置の例では、２トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１０上に形成されたゲート絶縁膜２０をトンネル絶縁膜とし、更にゲート絶縁膜２０上に配置されたフローティングゲート電極４０、ゲート間絶縁膜２５、コントロールゲート電極７０からなるスタックゲート構造のメモリセルを備えている。メモリセルトランジスタＭＴのｎ+ソース・ドレイン拡散層３２の内、ドレイン領域はビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのｎ+ソース・ドレイン拡散層３２の内、ソース領域は選択トランジスタＳＴのドレイン領域に接続されている。又、選択トランジスタＳＴのソース領域は、ソース線コンタクトＣＳに接続されている。このような２トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図２１に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルのコントロールゲート電極に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、選択トランジスタＳＴのゲート電極に対しては選択ゲート線ＳＧＳが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、２トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
本発明の第５の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型の有する高集積化とＮＯＲ型の有する高速化との中間的な動作性能を発揮することができる。
本発明の第５の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各２トランジスタ／セル列にて分断されたビット線コンタクトＣＢを形成する。
第１の実施の形態と同様に、ビット線コンタクトＣＢの電極形成材料は、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０と同一材料で、しかも同時プロセスで形成しても良い。
或いは又、第２の実施の形態と同様に、ビット線コンタクトＣＢは、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０とは、別工程で形成しても良い。
本発明の第５の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、２トランジスタ／セル型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
[第６の実施の形態]
（３トランジスタ／セル型）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ１３０における模式的回路構成は、図２１に示すように、３トランジスタ／セル型メモリセルアレイの回路構成を備える。
本発明の第６の実施の形態に係る半導体記憶装置の例では、３トランジスタ／セル方式の構造を基本構造としており、ｐウェル若しくは半導体基板１０上に形成されたゲート絶縁膜２０をトンネル絶縁膜とし、更にゲート絶縁膜２０上に配置されたフローティングゲート電極４０、ゲート間絶縁膜２５、コントロールゲート電極７０からなるスタックゲート構造のメモリセルトランジスタＭＴを備え、メモリセルトランジスタＭＴの両側には、選択トランジスタＳＴ１，ＳＴ２が配置されている。メモリセルトランジスタＭＴのドレイン領域はビット線側選択トランジスタＳＴ１を介してビット線コンタクトＣＢに接続され、メモリセルトランジスタＭＴのソース領域はソース線側選択トランジスタＳＴ２を介してソース線コンタクトＣＳに接続されている。このような３トランジスタ／セル方式のメモリセルがワード線方向に並列に配置されて、図２１に示すように、メモリセルブロック３３が構成される。１つのメモリセルブロック３３内ではワード線ＷＬi-2がメモリセルトランジスタＭＴのコントロールゲート電極に共通に接続され、ページ単位３１を構成している。尚、複数のブロック内のページをまとめてページ単位とすることもあることは勿論である。更に、ソース線側選択トランジスタＳＴ２のゲート電極に対しては選択ゲート線ＳＧＳが共通に接続され、ビット線側選択トランジスタＳＴ１のゲート電極に対しては選択ゲート線ＳＧＤが共通に接続されている。一方、ビット線ＢＬ０，ＢＬ１，ＢＬ２，…，ＢＬｎ−１が延伸する方向においては、３トランジスタ／セル方式のメモリセルがソース線ＳＬに対して折り返された回路構造が、直列に配置されている。
本発明の第６の実施の形態に係る半導体記憶装置によれば、ＮＡＮＤ型の有する高集積化とＮＯＲ型の有する高速化との中間的な動作性能を発揮することができる。
本発明の第６の実施の形態に係る不揮発性半導体記憶装置及びその製造方法においては、ビット線コンタクトＣＢとなる電極材をライン状に形成した後、各ビット線毎にライン状に形成された電極材を切断することで各３トランジスタ／セル列にて分断されたビット線コンタクトＣＢを形成する。
第１の実施の形態と同様に、ビット線コンタクトＣＢの電極形成材料は、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０と同一材料で、しかも同時プロセスで形成しても良い。
或いは又、第２の実施の形態と同様に、ビット線コンタクトＣＢは、メモリセルトランジスタに使用するフローティングゲート電極４０及びコントロールゲート電極７０とは、別工程で形成しても良い。
本発明の第６の実施の形態に係る不揮発性半導体記憶装置及びその製造方法によれば、３トランジスタ／セル型フラッシュメモリにおいて、ビット線同士の接触不良やビット線コンタクトＣＢと素子活性領域への非接触不良を回避し、製造歩留りを向上することができる。
[応用例]
本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例を図２３に示す。図２３は、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図である。図２３に示すように、フラッシュメモリシステム１４２はホストプラットホーム１４４、及びユニバーサル・シリアル・バス（ＵＳＢ）フラッシュ装置１４６より構成される。
ホストプラットホーム１４４は、ＵＳＢケーブル１４８を介して、ＵＳＢフラッシュ装置１４６へ接続されている。ホストプラットホーム１４４は、ＵＳＢホストコネクタ１５０を介してＵＳＢケーブル１４８に接続し、ＵＳＢフラッシュ装置１４６はＵＳＢフラッシュ装置コネクタ１５２を介してＵＳＢケーブル１４８に接続する。ホストプラットホーム１４４は、ＵＳＢバス上のパケット伝送を制御するＵＳＢホスト制御器１５４を有する。
ＵＳＢフラッシュ装置１４６は、ＵＳＢフラッシュ装置１４６の他の要素を制御し、かつＵＳＢフラッシュ装置１４６のＵＳＢバスへのインタフェースを制御するＵＳＢフラッシュ装置制御器１５６と、ＵＳＢフラッシュ装置コネクタ１５２と、本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置で構成された少なくとも一つのフラッシュメモリモジュール１５８を含む。
ＵＳＢフラッシュ装置１４６がホストプラットホーム１４４に接続されると、標準ＵＳＢ列挙処理が始まる。この処理において、ホストプラットホーム１４４は、ＵＳＢフラッシュ装置１４６を認知してＵＳＢフラッシュ装置１４６との通信モードを選択し、エンドポイントという、転送データを格納するＦＩＦＯバッファを介して、ＵＳＢフラッシュ装置１４６との間でデータの送受信を行う。ホストプラットホーム１４４は、他のエンドポイントを介してＵＳＢフラッシュ装置１４６の脱着等の物理的、電気的状態の変化を認識し、受け取るべきパケットがあれば、それを受け取る。
ホストプラットホーム１４４は、ＵＳＢホスト制御器１５４へ要求パケットを送ることによって、ＵＳＢフラッシュ装置１４６からのサービスを求める。ＵＳＢホスト制御器１５４は、ＵＳＢケーブル１４８上にパケットを送信する。ＵＳＢフラッシュ装置１４６がこの要求パケットを受け入れたエンドポイントを有する装置であれば、これらの要求はＵＳＢフラッシュ装置制御器１５６によって受け取られる。
次に、ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８から、或いはフラッシュメモリモジュール１５８へ、データの読み出し、書き込み、或いは消去等の種々の操作を行う。それとともに、ＵＳＢアドレスの取得等の基本的なＵＳＢ機能をサポートする。ＵＳＢフラッシュ装置制御器１５６は、フラッシュメモリモジュール１５８の出力を制御する制御ライン１６０を介して、また、例えば、チップイネーブル信号ＣＥ等の種々の他の信号や読み取り書き込み信号を介して、フラッシュメモリモジュール１５８を制御する。また、フラッシュメモリモジュール１５８は、アドレスデータバス１６２によってもＵＳＢフラッシュ装置制御器１５６に接続されている。アドレスデータバス１６２は、フラッシュメモリモジュール１５８に対する読み出し、書き込みあるいは消去のコマンドと、フラッシュメモリモジュール１５８のアドレス及びデータを転送する。
ホストプラットホーム１４４が要求した種々の操作に対する結果及び状態に関してホストプラットホーム１４４へ知らせるために、ＵＳＢフラッシュ装置１４６は、状態エンドポイント（エンドポイント０）を用いて状態パケットを送信する。この処理において、ホストプラットホーム１４４は、状態パケットがないかをチェックし（ポーリング）、ＵＳＢフラッシュ装置１４６は、新しい状態メッセージのパケットが存在しない場合に空パケットを、あるいは状態パケットそのものを返す。
以上、ＵＳＢフラッシュ装置１４６の様々な機能を実現可能である。上記ＵＳＢケーブル１４８を省略し、コネクタ間を直接接続することも可能である。
[その他の実施の形態]
上記のように、本発明は第１乃至第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタの基本素子構造としては、スタックゲート型構造について開示されたが、この構造に限るものではなく、側壁コントロールゲート型構造、ＭＯＮＯＳ構造等であっても良いことは勿論である。また、製造工程においてもさまざまな変形例、変更例が可能であることも勿論である。
更に又、第１乃至第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルトランジスタは、２値論理のメモリに限定されるものではない。例えば、３値以上の多値論理のメモリについても適用可能である。例えば、４値記憶の不揮発性半導体記憶装置であれば、
２値記憶の不揮発性半導体記憶装置に比べ、２倍のメモリ容量を達成することができる。更に又、ｍ値（ｍ＞３）以上の多値記憶の不揮発性半導体記憶装置についても適用可能である。
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の第１及び第２の実施の形態に係る不揮発性半導体記憶装置において、ＮＡＮＤ型フラッシュメモリのメモリセルアレイとビット線コンタクト領域の模式的平面パターン構成図。 本発明の第１及び第２のの実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＮＡＮＤ型メモリセルアレイの回路構成例。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態の変形例に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、ビット線コンタクトの模式的平面パターン構成図。 本発明の第１の実施の形態の係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、ビット線コンタクトの模式的平面パターン構成図。 本発明の第１の実施の形態の係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、ビット線コンタクトの模式的平面パターン構成図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩＩ−ＩＩ線に沿う模式的断面構造図。 本発明の第１の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第２の実施の形態に係る不揮発性半導体記憶装置の製造工程の一工程を示す図であって、図１のＩ−Ｉ線に沿う模式的断面構造図。 本発明の第３の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＡＮＤ型メモリセルアレイの回路構成例。 本発明の第４の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、ＮＯＲ型メモリセルアレイの回路構成例。 本発明の第５の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、２トランジスタ／セル型メモリセルアレイの回路構成例。 本発明の第６の実施の形態に係る不揮発性半導体記憶装置のメモリセルアレイ領域における模式的回路構成図であって、３トランジスタ／セル型メモリセルアレイの回路構成例。 本発明の第１乃至第６の実施の形態に係る不揮発性半導体記憶装置の応用例であって、フラッシュメモリ装置及びシステムの主要構成要素の概略的なブロック図。
符号の説明
１０…半導体基板
２０…ゲート絶縁膜
２５…ゲート間絶縁膜
３０…素子分離領域（ＳＴＩ）
３１…ページ単位
３２…ｎ+ソース／ドレイン拡散層
３３…メモリセルブロック
３４…ｎ+コンタクト拡散層
４０…フローティングゲート電極
４２…フローティングゲート電極上マスク材
５５…金属シリサイド膜
６０…ビット線コンタクト（ＣＢ）プラグ
７０…コントロールゲート電極
７２…コントロールゲート電極上マスク材
７５…ゲート側壁絶縁膜
８０,９０…層間絶縁膜
９５…ボイド
１３０…メモリセルアレイ
１３２…ＮＡＮＤセルユニット
１３４…ＡＮＤセルユニット
１３６…ＮＯＲセルユニット
ＡＡj-1,ＡＡj,ＡＡj-1,…活性領域
ＷＬ０,ＷＬ１,…ワード線
ＳＧＤ…選択ゲート線
ＣＢ…ビット線コンタクト
ＢＬj-1,ＢＬj,ＢＬj-1,…ビット線

Claims (5)

  1. 半導体基板に形成された活性領域と、
    ワード線と、
    前記ワード線と前記活性領域の交差部に配置され,前記半導体基板上に形成されたトンネル絶縁膜を介して設けられたフローティングゲート電極,前記フローティングゲート電極上に配置されるゲート間絶縁膜,及び前記ゲート間絶縁膜上に配置されるコントロールゲート電極を備えるメモリセルトランジスタと、
    前記ワード線に平行に配置され,行方向に延伸する選択ゲート線と、
    前記活性領域上に配置されるビット線コンタクトと、
    前記ビット線コンタクトを介して前記活性領域と接続され, 列方向に延伸する複数のビット線
    とを備え、前記ビット線コンタクトは、前記ビット線コンタクトの電極材を前記行方向にライン状に形成した後、前記複数のビット線毎に前記電極材を切断して形成することを特徴とする不揮発性半導体記憶装置。
  2. 前記ビット線コンタクトは、前記コントロールゲート電極と同一の製造工程で形成された同一の電極材を備えることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記ビット線コンタクトは、前記コントロールゲート電極とは別の製造工程で形成され、前記活性領域の表面から測った前記ビット線コンタクトの電極表面の高さは、前記コントロールゲート電極の電極表面の高さよりも高いことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  4. 前記ビット線コンタクトの平面形状は、行方向の最短寸法をａ、最長寸法をｂとするワスプウエスト形状を備え、０＜ａ＜ｂ若しくは０＝ａ＜ｂであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
  5. 半導体基板上のゲート絶縁膜を、ビット線コンタクトが形成される領域のみ剥離後、コンタクト拡散層を形成する工程と、
    前記半導体基板上にフローティングゲート電極を堆積する工程と、
    前記フローティングゲート電極上にゲート間絶縁膜を堆積する工程と、
    前記ゲート間絶縁膜の一部を剥離した後、前記剥離により露出したフローティングゲート電極およびゲート間絶縁膜上にコントロールゲート電極を形成する工程と、
    前記コントロールゲート電極上にコントロールゲート電極上マスク材を形成する工程と、
    ワード線,選択ゲート線,ビット線コンタクトとなる前記コントロールゲート電極の電極材を行方向にライン状に加工する工程と、
    前記ライン状に加工された電極材を前記複数のビット線毎に切断してビット線コンタクトを形成する工程
    とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
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