JPS5817600A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS5817600A JPS5817600A JP56115261A JP11526181A JPS5817600A JP S5817600 A JPS5817600 A JP S5817600A JP 56115261 A JP56115261 A JP 56115261A JP 11526181 A JP11526181 A JP 11526181A JP S5817600 A JPS5817600 A JP S5817600A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- data
- output
- memory
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/18—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits
- G06F11/183—Error detection or correction of the data by redundancy in hardware using passive fault-masking of the redundant circuits by voting, the voting not being performed by the redundant components
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発―唸ＷＡ１町正システムを内蔵した半導体記憶装
置に曙す為。
置に曙す為。
亭尋体記憶装置は構成素子の黴績化、高集積化に伴りて
、信頼性の保証と歩留りの低下とφう二つの事項が大暑
な問題となりてきている。−者に関しては、ｑＩＩに１
個のＭＯ８）ランジスタと１個の午ヤパシタによ炒メモ
リセルを構成するＭＯ８ダイナ電ツクＲＡＭにか−で、
放射線に起因するノットエラーが切実な問題になりてい
る。このノットエラーとは、パッケージ材料からのアル
ファ繍によって半導体基板中にキャリアが生成されてＷ
Ａ１１ｈ作するものである。
、信頼性の保証と歩留りの低下とφう二つの事項が大暑
な問題となりてきている。−者に関しては、ｑＩＩに１
個のＭＯ８）ランジスタと１個の午ヤパシタによ炒メモ
リセルを構成するＭＯ８ダイナ電ツクＲＡＭにか−で、
放射線に起因するノットエラーが切実な問題になりてい
る。このノットエラーとは、パッケージ材料からのアル
ファ繍によって半導体基板中にキャリアが生成されてＷ
Ａ１１ｈ作するものである。
このような誤動作に対処する１つの方法としで。
轡−１８５Ｂ−６８０３９号には大櫨針算機の主記憶装
置に用いらｈている誤り訂正システムをメ篭りチップ内
に吐けることが考えられている。第１５ｍはその概略構
成を示すものである＠ＩＩにおいて、（１）はメモリセ
ル部、（２）及び（３）はアドレス儒号纏（４からのア
ドレス信号によりて所定のアドレスを＃定するアドレス
デコーダ、（７）は全体的な書暑込み絖与出し制御部、
鱒は備考発生回路でａ秒、この倫Ｋ１１ｌ訂正タスデム
とじて誤り訂正符号化−路（２）および誤動訂正復号化
回路（５）を綴込んでいる。
置に用いらｈている誤り訂正システムをメ篭りチップ内
に吐けることが考えられている。第１５ｍはその概略構
成を示すものである＠ＩＩにおいて、（１）はメモリセ
ル部、（２）及び（３）はアドレス儒号纏（４からのア
ドレス信号によりて所定のアドレスを＃定するアドレス
デコーダ、（７）は全体的な書暑込み絖与出し制御部、
鱒は備考発生回路でａ秒、この倫Ｋ１１ｌ訂正タスデム
とじて誤り訂正符号化−路（２）および誤動訂正復号化
回路（５）を綴込んでいる。
符号化回路（６）は入力データ線（８）からの入力デー
タｘ１〜Ｘ、と共にメモリセル５（１）に書込む誤り訂
正符号Ｙ１〜Ｙ４を入力データｘ１〜Ｘ、から生成する
ものであり、復号化回路（５）は銃出し時に諷り訂正符
号Ｙｌ−Ｙ４を用いて正しいデータＸ、／〜ｘ、′を生
成してこれをデータ出力線（＠に送るものである。
タｘ１〜Ｘ、と共にメモリセル５（１）に書込む誤り訂
正符号Ｙ１〜Ｙ４を入力データｘ１〜Ｘ、から生成する
ものであり、復号化回路（５）は銃出し時に諷り訂正符
号Ｙｌ−Ｙ４を用いて正しいデータＸ、／〜ｘ、′を生
成してこれをデータ出力線（＠に送るものである。
このようなＷＩＡ＃ｊ訂正システムを内蔵した記憶装置
の欠点は、符号化及び復号化処理の丸めデータのアクセ
ス時間が長くなゐことであ為、４１に復号化回路は、読
み出しデータに誤りがない場合にも機械的に復号化処理
を行なうため、必要以上の読み幽し時間がかかろという
一点がある。上記例では一一鳥ムＭを善に上げたが、ダ
イナ建ツクなα−によ為そのエラー率（儒／ ｈｏｕｒ
） が他のものよ妙も抜きんでて高いというだけで
、原理的には８ＲＡＭでもバイポーツメ儲りでも誤動作
の可能性はある。
の欠点は、符号化及び復号化処理の丸めデータのアクセ
ス時間が長くなゐことであ為、４１に復号化回路は、読
み出しデータに誤りがない場合にも機械的に復号化処理
を行なうため、必要以上の読み幽し時間がかかろという
一点がある。上記例では一一鳥ムＭを善に上げたが、ダ
イナ建ツクなα−によ為そのエラー率（儒／ ｈｏｕｒ
） が他のものよ妙も抜きんでて高いというだけで
、原理的には８ＲＡＭでもバイポーツメ儲りでも誤動作
の可能性はある。
バイポーラ・メ毫り−の特長は高速動作であるが。
諷−訂正システムによる速度低下を嫌う用途が多−ので
ある。夷−、バイポーラ・メ噌す−の重要な用途で島る
キャック島・メモリー中書き換え可在使われていない。
ある。夷−、バイポーラ・メ噌す−の重要な用途で島る
キャック島・メモリー中書き換え可在使われていない。
ただしいずれも通常パリティ・チェックは行なわれてい
る。アル７１線によるエラーがシステムに大きなダメー
ジを与えるのはＩＣ８の方である。パリティ・チェック
でひりかかり九場合、キャッジ為であるならば主記憶の
原データにすぐアクセスできる機構を持っている。
る。アル７１線によるエラーがシステムに大きなダメー
ジを与えるのはＩＣ８の方である。パリティ・チェック
でひりかかり九場合、キャッジ為であるならば主記憶の
原データにすぐアクセスできる機構を持っている。
ところがＩＣ８の方は、正しい原データにする九めには
システム・ダウンをして始めからヤり直しＫする＃豫か
ないからである。
システム・ダウンをして始めからヤり直しＫする＃豫か
ないからである。
微細化、高集積化に伴りての問題点のもう−りの歩ｗ妙
の低下に関しては、予備のメ毫りセルな内蔵することＫ
より、問題の解決をはがりている。
の低下に関しては、予備のメ毫りセルな内蔵することＫ
より、問題の解決をはがりている。
ただし、この場合は不良のセルを検出して、予備のセル
と置き換えるという処理が必要となる。
と置き換えるという処理が必要となる。
この発明は、従来のメモリ回路に簡単な回路を付加する
ことＫより、構成素子の微細化、高ｌ１ｌＩｌ積化に伴
りて起自る信頼性の保証と歩留りの低下を紡ぐ半導体記
憶装置を提供するものであ１゜この発＠においては、同
一メモリ１七ルアレイのエニットをＮ個並列に並べ、各
メモリ・瓢ニットからの出力線Ｎ本を多数決論理回路の
入力とするように構成して、書き込み時にはＮエニｙ
）Ｋ岡−データを書き込み、読み出し時には、Ｎ ：Ｌ
ｗフット出力のうち、ｎ本が同一の値であれば、その値
をメ篭り出力値とするようにし九ことを骨子とす為もの
である。
ことＫより、構成素子の微細化、高ｌ１ｌＩｌ積化に伴
りて起自る信頼性の保証と歩留りの低下を紡ぐ半導体記
憶装置を提供するものであ１゜この発＠においては、同
一メモリ１七ルアレイのエニットをＮ個並列に並べ、各
メモリ・瓢ニットからの出力線Ｎ本を多数決論理回路の
入力とするように構成して、書き込み時にはＮエニｙ
）Ｋ岡−データを書き込み、読み出し時には、Ｎ ：Ｌ
ｗフット出力のうち、ｎ本が同一の値であれば、その値
をメ篭り出力値とするようにし九ことを骨子とす為もの
である。
以下１両を参照して本発明を実施例に基き詳細ＫＷＩＨ
する。
する。
この発明の一実施例の概略構成を第２図に示す。
本実施例においては、３本のメモリ・エエット、の出力
のうち、２本が同一であればその値をメモリ出力値とす
る装置の一例を示す。
のうち、２本が同一であればその値をメモリ出力値とす
る装置の一例を示す。
ｆＩｓ１園と対応する部分には第１図と同一符号を付し
て１１９１１する。（１ａ ）ｔ （１ｂ ）、 （１
ｃ ）はメモリ・セルの配列であり直交する線分の交点
が個々のメ篭り・セル部を示す。（２）および（３）は
メ毫り・セルの゛配列の特定の部分を選択する丸めのア
ドレス・デツーダである。（４）はアドレス信号線であ
る。
て１１９１１する。（１ａ ）ｔ （１ｂ ）、 （１
ｃ ）はメモリ・セルの配列であり直交する線分の交点
が個々のメ篭り・セル部を示す。（２）および（３）は
メ毫り・セルの゛配列の特定の部分を選択する丸めのア
ドレス・デツーダである。（４）はアドレス信号線であ
る。
（７）は全体的な書き込み貌み出しを制御する制御部で
ある。（８）はメモリ・セル部（ｌ鳳）、（ｌｂ）。
ある。（８）はメモリ・セル部（ｌ鳳）、（ｌｂ）。
（ＩＣ）Ｋ対するデータ入力線である。（９）は出力線
である。そしてメモリ・セル部（１ｍ）、（ｘｂ）。
である。そしてメモリ・セル部（１ｍ）、（ｘｂ）。
（ｌｃ）の出力が多数決論理回路（１ｍ）Ｋ付加されて
ぃゐ。この第２図に基づいて、回路の動作を説明する。
ぃゐ。この第２図に基づいて、回路の動作を説明する。
書き込み動作は次のようＫして行なわれる。
データ人力−（８）から入力データを、アドレス線（４
によって指定され九メモリ・セル部内のセル位置く書き
込む。図から明らかなように、メモリ・セル部（ｌ為ン
、（ｌｂ）、（ｌｃ）の指定位置には同一のデータが書
き込まれる。一方、読み出し動作はアドレス線（４）Ｋ
より指定され九セルの内容が出方パスに出力されるとい
う動作は、従来の記憶回路と同じである。メモリ・セル
部（１ｍ）、（ｌｂ）。
によって指定され九メモリ・セル部内のセル位置く書き
込む。図から明らかなように、メモリ・セル部（ｌ為ン
、（ｌｂ）、（ｌｃ）の指定位置には同一のデータが書
き込まれる。一方、読み出し動作はアドレス線（４）Ｋ
より指定され九セルの内容が出方パスに出力されるとい
う動作は、従来の記憶回路と同じである。メモリ・セル
部（１ｍ）、（ｌｂ）。
（ＩＣ）の各セルから各出力パスに七ットされ九データ
は、多数決論理回路４１１）Ｋ人力される。多数決論理
回路Ｕにおいて、多数決厚層により二つ以上同じ値のデ
ータがあるならば、それを正しい出力値として出力線（
９）から出力させる。メ篭す・エエット敵をＮ、多数決
数をｎとしｘｇｓ、Ｂｍｌである場合の多数決論ｍｔｔ
回路ａυの具体的なゲートレベルの回路を嬉３１１に示
す。図において明らかなように、排他論ｉｉｌ路（３−
ＩＬＮＡＮＤ回路（３−１）、（３−３）、０ＢＥＩＩ
（３−４） という非９１に単純な岨会わせの回路であ
る。ゲート数が少ないので、この部分に故障が起ζる確
率は従来のｍ−訂正回路を用い九場合に比べて格ＩＩＬ
Ｋ低い。
は、多数決論理回路４１１）Ｋ人力される。多数決論理
回路Ｕにおいて、多数決厚層により二つ以上同じ値のデ
ータがあるならば、それを正しい出力値として出力線（
９）から出力させる。メ篭す・エエット敵をＮ、多数決
数をｎとしｘｇｓ、Ｂｍｌである場合の多数決論ｍｔｔ
回路ａυの具体的なゲートレベルの回路を嬉３１１に示
す。図において明らかなように、排他論ｉｉｌ路（３−
ＩＬＮＡＮＤ回路（３−１）、（３−３）、０ＢＥＩＩ
（３−４） という非９１に単純な岨会わせの回路であ
る。ゲート数が少ないので、この部分に故障が起ζる確
率は従来のｍ−訂正回路を用い九場合に比べて格ＩＩＬ
Ｋ低い。
ｍ４ｍは１６Ｋ１４ｔｉｙ１９ｈｃ１６ｋｄ ＢＡＭ
）Ｋ適用し九場会の実施例を示す。
）Ｋ適用し九場会の実施例を示す。
嬉４図中四が１ｌｋｂｉｔのメモリ・セル・エニツ）、
（ｌｅａセンス・アンプ、Ｕと儀◆は人出方パス線。
（ｌｅａセンス・アンプ、Ｕと儀◆は人出方パス線。
鱒は出力パッファ−１＠と＠燻出カド２ンジスタ（至）
、−をコントクールする出力バッ７アーの出力線、−は
データ出力線である。
、−をコントクールする出力バッ７アーの出力線、−は
データ出力線である。
１路動作は第２８に示したと同様に行なわれる。
メ七す・セルｌｌ−に記憶されているデータはセンスア
ンプ＠ＩＫよりて、それでれ読み出され、その出力信号
は２ ｏｕｔ ｏｆ ＠の多数決論理回路四に入力され
、第２図で説明し九と同１１にデータ出方の内、同一デ
ータの多いデータが出方され、以下出カラッチ回路α場
、出カパッファーｃ幻を通りて出力される。
ンプ＠ＩＫよりて、それでれ読み出され、その出力信号
は２ ｏｕｔ ｏｆ ＠の多数決論理回路四に入力され
、第２図で説明し九と同１１にデータ出方の内、同一デ
ータの多いデータが出方され、以下出カラッチ回路α場
、出カパッファーｃ幻を通りて出力される。
以上説明したように、第２図のように構成されえ配憶装
置は、従来技術に対して回路構成が簡単であり、この付
加され九回路による信−性の低下は、従来技術に対して
著しく小さい０例えば、多数決論理回路を用いた静的冗
長系（２ｏｕｔ ｏｆ ８系多数決選択系）の信頼確率
Ｒ！／３は、一般にＲｓ／ｓ”ＲｓＲｚ ＋Ｒ，ｆＬ、
＋Ｒ，Ｒ，−２ Ｒ，Ｒ，ａ、 トｕｂされる。こ
こでＲ１，Ｒ２，Ｒ１は、各エエットの信頼確率である
。
置は、従来技術に対して回路構成が簡単であり、この付
加され九回路による信−性の低下は、従来技術に対して
著しく小さい０例えば、多数決論理回路を用いた静的冗
長系（２ｏｕｔ ｏｆ ８系多数決選択系）の信頼確率
Ｒ！／３は、一般にＲｓ／ｓ”ＲｓＲｚ ＋Ｒ，ｆＬ、
＋Ｒ，Ｒ，−２ Ｒ，Ｒ，ａ、 トｕｂされる。こ
こでＲ１，Ｒ２，Ｒ１は、各エエットの信頼確率である
。
判＝ｍ ＠、 ；凡ｓ−Ｒとすると
凡、Ａ翼３Ｒ″−２Ｂ”とな秒
Ｂに数値を入れＢとＢｓＡ、 Ｂｓ／ｓの１係を示すと
ｇｓ図ノヨうＫなり、Ｒ−０，Ｓ 以上−１”ｅｉ Ｂ
”” ノー纏がＢｔ／ｉより大きい値を示してかり、多
数決論理回路は構成要素数が非常に少ないので（２ｏｕ
ｔ ｏｆ ３の場合で４ゲート）、この付加回路による
故障確率は従来に比べ非常に小さい。現状にお匹ては轡
に、！トランジスタでメ毫リセルが構成されるダイナ電
ツク・ラムにおいて、市販されているｃｈｉｐ ＰＪＫ
簡単に付加され１本発明の効果が着しく発揮される。さ
らに、配憶装置の信頼性保障の丸めに善別な回路を付加
することので龜ない小規模なディジタルシステムにこあ
半導体集積回路記憶装置を適用すれば、システムの高信
頼度化に大禽な効果をも九らす。壜九、一般的に半導体
メ篭りを計算機システムの記憶ＩＩ＆−に用いる場合に
は、その信Ｉｌｉ性向上のために娯り訂正機能として８
［ＤｉｉｌＣ（８１ａｇｌ＊ １ｉｌｒｒｏｒ Ｃｏｒ
ｒｅｃｔｉｎｇ ＆ Ｄｏｕｂｌｅｉｒｒｏｒ Ｃｍ・
ｃｋｉａｇ ） の符号が用いられる。この場合、最
小１００ｓＩ魯のメ篭す−アクセス時間が増加する０本
殉明を適用すれば、アクセス・スピードを１性にするこ
となしに、信頼性を上げることかで龜る。＊に、スピー
ドを身上とするｃａｓｈ の用途に會九、システム・ダ
クンするしか復帰方法のないＷＣ８の用途において特に
効果を発揮する。
ｇｓ図ノヨうＫなり、Ｒ−０，Ｓ 以上−１”ｅｉ Ｂ
”” ノー纏がＢｔ／ｉより大きい値を示してかり、多
数決論理回路は構成要素数が非常に少ないので（２ｏｕ
ｔ ｏｆ ３の場合で４ゲート）、この付加回路による
故障確率は従来に比べ非常に小さい。現状にお匹ては轡
に、！トランジスタでメ毫リセルが構成されるダイナ電
ツク・ラムにおいて、市販されているｃｈｉｐ ＰＪＫ
簡単に付加され１本発明の効果が着しく発揮される。さ
らに、配憶装置の信頼性保障の丸めに善別な回路を付加
することので龜ない小規模なディジタルシステムにこあ
半導体集積回路記憶装置を適用すれば、システムの高信
頼度化に大禽な効果をも九らす。壜九、一般的に半導体
メ篭りを計算機システムの記憶ＩＩ＆−に用いる場合に
は、その信Ｉｌｉ性向上のために娯り訂正機能として８
［ＤｉｉｌＣ（８１ａｇｌ＊ １ｉｌｒｒｏｒ Ｃｏｒ
ｒｅｃｔｉｎｇ ＆ Ｄｏｕｂｌｅｉｒｒｏｒ Ｃｍ・
ｃｋｉａｇ ） の符号が用いられる。この場合、最
小１００ｓＩ魯のメ篭す−アクセス時間が増加する０本
殉明を適用すれば、アクセス・スピードを１性にするこ
となしに、信頼性を上げることかで龜る。＊に、スピー
ドを身上とするｃａｓｈ の用途に會九、システム・ダ
クンするしか復帰方法のないＷＣ８の用途において特に
効果を発揮する。
なおこの発明は上記実施例に限らず、その趣旨を逸脱し
ない範囲で種々変形実施することが可能である。
ない範囲で種々変形実施することが可能である。
ｍ１図は誤り訂正システムを内蔵し九従来の半導体記憶
装置の構成を示す図、１８２図はこの１Ｉ９１！の一実
施例の構成を示す図、第３図は１１２図における多数決
論理回路の具体的回路を示す図、＄１４図線本発明を１
６ｋｄ−ＲＡＭに適用した例を示す閣、第５図は、従来
と実施例との信頼確率を示す図である。。 １．１ｍ、ｌｂ、ｌｃ・・・メモリ・セル部。 ２．３・・・アドレスデコーダ。 ４・・・アドレス線、 ５・・・誤り訂正符号化回
路。 ６・・・誤り訂正符号化回路、 ７・・・制御部。 ［・・データ入力線、 ９・・・データ出力線。 １０・・・誤り訂正符号初期化制御回路。 １１・・・多数決論理回路。 １２・・・七ンスアンプ回路。 １３ａ、１３ｂ、１３ｃ ・・・人出力パス５ イン＋
１４ｍ、１４ｂ、１４ｃ ・・・人出カパスツィン。 （１３ａ、１３ｂ、１３ｃの反転出力）１５・・・多数
決論理回路、１６・・・出力ライン。 １７・・・１６の反転出力、１８・・・出力ラッチ回路
。 １９・・・出力バッファーへの入力ｏｕｔ 。 ２０・・・出力バッファーへの入力ｏｕｔ 。 ２１・・・出力バッファー。 ２２・・・出力ロードトランジスタ２５の制御線。 ２３・−・出力ドライバトランジスタ２６の制御線。 ２４・・・出力線。 （７３１７） 代理人 弁理士 則 近 慧 佑（
ほか１名）第１図 −ｊ
装置の構成を示す図、１８２図はこの１Ｉ９１！の一実
施例の構成を示す図、第３図は１１２図における多数決
論理回路の具体的回路を示す図、＄１４図線本発明を１
６ｋｄ−ＲＡＭに適用した例を示す閣、第５図は、従来
と実施例との信頼確率を示す図である。。 １．１ｍ、ｌｂ、ｌｃ・・・メモリ・セル部。 ２．３・・・アドレスデコーダ。 ４・・・アドレス線、 ５・・・誤り訂正符号化回
路。 ６・・・誤り訂正符号化回路、 ７・・・制御部。 ［・・データ入力線、 ９・・・データ出力線。 １０・・・誤り訂正符号初期化制御回路。 １１・・・多数決論理回路。 １２・・・七ンスアンプ回路。 １３ａ、１３ｂ、１３ｃ ・・・人出力パス５ イン＋
１４ｍ、１４ｂ、１４ｃ ・・・人出カパスツィン。 （１３ａ、１３ｂ、１３ｃの反転出力）１５・・・多数
決論理回路、１６・・・出力ライン。 １７・・・１６の反転出力、１８・・・出力ラッチ回路
。 １９・・・出力バッファーへの入力ｏｕｔ 。 ２０・・・出力バッファーへの入力ｏｕｔ 。 ２１・・・出力バッファー。 ２２・・・出力ロードトランジスタ２５の制御線。 ２３・−・出力ドライバトランジスタ２６の制御線。 ２４・・・出力線。 （７３１７） 代理人 弁理士 則 近 慧 佑（
ほか１名）第１図 −ｊ
Claims (1)
- 【特許請求の範囲】 口） アドレス信号によってデータをアドレスするアド
レスデコーダと、このアドレスデコーダにようて書自込
み時に所定のアドレスへ同一データが書食込まれる複数
個のメモリセル部と、このメ峰ψ−にルＳからの出力が
接続され、読み出し時に、前記複数個のメモリセル部の
◆数決論環に従う同一データを出力する多数決−環回鴎
とを具備し九ことを特徴とすゐ半導体記憶装置。 ｌｓ＃記アドレスデッーダと ＃紀複数−のメモリセル
部と鵠記多数決論理回路とを単−亭導体基榎上に構威し
九ことｔ４Ｉ倣とする臀許晴求の範■Ｉｓ１項−載−半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115261A JPS5817600A (ja) | 1981-07-24 | 1981-07-24 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115261A JPS5817600A (ja) | 1981-07-24 | 1981-07-24 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817600A true JPS5817600A (ja) | 1983-02-01 |
Family
ID=14658288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115261A Pending JPS5817600A (ja) | 1981-07-24 | 1981-07-24 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817600A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031180A (en) * | 1989-04-11 | 1991-07-09 | Trw Inc. | Triple redundant fault-tolerant register |
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
| JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
-
1981
- 1981-07-24 JP JP56115261A patent/JPS5817600A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031180A (en) * | 1989-04-11 | 1991-07-09 | Trw Inc. | Triple redundant fault-tolerant register |
| JPH0730435A (ja) * | 1993-07-14 | 1995-01-31 | Nec Corp | 誤り訂正回路 |
| JP2008186515A (ja) * | 2007-01-30 | 2008-08-14 | Sharp Corp | 半導体記憶装置および電子機器 |
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
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