JPH0743677B2 - フオールト・トレラント・メモリ・システム - Google Patents

Description

【発明の詳細な説明】 A.産業上の利用分野 本発明はフオールト・トレラント計算機メモリ・システ
ムに係り、特にエラー訂正符号化方式をチツプ・レベル
及びシステム・レベルの両方で使用する計算材メモリ・
システムに係る。更に具体的には、本発明はシステム・
レベルでのエラー回復に重要なハード・エラーの再現を
可能にするオンチツプのエラー訂正及びエラー訂正禁止
手段を有するメモリ・チツプに係る。

B.従来の技術とその課題 半導体メモリ・チツプの集積度が上がるにつれて、オン
チツプ・エラー訂正のような追加のエラー訂正方法が益
々重要になつてきている。一般に、チツプに生じるメモ
リ・エラーはハード・エラー及びソフト・エラーに分け
ることができる。ソフト・エラーは一時的な事象であつ
て、例えばアルフア粒子の衝突によつて引き起こされた
り、「弱いセル」を形成するプロセス上の原因で生じた
りする。弱いセルとは、特有の電圧又はデータ・パター
ンの印加でエラーを起こすもの、或いは、雑音、印刷イ
メージ・サイズ又はイメージ・トラツキングの影響を受
け易いものである。チツプの密度が上がると、ソフト・
エラーの生起頻度も高くなり、従つてオンチツプ・エラ
ー訂正能力（特にソフト・エラーに対するもの）がより
必要になる。

普通はエラー訂正回路で訂正できるソフト・エラーの発
生に加えて、ハード・エラーが生じる可能性もある。ハ
ード・エラーは、素子の汚染等の不完全な製造条件が原
因になつていることが多い。メモリ密度が高い程、完全
な製造は難しくなり、従つてソフト・エラーに加えてハ
ード・エラーの生じる可能性が高くなる。しかし、ハー
ド・エラーは一般に繰返し生じるという性質があり、そ
れを利用してエラー訂正が行われる。メモリ・システム
（チツプ）に生じるハード・エラーの一般的な形の１つ
に固定障害がある。これは、特定のピツト位置が常に０
又は１になつているエラーである。

メモリ・システムに適用できる多くの異なつたエラー訂
正符号が提案されているが、最もポピュラーなのは、符
号ワード間の最小距離が４のものであろう。この符号
は、単一エラー訂正及び２重エラー検出（SEC/DED）の
能力を持つており、その信頼性には定評がある。また、
簡単な回路で容易に実現することができる。明らかに、
単一エラーであれば、それがハード・エラーかソフト・
エラーかには関係なく、SEC/DED符号では問題はない。
２重エラーは、検出はできるが、一般には訂正すること
はできない。特に、２重ソフト・エラーの場合は、この
ような符号を用いる限り訂正は難しい。しかし、２重エ
ラーがいずれもハード・エラーの場合、又はハード・エ
ラーが１つ及びソフト・エラーが１つの場合は、２重エ
ラー訂正のために補数化／再補数化アルゴリズムを利用
できる。このアルゴリズムは２重補数化アルゴリズムと
も呼ばれており、例えば1984年３月に発行されたIBM Jo
urnal of Research and Developmentの124〜134頁に掲
載されているC.L.Chen及びM.Y.Hsiaoの論文“Error-Cor
recting Code for Semiconductor Memory Applications
a State-of-the-Art Review"に記載されている。この
アルゴリズムは、ハード・エラーには一般に再現性があ
るという事実を利用している。その結果、エラーの生じ
るビツト位置を識別することができるようになり、それ
に基いて２重エラー訂正が行われる。このように、ハー
ド・エラーの再現可能性により、ハード−ハード・エラ
ー又はハード−ソフト・エラーが生じ得る情報記憶シス
テムの信頼性を、符号ワード長を増すことなく、改善す
ることができるようになる。従つて、ハード・エラーの
再現可能性をなくすようなメモリ・チツプ設計では、通
常のSEC/DED符号を用いたシステム・レベルの２重エラ
ー訂正に支障が出る。

メモリ・アーキテクチヤ自身もエラー訂正に一役買つて
いる。特に、各ビツトが別々のメモリ・チツプから供給
されるようにしてダブル・ワード（64ビツト）のメモリ
・データをアクセスするものが望ましい。このメモリ・
アーキテクチヤは、高速性及び信頼性の点でも優れてい
る。以下では、ダブル・ワードのデータに対するエラー
訂正をシステム・レベル・エラー訂正（及び検出）と呼
ぶ。少なくとも１つのハード・エラーを含む２重エラー
を訂正するための補数化／再補数化アルゴリズムが使用
されるのはこのレベルである。その場合、所定数のメモ
リ・チツプが冗長符号化情報（検査ビツト）専用の記憶
装置として用いられる。

従つて、回路実装密度の高いメモリ・システムでは、オ
ンチツプのエラー訂正及び検出能力を持たせるのが望ま
しい。SEC/DED符号自体は１ビツトしか訂正できないの
で、誤訂正を防ぐため、多重エラーが検出された場合は
エラー訂正を禁止する必要がある。そうすれば、多重エ
ラーによりSEC/DEDシステムが正しいデータ・ビツトを
誤つて変更するようなことはなくなる。その場合、変更
されないデータ・ワードから有効検査ビツトを生成して
オンチツプECCシステムを介する書戻し（適切な検査ビ
ツトを含むオンチツプECCワードをDRAMセルに戻すこ
と）を行うことにより、多重エラー条件がクリアされ
る。このシステムでは、データ・ワードの完全性に対す
るダメージは元の多重エラーに限定される。これらのエ
ラーは最早検出できないが、ECCシステムが以降のアク
セスでデータ・ワードを劣化させることはない。

この方法を用いれば、チツプ・レベルでのすべてのエラ
ーはソフト・エラーのように見える。予想データをECC
ワード全体と比較するパターン・テストを製造時に行う
ことにより、不良メモリ・セルを効果的に検出すること
ができる。エラー・ビツトは容易に発見され、テスト中
のハードウエアの質を容易に評価できる。しかし、メモ
リ・システムの実際の動作では、全ECCワードがメモリ
・チツプから読出されるわけではなく、一般に読出され
るビツトの数は少ない。そのため、チツプ・データ・ワ
ードに多重エラーが生じた時、エラー・ビツトを見落と
す可能性が高くなる。システム・レベルでのこのような
訂正不能エラーは重大なシステム故障を引き起こし得
る。このようなエラーが生じると、一般に以後のメモリ
動作は中止される。従つて、メモリの信頼性を高めるた
めに、システム・レベル・エラー訂正及び検出回路を用
いるのが望ましい。これが、本発明が解決しようとする
課題でる。特に、システム・レベルでは、補数化／再補
数化アルゴリズムを用いて、普通では訂正できない２重
エラーを訂正できるようにすることにより、メモリ・シ
ステムの全体的な信頼性を高めるのが望ましい。補数化
／再補数化アルゴリズムはハード・エラーの再現可能性
に依存しているが、オンチツプ・エラー訂正では、所与
のチツプに関連するハード・エラーの存在を実際にマス
クすることができる。その具体的な例をあとで説明す
る。従つて、本発明は、チツプ・レベルのエラー訂正シ
ステムとシステム・レベルでのエラー訂正システムとの
間に存在し得る対立を解決するものである。

C.課題を解決するための手段 本発明は、計算機のメモリ・システムを全体的な信頼性
を高めることを目的としており、その一態様として、複
数のメモリ・ユニツトを含むフオールト・トレラント計
算機メモリ・システムを提供する。各メモリ・ユニツト
は、複数のメモル・セルと、ユニツト・レベルのエラー
訂正及び検出手段を含む。ユニツト・レベルでは、この
他に訂正不能エラーの存在を示すための複数の手段も含
まれる。これらの手段はそれぞれ異なつたメモリ・ユニ
ツトに関連している。訂正不能エラー表示手段は、訂正
不能エラーは生じた時に、ユニツトレベル・エラーは訂
正機能を禁止するように動作する。メモリ・ユニツト
は、それらからのデータを受取るシステム・レベル・レ
ジスタを介して互いに結合するのが好ましい。また、メ
モリ・システムはシステム・レベル・レジスタからデー
タを受取るシステム・レベル訂正及び検出手段を含むの
が好ましい。本発明の良好な実施例では、メモリ・ユニ
ツトは、オンチツプ・エラー訂正及び検出手段を備えた
半導体メモリ・チツプである。各チツプはワード・サイ
ズのシステム・レベル・レジスタへ１ビツトの情報を供
給する。このレジスタはシステム・レベル・エラー訂正
及び検出能力を持つている。

本発明の動作では、所与のチツプに関連する訂正不能エ
ラーが生じると、ユニツト・レベル・エラー訂正機能
を、例えば全ゼロのシンドロームを供給することにより
禁止する。その結果、続いてシステム・レベル・エラー
表示が出ることは殆んど確実であるが、強制されたチツ
プ・エラーの再生可能性のため、システム・レベル・エ
ラー訂正及び検出回路は補数化／再補数化による訂正を
実行することができる。このように、本発明では、１つ
のメモリ・ユニツト（チツプ）におけるユニツト・レベ
ル・エラー訂正を禁止しているが、それによつて強制さ
れたエラーには再現可能性があるので、メモリ・システ
ムの全体的な信頼性は高まる。すなわち、１つのエラー
訂正要素が事実上滅勢されても、メモリ・システムの全
体的な信頼性を上げることができるのである。

D.実施例 まず、本発明を適用し得るメモリ構成を第２図に示す。
図示の構成は、メモリ・ユニツト10として72個のメモリ
・チツプ（＃１〜＃72）を含んでいるが、本発明は半導
体メモリに限定されるものではなく、複数のメモリ・ユ
ニツトがそれぞれ１つ又は複数の出力ビツトをレジスタ
へ供給し且つユニツト・レベル及びシステム・レベルの
エラー訂正回路が使用される任意のメモリ・システムに
適用できる。第２図のシステムでは、72個のメモリ・ユ
ニツト（チツプ＃１〜＃72）のそれぞれは単一ビツトを
１つのシステム・レベル・レジスタ25へ供給する。レジ
スタ25は、システム・レベル・エラー訂正回路（ECC）3
0を介してデータを出力する。各メモリ・ユニツト10も
チツプ・レベル・エラー訂正回路（ECC）20を備えてい
る。

第２図に示す特定のシステムでは、選択されたワード線
14に137がビツトのワードが現われるように、セル・ア
レイ12を構成している。137ビツトのうち128ビツトはデ
ータ・ビツトであり、残りの９ビツトはパリテイ検査ビ
ツトである。オンチツプの単一エラー訂正及び２重エラ
ー検出にはこれで十分である。ワード線14からは137ビ
ツトのセル・アレイ情報16が選択され、チツプ・レベル
・エラー訂正回路20へ送られる。回路20は128ビツトの
訂正済みデータをスタテイツク・レジスタ18へ供給す
る。図には示していないが、メモリ・ユニツト10にはア
ドレス・フイールド情報も供給され、デコーダ22はそれ
に応答してスタテイツク・レジスタ18からの128ビツト
のうちの１ビツトを出力ビツトとして選択する。72個の
チツプ＃１〜＃72からのデコーダ出力はレジスタ25の対
応するセルへ供給される。これらのセルは一般にフリツ
プフロツプ回路で構成できる。システム・レベル・レジ
スタ25は72ビツトの情報を含み、そのうち64ビツトはデ
ータであり、８ビツトはパリテイ検査情報である。この
程度の冗長度でも、単一エラー訂正及び２重エラー検出
は可能である。ユニツト（チツプ）・レベル又はシステ
ム・レベルで用いる符号、すなわち検出及び訂正回路の
特性は、実質的に本発明には関係せず、任意の適当な符
号を使用できる。また、チツプの数及びセル・アレイ12
の構成も適当に改めてよい。重要なのは、両レベルでの
エラー訂正能力と、メモリ・ユニツト10の独立性、特に
各ユニツトがレジスタ25へ独立した情報ビツトを供給で
きることである。

第２図に示したシステムの欠点は、固定障害のようなハ
ード・エラーが特定のセル・アレイ12に生じていた場合
に、システム・レベルで補数化／再補数化アルゴリズム
を用いて少なくとも１つのハード・エラーを含む２重エ
ラーからの回復を図ることができないということであ
る。

第２図のメモリ・システムに関する問題の理解を深める
ため、固定障害のようなハード・エラーについての簡単
な例を次に説明する。メモリの各ワードを８ビツトと
し、その最初の４ビツトがデータ・ビツトで、残り４ビ
ツトがパリテイ検査ピツトであるとする。パリテイ検査
行列Ｈを次のように仮定する。

更に、メモリ・アレイの最初の２つの出力ビツト位置に
固定障害があるものとする。４ビツトのデータ0000をメ
モリに書込む場合、上の行列Ｈに従えば、メモリに書込
まれるワード00000000である。しかし、２つの固定障害
があるため、メモリから読取られたデータは1100にな
る。これはエラー・パターンを表わしている。これに対
して、書込みデータが0100の場合は、上の行列Ｈによれ
ば、01000111のワードが書込まれることになる。最初の
２つの出力ビツト位置に固定障害があるので、このワー
ドを読取つた時は11000111になる。しかし、ユニツト・
レベル・エラー訂正能力のため、読取られたデータは01
00であり、これは元のデータに等しい。従つて、この時
のエラー・パターンは0000である。このように、メモリ
に書込まれるデータによつては、固定障害の存在がマス
クされる場合がある。そのため、一般に２重ハード・エ
ラーを訂正するのに補数化／再補数化アルゴリズムを用
いることはできない。ここまでの状況をまとめると次の
ようになる。

固定障害 11 書込みデータ 0000 書込みワード 00000000 読取りワード 1100 エラー 1100 書込みデータ 0100 書込みワード 01000111 読取りワード 11000111 読取りデータ 0100 エラー 1100 第２図のメモリ・ユニツト10とを異なるメモリ・ユニツ
トを用いたメモリ・システムを第１図に示す。第１図で
は、チツプ・レベル・エラー訂正回路90のシンドローム
発生器91からの訂正不能エラー検出信号がANDゲート53
及びORゲート56を介してラツチ55へ供給されるようにな
つている。ラツチ55は訂正禁止信号をチツプ・レベルEC
C回路90のデコーダ92へ供給する。チツプは最初に、オ
ンチツプ・エラー訂正回路20へ送られる前のECCワード
がすべて正しいデータ及び検査ビツトを有するように初
期設定される。初期設定が完了すると、セツト・モード
Ａ信号によりラツチ52がセツトされる。そうすれば、あ
とで訂正不能エラー検出信号が発生された時に、ANDゲ
ート53及びORゲート56を介してラツチ55をセツトするこ
とができる。これはユニツト・レベル・エラー訂正を禁
止するためである。セツト・モードＡ信号は、既存の入
力に対する過電圧等の公知の標準方法で、又は新しく規
定されたJEDEC標準により発生させることができる。後
者のJEDEC標準では▲▼及びに続いて▲▼が
活動化され、▲▼でのアドレスを複号して、セツト
・モードＡ信号を供給する。

ラツチ55のリセツト入力Ｒは、セツト・モードＡ信号と
同様にして発生されるリセツト・モードＡ信号と同様に
して発生されるリセツト・モードＡ信号又はリセツトモ
ードＢ信号を受取る。リセツト・モードＡ信号は、シス
テム・エラー回路訂正が達成された後にORゲート54を介
してラツチ55だけをリセツトし、通常動作を復帰させ
る。この後は、別の多重エラーが見つかるまでは、アレ
イからデータを読出すことができる。リセツト・モード
Ｂ信号は、ラツチ52及び55の両方をリセツトする。前述
の標準方法で供給されるセツト・モードＢ信号は、ORゲ
ート56を介してラツチ55をセツトし、チツプ・レベルEC
Cデータ訂正を禁止することによりメモリ・ビツト・マ
ツピングを可能にする。システム・エラー回復に関連し
てこれらのリセツト信号を用いると、オンチツプECCよ
り上流側の不良領域からのデータを写像して訂正した
後、通常のチツプ代替方法を用いて別のアレイに置くこ
とができる。セツト・モードＢ信号は、不良データ位置
のメモリ・ビツト・マツピングを可能にするためオンチ
ツプ・エラー訂正を禁止してシステム判断を行うのに用
いられる。破線で囲んだブロツク60が本発明に従つてチ
ツプに設けられる追加の回路を表わす。

セル・アレイ12からのデータはレジスタ16へ供給され
る。レジスタ16は、本実施例では137ビツトの情報を記
憶することができる。この情報は128個のデータ・ビツ
トDi（ｉ＝１、２、…、128）及び９個の検査ビツトか
ら成る。レジスタ16は、セル・アレイ12からの137ビツ
トすべてをシンドローム発生器91へ供給する・シンドロ
ーム発生器91及びデコーダ92は訂正パターンを発生する
よう動作する。エラーが生じていなければ、この訂正パ
ターンは全ゼロである。エラーが生じていると、シンド
ローム発生器91及びデコーダ92は、訂正が必要な位置の
ビツトがターンオンされた２進出力ベクトルを供給する
よう動作する。エラー位置を示すデコーダ92からの２進
出力ベクトルは、エラー訂正分野で周知の方法によりシ
ンドローム・ベクトルから発生される。従つて、通常の
動作で単一エラーが検出された場合は、デコーダ92から
出力される128ビツトのベクトルは、単一エラーが生じ
た位置に２進１を有する。このベクトル（E₁〜E₁₂₈）と
レジスタ16からのデータ・ビツトDiとの排他的OR（XO
R）をとれば、単一エラーを訂正できる。これは、128個
のXORゲートを含むエラー訂正回路50で行われる。

本発明では、訂正不能エラーが生じた場合に、シンドロ
ーム発生器91が訂正不能エラー検出信号をANDゲート53
へ供給する。この時ラツチ52がセツトされていると、AN
Dゲート53が条件付けられてラツチ55をセツトし、それ
により訂正禁止信号がデコーダ92に受取られる。この訂
正禁止信号は、デコーダ92への入力シンドロームを強制
的に全ゼロにすることにより、実質的にチツプ・レベル
でのエラー訂正を禁止する。シンドロームが全ゼロであ
れば、エラー訂正回路50で行われる排他的XOR演算はデ
ータ・ビツトDiを変更しない。ここでは、訂正不能エラ
ーが検出された時にエラー訂正を禁止すること、すなわ
ちデータ・ビツトDiを変更しないことが目的であるか
ら、訂正禁止信号でシンドロームを全ゼロにする替り
に、デコーダ92の出力に直接作用して、全ゼロでの訂正
ビツトEiを回路50へ供給させるようにしてもよい。

本発明の良好な実施例では、シンドロームを全ゼロにセ
ツトする信号はオンチツプ制御論理60から供給される。
このように、オンチツプ・エラー訂正を禁止するための
オンチツプ手段が設けられる。オンチツプ・エラー訂正
の禁止は、２重補数化アルゴリズムをシステム・レベル
で実行させ、更にメモリの診断マツピングを可能にす
る。この機能は、障害メモリ位置の存在を確かめたい場
合に、メモリの試験での極めて望ましいものである。

更に重要なのは、それによつてハード・エラーの再現す
る能力が与えられることである。これは、システム・レ
ベルで２重ハード・エラーの訂正に用いる補数化／再補
数化アルゴリズムの正しい動作に必要である。このよう
に、フオールト・トレラント型のメモリ・システムに第
１図に示したようなメモリ・ユニツトの修正例を用いる
と、より高い信頼性が得られる。メモリ・ユニツトの修
正がなければ、システム・レベルで２重エラーが生じる
と、データを回復できないが、メモリ・ユニツトの修正
により、システム・レベルでのすべてのハード−ハード
・エラー及びハード−ソフト・エラーは訂正可能にな
る。

E.発明の効果 本発明は、メモリ・システムは、特に複数の集積回路チ
ツプから成る高密度半導体メモリのフオールト・トレラ
ント能力を高めるものである。これは、システム・レベ
ルの全体的なエラー訂正能力を改善するために、チツプ
・レベルのエラー訂正機能を禁止することにより達成さ
れる。すなわち、本発明は、エラー訂正能力を改善する
ためにエラーを強制するという、一見矛盾してみえるア
プローチを採用している。また、本発明は、オンチツプ
・エラー訂正を行う任意のメモリ・チツプに最小限のコ
ストで適用できるものである。

【図面の簡単な説明】

第１図は個々のメモリ・ユニツト（チツプ）上にユニツ
ト・レベル訂正禁止手段が設けられているメモリ・シス
テムを示すブロツク図。 第２図は２重レベル・エラー訂正の実施に適したメモリ
・システムの構成を示すブロツク図。

フロントページの続き (72)発明者 チン‐ロング・チエン アメリカ合衆国ニユーヨーク州ワツピンガ ーズ・フオールズ、パイ・レーン50番地 (72)発明者 ジヨン・アトキンソン・フイフイールド アメリカ合衆国ヴアーモント州アンダーヒ ル、ポーカーヒル・ロード、ボツクス 7490、アール・アール１番地 (72)発明者 ハワード・レオ・カルター アメリカ合衆国ヴアーモント州コルチエス ター、ヴイレツジ・ドライブ14番地 (56)参考文献 特開 昭52−144927（ＪＰ，Ａ) 特開 昭54−116149（ＪＰ，Ａ) 特開 昭52−94041（ＪＰ，Ａ) 特開 昭56−111197（ＪＰ，Ａ)

Claims (2)

【特許請求の範囲】
1. 【請求項１】複数のディジタル・メモリ・ユニットと、 前記メモリ・ユニットのメモリ・セルから読み取られた
   データのエラーを訂正する、前記メモリ・ユニットの各
   々に関連付けられた複数ユニット・レベル・エラー訂正
   手段と、 前記メモリ・ユニットのメモリ・セルから読み取られた
   データのエラーを検出する、前記メモリ・ユニットの各
   々に関連付けられた複数ユニット・レベル・エラー検出
   手段と、 少なくとも一つの関連付けられたユニット・レベル・エ
   ラー訂正手段及び検出手段の操作を禁止する、前記メモ
   リ・ユニットの各々に関連付けられた複数のユニット・
   レベル禁止手段と、 前記メモリ・ユニットからのデータを受け取り、前記禁
   止手段の動作によって、ハード・エラーを訂正操作する
   システム・レベル・エラー訂正検出手段と、 を有する、アドレス情報を受け取り、それに対応してデ
   ータ情報を供給するフォールト・トレラント・メモリ・
   システム。
2. 【請求項２】各々のユニットが、複数のメモリ・セルと
   前記メモリセルから読み取られたデータのエラーを訂正
   及び検出するエラー訂正手段及びエラー検出手段とを有
   し、前記訂正手段及び検出手段が各々お互いに作動禁止
   する手段を有する、複数のディジタル・メモリ・ユニッ
   トと、 前記複数のメモリ・ユニットからのデータを受け取り、
   前記作動禁止手段の動作によって、ハード・エラーを訂
   正操作するシステム・レベル・エラー訂正検出手段と、 を有する、、アドレス情報を受け取り、それに対応して
   データ情報を供給するメモリ・システムのフォールト・
   トレラント・メモリ・ユニット。