JP2003504722A - コンピュータ・メモリ・システムにおけるマルチ‐ビット・エラー保護を向上させるためのシステムおよび方法 - Google Patents

コンピュータ・メモリ・システムにおけるマルチ‐ビット・エラー保護を向上させるためのシステムおよび方法

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JP2003504722A
JP2003504722A JP2001508689A JP2001508689A JP2003504722A JP 2003504722 A JP2003504722 A JP 2003504722A JP 2001508689 A JP2001508689 A JP 2001508689A JP 2001508689 A JP2001508689 A JP 2001508689A JP 2003504722 A JP2003504722 A JP 2003504722A
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Abstract

(57)【要約】 コンピュータのメモリ・モジュール内にエラー訂正チェック・ワードをストアするためのシステムおよび方法。ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップ内の物理的に隣接しているロケーションにストアされるチェック・ビットが、異なるチェック・ワードに割り当てられる。この方法に従ってチェック・ワードに対してチェック・ビットを割り当てることによって、物理的に隣接しているメモリ・ロケーションにストアされた２ないしはそれ以上のチェック・ビットにおけるエラーからもたらされるマルチ‐ビット・ソフト・エラーが、エラー訂正サブシステムから見たときに複数のシングル‐ビット・エラーとして現れる。同様に、同一チェック・ワード内においてマルチ‐ビット・エラーが発生する可能性を下げることができる。

Description

【発明の詳細な説明】
【０００１】 （発明の背景） １． 発明の分野 本発明は、コンピュータ・システム内のメモリに関し、より詳細には、システ
ム・メモリにストアされ、もしくはそれに転送され、あるいはそれから転送され
るデータ内に存在する可能性のあるエラーを検出し、訂正するためのエラー訂正
システムに関する。
【０００２】 ２． 関連技術の説明 所定のコンピュータ・システム内において生じるデータ転送に関しては、転送
されたデータにエラーが発生する限定された機会が常に存在する。これは、転送
されるデータのソースがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）であるとき現実となる。ＤＲＡＭチップ内において生じるエラーのほとんどは
ソフト・エラーであり、それらは訂正可能である。同様にハード・エラーの生じ
る可能性もあり、一部のハード・エラーは訂正可能であるが、ソフト・エラーの
発生に比べると、通常はそれらの発生頻度が低い。ソフト・エラーの主要なソー
スには、アルファ粒子および宇宙線の２つが存在する。ＤＲＡＭは、与えられた
ビットを、電荷を介してストアすることから、アルファ粒子もしくは宇宙線がこ
の電荷を変更し、それによって所定のメモリ・セルの内容が変更される可能性が
存在する。
【０００３】 コンピュータ・システムに搭載されるメイン・メモリの量は増加し続け、それ
に応じてソフト・エラーの発生する頻度も増加している。ソフト・エラーは、訂
正が行われないと、システムのパフォーマンスに悪影響を及ぼし、データを改ざ
んし、システムのクラッシュさえも招くことがある。この種の故障の可能性の１
つの測定値は、平均故障間隔（ＭＴＢＦ）と呼ばれている。未訂正のソフト・エ
ラーは所定のコンピュータ・システムのＭＴＢＦを低下させることがあり得る。
【０００４】 エラーの存在に対処するために、多くのコンピュータは、エラー訂正回路を採
用している。その種の回路は、コンピュータ・システム内のエラーを検出し、か
つ訂正するために用いられるエラー訂正コード（ＥＣＣ）を実装している。ＥＣ
Ｃには各種のタイプが存在する。より一般的に使用されているコードにハミング
・コードと呼ばれるものがあるが、それ以外にも多くのコードが開発されている
。一部のエラー訂正システムにおいては、ＡＳＣＩＩ（アスキー）文字を表すビ
ット・パターン等のビット・パターンが冗長ビット、より一般的にはチェック・
ビットと呼ばれるビットとともに記録される。チェック・ビットのグループは、
チェック・ワードと呼ばれ、ＤＲＡＭ内にストアされる各データ・ブロックは、
少なくとも１つのチェック・ワードによって保護することができる。
【０００５】 パリティは、多くのエラー訂正コードが使用するもう１つの要素である。偶数
パリティは、所定のビット・パターン内のロジック「１」の合計数が偶数となる
ように行うチェック・ビットの加算として定義され、奇数パリティは、ロジック
「１」の合計数が奇数となるように行うチェック・ビットの加算を必要とする。
偶数パリティが採用されているシステムにおいて、チェック・ビットも含めて、
ロジック「１」の合計数が奇数のワードを受け取ったことは、自動的にデータ内
のエラーの存在を示すことになる。また、奇数パリティ・システムにおいてロジ
ック「１」の合計数が偶数のワードを受け取れば、エラーの存在が示される。
【０００６】 所定のデータ・ワード内において、多くのエラー訂正スキームが訂正できるエ
ラーの数は、通常、１つだけである。一部には、２つのエラーの検出が可能なエ
ラー訂正スキームもあるが、これらのスキームは、一般にあいまい性を伴うこと
なくその両方を訂正することができない。前述したように、ＤＲＡＭ内のソフト
・エラーの多くは、宇宙線もしくはアルファ粒子によって惹起される。アルファ
粒子は、局在化された現象であり、多くの場合、それらが発生する全般的なエリ
ア内において複数のビットの内容を変化させる。宇宙線は、局在化された現象で
はないが、同様に、陽子ならびに中性子によって半導体メモリが攻撃され、スト
アされたビットをランダムに改変する。多数のエラー訂正スキームがＤＲＡＭ内
の物理的に隣接するチェック・ビットを所定のチェック・ワードに割り当ててい
ることから、所定のチェック・ワード内に訂正不可能なマルチ‐ビット・ソフト
・エラーが生じる可能性は高い。さらに、所定のチェック・ワードによって保護
されるデータ・ビットが同一の態様で改変されることがあり得る。
【０００７】 ＤＲＡＭセルのアーキテクチャとＤＲＡＭの入力／出力（Ｉ／Ｏ）アーキテク
チャの間の関係は、所定のチェック・ビットがチェック・ワードに割り当てられ
る態様に関して影響を持つことがある。たとえばある種のＤＲＡＭチップにおい
ては、セル・レイアウトによって、データ・ラインＤ１５に接続されたセルと、
データ・ラインＤ０に接続されたセルの物理的な隣接をもたらすが、これらの２
つのビットは、論理的に隣接していない。別のＤＲＡＭチップにおいては、Ｄ０
がＤ１に隣接し、Ｄ１がＤ２に隣接するといった形になることもある。これらの
データ・ライン上のチェック・ビットは、しばしば同一チェック・ワードに割り
当てられる。図１は、一例としてＤＲＡＭ内におけるメモリ・アレイの１行を示
しており、そこにおいては、隣接するロケーション内にストアされたチェック・
ビットが同一のチェック・ワードに割り当てられている。
【０００８】 アルファ粒子の放射等の特定の現象が発生したときには、メモリ・アレイ内に
ストアされている複数の隣接ビットが改変され、マルチ‐ビット・エラーを招く
ことがあり得る。マルチ‐ビット・エラーは一般にシングル‐ビット・エラーに
比べると検出ならびに訂正がより困難である。システムのオペレーションを低下
させることからマルチ‐ビット・エラーの可能性を下げる方法が望まれている。
さらに、マルチ‐ビット・ソフト・エラーをシングル‐ビット・ソフト・エラー
として顕在化させ、それによりエラーを訂正容易にすることも求められている。
【０００９】 （発明の要旨） 概要を前述した問題点のほとんどは、本発明に従ったコンピュータ・メモリ・
システムにおけるマルチ‐ビット・エラー保護を向上させるためのエラー訂正に
関するシステムおよび方法によって解決される。一実施態様においては、所定の
チェック・ワードを構成するチェック・ビットが、当該所定のチェック・ワード
以外の他すべてのチェック・ビットに対して、物理的に隣接していないストレー
ジ・セル内にストアされる。ソフトおよび／またはハード・エラーによって、物
理的に隣接しているセルからエラーの生じたデータが提供される可能性があるた
め、この方法に従ってチェック・ビットとチェック・ワードを関連付けすれば、
マルチ‐ビット・エラーが、エラー訂正サブシステムから見たときシングル‐ビ
ット・エラーとして現れることになる。同様に、同一チェック・ワード内におけ
るマルチ‐ビット・エラーの発生の可能性も低くすることができる。
【００１０】 一実施態様においては、メモリ・モジュールは、複数のＤＲＡＭチップがマウ
ントされたプリント回路ボードを含む。ＤＲＡＭチップのいくつかは、データ・
ワードをストアするように構成され、残りは、所定のデータ・ワードに関連付け
されたチェック・ビットをストアする。各データ・ワードは、チェック・ワード
を構成する多数のチェック・ビットによって保護される。これらのチェック・ビ
ットは、ハミング・コード等の、あらかじめ決定済みのエラー訂正スキームに従
って生成される。チェック・ビットのグループは、チェック・ワードと呼ばれる
。チェック・ビットは、ＤＲＡＭ内に、所定チェック・ワードの各チェック・ビ
ットが、当該所定のチェック・ワード内のその他すべてのチェック・ビットに対
して物理的に隣接していないメモリ・セル内にストアされるような態様でストア
される。通常、所定のＤＲＡＭチップからの各チェック・ビットが、異なるチェ
ック・ワードに割り当てられることになる。
【００１１】 メモリ・アクセスの間に、データ・ワードがアクセスされ、アクセスされたデ
ータ・ワードに関連付けされているチェック・ワードがエラー訂正サブシステム
によって受け取られる。このエラー訂正サブシステムは、続いてそのチェック・
ワードを使用し、あらかじめ決定されたエラー訂正スキームに従ってエラーの有
無をチェックする。所定のＤＲＡＭチップからのチェック・ビットのそれぞれが
異なるチェック・ワードに割り当てられていることから、所定のＤＲＡＭからの
マルチ‐ビット・エラーは、複数のシングル‐ビット・エラーとして現れること
になり、一般にその検出ならびに訂正がより容易になる。さらに、所定のＤＲＡ
Ｍからのチェック・ビットが異なるチェック・ワードに割り当てられることから
、同一チェック・ワード内において複数のエラーの発生する可能性が低くなる。
【００１２】 このように、各種の実施態様において、コンピュータ・メモリ・システムのマ
ルチ‐ビット・エラー保護を向上させるシステムおよび方法は、同一チェック・
ワード内でマルチ‐ビット・エラーの発生する可能性を下げることができる。さ
らに、ＤＲＡＭ内の物理的に隣接しているロケーションにストアされるチェック
・ビットが異なるチェック・ワードに割り当てられることから、物理的に隣接し
ているロケーションにストアされたチェック・ビットにおけるエラーによって生
じるマルチ‐ビット・エラーが、エラー訂正サブシステムから見た場合に複数の
シングル‐ビット・エラーとして現れることになる。シングル‐ビット・エラー
は、一般に検出ならびに訂正がより容易であることから、システムの信頼性およ
びデータの完全性が好都合に強化される。
【００１３】 本発明のより完全な理解は、以下の図面に関連した好ましい実施態様の詳細な
説明を読み、それに理解することによって得ることができる。
【００１４】 本発明は、各種の修正ならびに変形を受けやすいが、図に示した例によりその
特定の実施形態を示し、ここでその詳細を説明する。しかしながら、図面ならび
にその詳細な説明は、開示した特定に形式に本発明を限定する意図はなく、むし
ろその逆に、すべての修正、等価概念、および変形が、付随する特許請求の範囲
によって定義される本発明の精神ならびに範囲内に包含されることを意図してい
る。
【００１５】 （発明の詳細な説明） ここで図２に示した、エラー訂正サブシステム１０５を伴うコンピュータ・シ
ステム１００のブロック図を参照する。エラー訂正サブシステム１０５のほかに
、このコンピュータ・システムには、ＣＰＵ １０１、メモリ・コントローラ１
０２、ＣＰＵバス１０３、メモリ・バス１０４、およびメモリ・モジュール１０
００が含まれている。エラー訂正サブシステム１０５は、メモリ・コントローラ
１０２内に包含されており、また、メモリ・モジュール１０００から、およびそ
こへのデータの転送が含まれるメモリ・バス上におけるデータ転送の間のエラー
を検出し、訂正するように構成されている。エラー訂正サブシステムによるチェ
ック・ビットおよびチェック・ワードの使用については、詳細を後述する。エラ
ー訂正サブシステム１０５は、多くの各種エラー訂正スキームの１つ、たとえば
ハミング・コードを採用するエラー訂正スキーム等を使用することができる。
【００１６】 図３は、図２に示したコンピュータ・システムにおいて使用されるメモリ・モ
ジュールを示している。メモリ・モジュール１０００は、プリント回路ボードを
含んでおり、その上にはダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）チップ１００１−１〜１００１−３６がマウントされている。これらのＤＲＡ
Ｍチップのそれぞれは、１６ビットのデータ幅を有する。この特定の実施形態に
おいて、これらのＤＲＡＭチップのうちの４つ、すなわち１００１−１〜１００
１−４が、チェック・ビットのストア専用に使用される。残りのＤＲＡＭチップ
１００１−５〜１００１−３６は、データ・ビットのストアに使用される。また
メモリ・モジュール１０００は、エッジ・コネクタ１００５を含み、そこには複
数の電気接触パッド１０１５が備わる。これらの電気接触パッド１０１５とＤＲ
ＡＭチップ１００１は、複数の信号ライン１０２０によって互いに接続されてい
る。ＤＲＡＭチップ１００１と電気接触パッド１０１５の間におけるデータ信号
の搬送は、この信号ライン１０２０に沿って行われる。各ＤＲＡＭチップ１００
１のデータ・ピンＤ０は、信号ライン１０２０によって、図示のようにデータ・
ワード内におけるビットのそれぞれのポジション（つまりＤＱ０、ＤＱ１６等）
を備えた電気接触パッド１０１５に結合されている。データの最上位ビットＤＱ
５１１は、ＤＲＡＭチップ１００１−５のピンＤ１５に結合されている。この実
施形態においては、１６のチェック・ビットが１２８ビットの各データ・ブロッ
クを保護するために使用され、各チェック・ワードは、１つのデータ・ブロック
にのみ関連付けされる。
【００１７】 すでに述べたように、この実施形態におけるＤＲＡＭチップ１００１−１〜１
００１−４は、チェック・ビットのストア専用に使用される。これらのＤＲＡＭ
チップのそれぞれは、各チェック・ワードの４つのチェック・ビットをストアし
ている。各チェック・ワードは１６ビットであり、１２８ビットのデータ・ブロ
ックを保護する。これらのチェック・ビットは、ＣＢＷＸ［ｙ：ｚ］が割り当て
られている複数のピンを介してアクセスされる。たとえば、図に示されているＣ
ＢＷ１［３：０］は、ＤＲＡＭチップの４つのピンであって、それを介してチェ
ック・ワード＃１のチェック・ビット０〜３がアクセスされるピンを表す。同様
にＣＢＷ２［７：４］は、チェック・ワード＃２のチェック・ビット４〜７がア
クセスされるピンを表す。これらのピンのそれぞれは、対応する信号ラインに結
合されている。図においては、ＣＢＷ１〜ＣＢＷ４としてこれらの信号ラインを
代表して示している。概して、これらの信号ラインは、ＤＲＡＭチップ内の物理
的に隣接するメモリ・セルが、異なるチェック・ワードに対応するチェック・ビ
ットをストアする形となるようにプリント回路ボード上においてルーティングさ
れる。
【００１８】 次に図４を参照するが、この図は、所定のＤＲＡＭチップ内にストアされたチ
ェック・ビットの、個別のチェック・ワードに対する関係を示している。ＤＲＡ
Ｍチップ１００１−１は、図２に示したエラー訂正サブシステム１０５によって
使用される、４つの異なるチェック・ワード２０００のそれぞれに関する４つの
チェック・ビットをストアしている。所定のチェック・ワードに対応する４つの
チェック・ビットのそれぞれは、ＤＲＡＭチップ１００１−１内の、当該所定の
チェック・ワードに対応する残りの３つのチェック・ビットのそれぞれに関して
物理的に隣接していないメモリ・セルにストアされる。同様に、ＤＲＡＭチップ
１００１−２〜１００１−４は、それぞれ、各チェック・ワード２０００に関す
る４つのチェック・ビットをストアするが、各チェック・ビットは、所定のチェ
ック・ワードの、その他すべてのチェック・ビットに関して物理的に隣接してい
ないメモリ・セル内にストアされる。メモリ・アクセス・オペレーションの間に
は、図２に示したエラー訂正サブシステム１０５が、これら４つのチェック・ワ
ード２０００に並列にアクセスする。
【００１９】 図５は、単一のＤＲＡＭチップからのマルチ‐ビット・エラーが、エラー訂正
サブシステムに対して複数のシングル‐ビット・エラーとして現れる形態を例示
している。図において、ＤＲＡＭチップ１００１−１〜１００１−４は、それぞ
れ各チェック・ワード２０００の４つのチェック・ビットをストアしている。こ
の場合、ＤＲＡＭチップ１００１−１内にマルチ‐ビット・エラーが存在し、４
つのチェック・ビットにエラーが生じている。エラーが生じた各チェック・ビッ
トは、それぞれ異なるチェック・ワード２０００に対応する。それ以外のエラー
は、残りのＤＲＡＭチップ１００１−２〜１００１−４からのチェック・ビット
のいずれにも生じていない。各チェック・ワード２０００が、エラーの生じた１
ビットだけを含むことから、エラー訂正サブシステムは、このようにＤＲＡＭチ
ップ１００１−１内にマルチ‐ビット・エラーが存在する場合であっても、４つ
のシングル‐ビット・エラーを検出し、それらの訂正を行うことになる。
【００２０】 次に図６を参照するが、この図は、物理的に隣接しているチェック・ビットが
異なるチェック・ワードに関連付けされる形態を例示するＤＲＡＭ内のメモリ・
アレイの１つの行を表している。この実施形態においては、メモリ・アレイの行
１０５０Ｒが、１６のチェック・ビットをストアするように構成される。各チェ
ック・ビットは、１つのチェック・ワード２０００に関連付けされている。行１
０５０Ｒ内のチェック・ビット０は、チェック・ワード＃１に関連付けされ、物
理的に隣接する次のビット、すなわちチェック・ビット１は、チェック・ワード
＃２に関連付けされている。同様にチェック・ビット３はチェック・ワード＃３
に関連付けされ、チェック・ビット４はチェック・ワード＃４に関連付けされて
いる。このパターンが、チェック・ワード＃１に関連付けされたチェック・ビッ
ト５から繰り返される。行１０５０Ｒ内の最後のチェック・ビットは、チェック
・ワード＃４に関連付けされることになる。
【００２１】 図７は、ＤＲＡＭ内のメモリ・アレイを示した図であり、物理的に隣接してい
るチェック・ビットが異なるチェック・ワードに関連付けされる別の形態を例示
している。この実施形態においては、メモリ・アレイ１０５０が、複数の行１０
５０Ｒならびに複数の列１０５０Ｃを含む。行１０５０Ｒと列１０５０Ｃの交点
は、メモリ・セル１０５１である。この実施形態における各セルは、１つのチェ
ック・ビットをストアすることが可能であり、各チェック・ビットは、チェック
・ワード２０００に割り当てられる。チェック・ビットは、垂直、水平、もしく
は対角のいずれかの方向において物理的に隣接している２つのメモリ・セル１０
５１内にストアされるチェック・ビットが、同一のチェック・ワード２０００と
関連付けされたものとならないようにストアされる。たとえば、メモリ・アレイ
１０５０の行５列３にストアされるチェック・ビットは、チェック・ワード＃１
に関連付けされ、その直下にある行４列３内のチェック・ビットは、チェック・
ワード＃２に関連付けされる。水平方向に隣接している行５列４のセル内にスト
アされるチェック・ビットは、チェック・ワード＃３に関連付けされ、対角方向
に隣接している行４列４のセル内にストアされるチェック・ビットは、チェック
・ワード＃４に関連付けされる。チェック・ビットをチェック・ワードに関連付
けするこの方法が、所定のメモリ・アレイ内にストアされるすべてのチェック・
ビットに関して繰り返される。
【００２２】 以上、特定の実施形態を参照して本発明の説明を行ってきたが、これらの実施
形態は例示に過ぎず、それに関して本発明の範囲が限定されないことを理解され
よう。ここで述べた実施形態に対する変形、修正、追加、および改良は可能であ
る。それらの変形、修正、追加、および改良は、特許請求の範囲に詳細に示され
ているように、本発明の範囲内に含めることができる。
【図面の簡単な説明】
【図１】 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）チップ内のメモリ・
アレイの１行を示しており、それにおいては、物理的に隣接するチェック・ビッ
トが同一のチェック・ワードに割り当てられている。（従来技術）
【図２】 エラー訂正サブシステムを含むコンピュータ・システムの一実施形態を示した
ブロック図である。
【図３】 図２に示したコンピュータ・システムにおいて使用されるメモリ・モジュール
を示しており、それにおいては、チェック・ビットならびにデータ・ビットをス
トアするためにメモリ・モジュールが構成されている。
【図４】 １６ビットのデータ・パスを伴うＤＲＡＭチップに関するチェック・ワードに
対するチェック・ビットの関係を示したブロック図である。
【図５】 所定のメモリ・デバイスからの４つのチェック・ビットにエラーがある場合の
ブロック図であり、マルチ‐ビット・エラーがシングル‐ビット・エラーのグル
ープとしてエラー訂正サブシステムに示されることを例示している。
【図６】 ＤＲＡＭ内のメモリ・アレイの１つの行を示しており、物理的に隣接するチェ
ック・ビットが異なるチェック・ワードに対応する形態を例示している。
【図７】 メモリ・アレイの一部を示しており、物理的に、水平ならびに垂直に隣接する
セル内にストアされるチェック・ビットに対するチェック・ワードの相関が例示
されている。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 シンハル，アショク アメリカ合衆国・94062・カリフォルニア 州・レッドウッド シティ・レイクミード ウェイ・711 (72)発明者 ファン，クレモント アメリカ合衆国・95014・カリフォルニア 州・クペルチノ・エルダーウッド コー ト・7611 (72)発明者 カリーリョ，ジョン アメリカ合衆国・95118・カリフォルニア 州・サン ホゼ・タバク レーン・5697 (72)発明者 コ，ハン・イ アメリカ合衆国・95133・カリフォルニア 州・サン ホゼ・ソルト レイク ドライ ブ・881 Ｆターム(参考） 5B001 AB02 AD03 AE03 AE07 5B018 GA02 GA04 HA15 HA35 MA01 NA02 RA02 5L106 AA01 BB12 GG06

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 コンピュータ・システムにおいて： 中央処理ユニット（ＣＰＵ）； 複数のデータ・ブロックに対応する複数のチェック・ワードを生成するように
    構成されているエラー訂正サブシステムを含み、前記ＣＰＵおよびメモリ・バス
    に結合されるメモリ・コントローラ；および、 前記メモリ・バスに結合された、前記複数のチェック・ワードならびに前記複
    数のデータ・ブロックをストアするための複数のメモリ・チップを含むメモリ・
    モジュールであって、所定のチェック・ワードを構成する各チェック・ビットは
    、該所定のチェック・ワードの、その他すべてのチェック・ビットに対して、前
    記複数のメモリ・チップの物理的に隣接していないメモリ・セルにストアされる
    メモリ・モジュール； を含むことを特徴とするコンピュータ・システム。
  2. 【請求項２】 前記複数のメモリ・チップの少なくとも１つは、前記所定の
    チェック・ワードの複数のチェック・ビットを受け取り、かつストアするように
    構成されていることを特徴とする請求項１記載のコンピュータ・システム。
  3. 【請求項３】 前記複数のメモリ・チップの第１のサブセットは、前記所定
    のチェック・ワードに対応する所定のデータ・ブロックを受け取り、かつストア
    するように構成されていることを特徴とする請求項２記載のコンピュータ・シス
    テム。
  4. 【請求項４】 前記複数のメモリ・チップの少なくとも１つを含む前記複数
    のメモリ・チップの第２のサブセットは、前記所定のチェック・ワードを受け取
    り、かつストアするように構成されており、前記第２のサブセットの第１のメモ
    リ・チップは、前記所定のチェック・ワードの第１のセットのチェック・ビット
    を受け取り、かつストアするように構成されていることを特徴とする請求項３記
    載のコンピュータ・システム。
  5. 【請求項５】 前記第１のメモリ・チップは、メモリ・セルのアレイを含み
    、前記所定のチェック・ワードの前記第１のセットのチェック・ビットの各ビッ
    トは、前記第１のセットのチェック・ビットのその他すべてのビットに対して、
    前記第１のメモリ・チップ内の物理的に隣接していないセルにストアされること
    を特徴とする請求項４記載のコンピュータ・システム。
  6. 【請求項６】 前記エラー訂正サブシステムは、前記メモリ・サブシステム
    から転送されるデータ内のエラーを検出するように構成されており、かつ前記エ
    ラー訂正サブシステムは、前記データ内のエラーの検出時に、前記エラーを訂正
    するように構成されていることを特徴とする請求項２記載のコンピュータ・シス
    テム。
  7. 【請求項７】 前記メモリ・セルは、ダイナミック・ランダム・アクセス・
    メモリ（ＤＲＡＭ）チップであることを特徴とする請求項２記載のコンピュータ
    ・システム。
  8. 【請求項８】 メモリ・モジュール内にチェック・ワードをストアする方法
    において： 複数のチェック・ビットを含む複数のチェック・ワードを複数のデータ・ブロ
    ックに対応させて生成するステップ；および、 前記複数のチェック・ワードおよび前記複数のデータ・ブロックを前記メモリ
    ・モジュール内にストアするステップであって、所定のチェック・ワードを構成
    する各チェック・ビットは、所定のチェック・ワードのその他すべてのチェック
    ・ビットに対して前記複数のメモリ・チップの物理的に隣接していないメモリ・
    セルにストアされる、ステップ； を含むことを特徴とする方法。
  9. 【請求項９】 前記チェック・ワードが前記メモリ・チップ内にストアされ
    、かつ所定のチェック・ワードの複数の前記チェック・ビットは、１つより多く
    の前記メモリ・チップ内にストアされることを特徴とする請求項８記載の方法。
  10. 【請求項１０】 前記メモリ・チップはダイナミック・ランダム・アクセス
    ・メモリ（ＤＲＡＭ）チップであることを特徴とする請求項８記載の方法。
  11. 【請求項１１】 メモリ・サブシステムにおいて： 複数のメモリ・チップを含む少なくとも１つのメモリ・モジュール；および、 複数のデータ・ブロックに対応する複数のチェック・ワードを生成するように
    構成されているエラー訂正サブシステムを含むメモリ・コントローラであって、
    所定のチェック・ワードを構成する各チェック・ビットは、所定のチェック・ワ
    ードのその他すべてのチェック・ビットに対して前記複数のメモリ・チップの物
    理的に隣接していないメモリ・セルにストアされる、メモリ・コントローラ； を含むことを特徴とするメモリ・サブシステム。
  12. 【請求項１２】 前記メモリ・チップはダイナミック・ランダム・アクセス
    ・メモリ（ＤＲＡＭ）チップであることを特徴とする請求項１１記載のメモリ・
    サブシステム。
  13. 【請求項１３】 前記ＤＲＡＭチップのそれぞれはセルを有するメモリ・ア
    レイを含み、前記セルのそれぞれは情報の１ビットをストアするように構成され
    ていることを特徴とする請求項１３記載のメモリ・サブシステム。
  14. 【請求項１４】 前記チェック・ビットのそれぞれは前記メモリ・アレイの
    セル内にストアされることを特徴とする請求項１３記載のメモリ・サブシステム
    。
  15. 【請求項１５】 前記メモリ・モジュールのそれぞれは、プリント回路ボー
    ド（ＰＣＢ）を含み、そのＰＣＢ上には複数のメモリ・チップがマウントされる
    ことを特徴とする請求項１１記載のメモリ・サブシステム。
  16. 【請求項１６】 複数のデータ・ブロックに対応する複数のチェック・ワー
    ドを生成するように構成されているエラー訂正サブシステムを有するシステム内
    において使用するメモリ・モジュールであって、 プリント回路ボードと、 前記複数のチェック・ワードおよび前記複数のデータ・ブロックをストアする
    前記プリント回路ボード上にマウントされる複数のメモリ・チップであって、所
    定のチェック・ワードを構成する各チェック・ビットは、所定のチェック・ワー
    ドのその他すべてのチェック・ビットに対して前記複数のメモリ・チップの物理
    的に隣接していないメモリ・セルにストアされる、複数のメモリ・チップ、 を含むことを特徴とするメモリ・モジュール。
  17. 【請求項１７】 前記メモリ・チップは、ダイナミック・ランダム・アクセ
    ス・メモリ（ＤＲＡＭ）チップであることを特徴とする請求項１６記載のメモリ
    ・モジュール。
  18. 【請求項１８】 前記プリント回路ボードは、複数の信号ラインを含むこと
    を特徴とする請求項１６記載のメモリ・モジュール。
  19. 【請求項１９】 前記信号ラインは、物理的に隣接している前記メモリ・セ
    ル内にストアされる前記チェック・ビットが、異なる前記チェック・ワードに割
    り当てられるように前記プリント回路ボード上でルーティングされることを特徴
    とする請求項１７記載のメモリ・モジュール。
  20. 【請求項２０】 第１の複数の前記メモリ・チップは、データ・ビットをス
    トアするように構成され、第２の複数の前記メモリ・チップは、チェック・ビッ
    トをストアするように構成されることを特徴とする請求項１６記載のメモリ・モ
    ジュール。
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