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HINTERGRUND DER ERFINDUNG
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1. Gebiet der Erfindung
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Die vorliegende Erfindung bezieht
sich auf Speicher innerhalb eines Computersystems und genauer gesagt
auf Fehlerkorrektursysteme zum Erfassen und Korrigieren von Fehlern,
die in Daten vorhanden sein können,
die in dem Systemspeicher gespeichert oder von diesem übermittelt
werden.
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2. Beschreibung des relevanten
Standes der Technik
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Für
Datenübermittlungen,
die in einem gegebenen Computersystem auftreten, besteht immer eine
endliche Wahrscheinlichkeit, daß die übermittelten
Daten fehlerhaft sind. Dies gilt, wenn die Source der gesendeten
Daten ein dynamischer Speicher mit wahlfreiem Zugriff (DRAM) ist.
Die Mehrzahl von Fehlern, die in einem DRAM-Chip auftreten, sind
sogenannte weiche Fehler bzw. "soft errors", die korrigierbar sind.
Es können
auch "harte Fehler" auftreten, und einige harte Fehler sind möglicherweise
korrigierbar, jedoch treten sie typischerweise weniger häufig auf
als weiche Fehler. Zwei Hauptquellen für weiche Fehler sind Alphateilchen
und kosmische Strahlung. Da ein DRAM ein gegebenes Bit über eine Ladung
speichert, kann ein Alphateilchen oder kosmische Strahlung diese
Ladung verändern
und damit den Inhalt einer gegebenen Speicherzelle.
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Da der Umfang von Hauptspeichern
im Computersystem kontinuierlich angestiegen ist, ist auch die Häufigkeit
von weichen Fehlern entsprechend angestiegen. Wenn weiche Fehler
unkorrigiert bleiben, haben sie nachteilige Effekte auf die Leistungsfähigkeit
des Systems, beschädigen
Daten und können sogar
Systemabstürze
verursachen. Ein Maß für die Möglichkeit
eines solchen Ausfalls wird als "mittlere Zeit zwischen Ausfällen" (MTBF – Mean Time
Between Failures) bezeichnet. Nicht korrigierte weiche Fehler können die
MTBF eines gegebenen Computersystems reduzieren.
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Um dem Auftreten von Fehlern entgegenzuwirken,
verwenden viele Computer einen Fehlerkorrekturschaltkreis. Eine
derartige Schaltung wird verwendet, um Fehlerkorrekturcodes (ECCs)
zu implementieren, die verwendet werden, um Fehler in einem Computersystem
zu erfassen und zu korrigieren. Es gibt viele verschiedene Arten
von ECCs. Einige der in breiterem Umfang verwendeten werden als Hamming-Codes
bezeichnet, auch wenn viele andere entwickelt worden sind. In einigen
Fehlerkorrektursystemen wird ein Bitmuster, wie z. B. eines, welches ein
ASCII-Zeichen repräsentiert,
die üblicherweise als
"Prüfbits"
oder "Checkbits" bezeichnet werden. Gruppen von Prüfbits werden
als Prüfworte
bezeichnet und jeder Datenblock, der in einem DRAM gespeichert wird,
kann durch zumindest ein Prüfwort geschützt sein.
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Die Parität ist ein anderes Element vieler Fehlerkorrekturcodes.
Eine gerade Parität
wird definiert als Hinzufügung
eines Prüfbits
in der Weise, daß die
Gesamtzahl logischer Einsen in einem gegebenen Bitmuster geradzahlig
ist, während
eine ungerade Parität
das Hinzufügen
eines Prüfbits in
der Weise erfordert, daß die
Gesamtzahl logischer Einsen ungerade ist. In Systemen mit gerader
Priorität zeigt
der Empfang eines Wortes, welches Prüfbits enthält und welches eine ungerade
Anzahl logischer Einsen enthält,
automatisch das Vorhandensein eines Fehlers in den Daten an.
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Viele Fehlerkorrekturschemata können typischerweise
nur einen Fehler innerhalb eines Datenwortes korrigieren. Einige
Fehlerkorrekturschemata ermöglichen
die Erfassung von zwei Fehlern, jedoch sind diese Schemata üblicherweise
nicht in der Lage, beide dieser Fehler eindeutig zu korrigieren.
Wie zuvor bereits erwähnt,
werden viele weiche Fehler in einem DRAM durch kosmische Strahlungen
oder Alphateilchen erzeugt. Alphateilchen sind lokalisierte Phänomene und
können
in vielen Fällen
den Inhalt mehrerer Bits in dem Gesamtbereich, in welchem sie auftreten,
verändern.
In ähnlicher
Weise können auch
kosmische Strahlen, auch wenn sie keine lokalisierten Phänomene darstellen,
nichtsdestotrotz einen Halbleiterspeicher mit Protonen und Neutronen bombardieren
und zufälligennreise
die gespeicherten Bits ändern.
Da eine Anzahl von Fehlerkorrekturschemata in einem DRAM einem gegebenen
Prüfwort
physikalisch benachbarte Prüfbits
zuweisen, gibt es eine gesteigerte Möglichkeit bzw. Wahrscheinlichkeit
nicht korrigierbarer Fehler bei mehreren Bits, die innerhalb eines
gegebenen Prüfwortes auftreten.
Weiterhin können
Datenbits, die durch ein gegebenes Prüfwort geschützt sind, in derselben Weise
verändert
werden.
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Die Beziehung zwischen der DRAM-Zellarchitektur
und der DRAM-Eingabe/Ausgangs-(I/O-) Architektur kann einen Einfluß auf die
Art und Weise haben, in welcher gegebene Prüfbits den Prüfworten zugeordnet
werden. In einigen DRAM-Chips führt das
Layout der Zellen beispielsweise dazu, daß Zellen, welche mit der Datenleitung D15 verbunden
sind, physikalisch bzw. räumlich
zu Zellen benachbart sind, die mit der Datenleitung D0 verbunden
sind, obwohl diese beiden Bits logisch nicht benachbart sind. In
anderen DRAM-Chips kann D0 neben D1 liegen und D1 neben D2 usw.
Prüfbits
auf diesen Datenleitungen werden oftmals demselben Prüfwort zugeordnet. 1 veranschaulicht eine Reihe
eines beispielhaften Speicherarrays in einem DRAM, wobei Prüfbits, die
an benachbarten Stellen gespeichert werden, denselben Prüfworten
zugeordnet werden.
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Wenn gewisse Phänomene auftreten, wie z. B.
Alphateilchenstrahlung, können
mehrere benachbarte Bits, die in einem Speicherarray gespeichert werden,
verändert
werden, was zu mehrfachen Bitfehlern führt. Mehrfache Bitfehler sind
im allgemeinen schwieriger zu erfassen und zu korrigieren als Einzelbitfehler.
Ein Verfahren zum Reduzieren der Möglichkeit, daß weiche
Mehrfachbitfehler den Systembetrieb beeinträchtigen, wäre wünschenswert. Es wäre weiterhin
wünschenswert,
wenn man weiche Mehrfachbitfehler als weiche Einzelbitfehler erscheinen
lassen könnte,
um dadurch die Fehler leichter korrigierbar zu machen.
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Die
US
5,465,262 offenbart ein einzelnes Inline-Speichermodul
(SIMM), welches in einem Computersystem einen Fehlerkorrekturcode
(ECC) bereitstellt, wobei das System keine ECC-Fähigkeiten hat.
Die Systemparität,
die entweder ungerade oder gerade sein kann, wird durch eine Logik
abgefragt, welche durch den SIMM bereitgestellt wird. Die Parität eines
geschriebenen Datenbytes wird überprüft, und
es wird, in Reaktion auf die erfaßte Parität des Systems, die Parität des gelesenen
Datenbytes überprüft, indem
für den
ECC verwendete Prüfbits
manipuliert werden.
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Die
US
5,450,424 offenbart ein Halbleiterspeicherzellenarray,
welches in eine Mehrzahl von Teilregionen aufgeteilt ist. Teilregionen,
die Speicherzellen entlang von Reihen und Spalten des Arrays enthalten,
werden ausgewählt
und gleichzeitig gelesen, wobei die gleichzeitig gelesenen Daten
Informationsbits und zumindest ein Fehlerprüfbit umfassen. Demnach wird
die Wahrscheinlichkeit, daß zwei
oder mehr fehlerhafte Bits in, den gleichzeitig gelesenen Daten
enthalten sind, vermindert. Es ist möglich, eine Fehlerüberprüfung und
-korrektur entsprechend einem ECC-Schema auszuführen, was die Reparierbarkeit
fehlerhafter Bits verbessert.
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ZUSAMMENFASSUNG
DER ERFINDUNG
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Die oben skizzierten Probleme können zum großen Teil
durch ein System und ein Verfahren zur Fehlerkorrektur zur Verbesserung
des Schutzes gegen Mehrfachfehler in Computerspeichersystemen gemäß der beanspruchten
Erfindung gelöst
werden, wie sie durch die anhängenden
unabhängigen
Ansprüche
definiert sind. In einer Ausführungsform
werden Prüfbits,
die ein Prüfwort
bilden, in physikalisch nicht benachbarten Speicherzellen bezüglich jedes anderen
Prüfbits
des gegebenen Prüfwortes
gespeichert. Da es eine Wahrscheinlichkeit gibt, daß weiche und/oder
harte Fehler verursachen, daß physikalisch benachbarte
Zellen fehlerhafte Daten liefern, führt das Zuordnen von Prüfbits in
Prüfworten
auf diese Weise dazu, daß für ein Fehlerkorrekturteilsystem Vielfachbitfehler
als Einzelbitfehler erscheinen. In ähnlicher Weise wird die Wahrscheinlichkeit
dafür, daß Mehrfachbitfehler
in demselben Prüfwort
auftreten, reduziert.
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In einer Ausführungsform weist ein Speichermodul
eine gedruckte Schaltkreisplatine auf, auf welcher eine Mehrzahl
von DRAM-Chips montiert sind. Einige dieser DRAM-Chips sind so ausgestaltet,
daß sie
Datenworte speichern, während
andere Prüfworte
speichern, die gegebenen Datenworten zugeordnet sind. Jedes Datenwort
wird durch eine Anzahl von Prüfbits
geschützt,
die ein Prüfwort
bilden. Diese Prüfbits
werden entsprechend einem vorbestimmten Fehlerkorrekturschema, wie
z. B. einem Hamming-Code, erzeugt. Eine Gruppe von Prüfbits wird als
ein Prüfwort
bezeichnet. Die Prüfbits
werden in DRAM-Chips in der Weise gespeichert, daß jedes Prüfbit eines
gegebenen Prüfwortes
bezüglich
jeden anderen Prüfbits
in dem gegebenen Prüfwort
in einer physikalisch nicht benachbarten Speicherzelle gespeichert
wird. Typischerweise wird jedes Prüfbit aus einem gegebenen DRAM-Chip
einem anderen Prüfwort
zugeordnet.
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Während
eines Speicherzugriffs wird auf ein Datenwort zugegriffen und Prüfworte,
die zu dem Datenwort gehören,
auf welches zugegriffen wird, werden durch ein Fehlerkorrektur-Teilsystem
bzw. -Untersystem empfangen. Das Fehlerkorrekturteilsystem verwendet
dann die Prüfworte,
um auf Vorhandensein eines Fehlers zu prüfen, und zwar entsprechend
dem vorbestimmten Fehlerkorrekturschema. Da jedes der Prüfbits aus
einem gegebenen DRAM-Chip einem anderen Prüfwort zugeordnet ist, erscheinen
Mehrfachbitfehler für
einen gegebenen DRAM-Chip als eine Mehrzahl von Einzelbitfehlern, die
allgemein leichter zu entdecken und zu korrigieren sind. Weiterhin
kann, da Prüfbits
von einem gegebenen DRAM verschiedenen Prüfworten zugeordnet sind, die
Wahrscheinlichkeit des Auftretens von mehreren Fehlern in demselben
Prüfwort
reduziert werden.
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Demnach kann in verschiedenen Ausführungsformen
das System und das Verfahren zum Verbessern des Schutzes gegen Mehrtachbitfehler
in Computerspeichersystemen die Möglichkeit in vorteilhafter
Weise reduzieren, daß in
demselben Prüfwort
Mehrfachbitfehler auftreten. Da weiterhin Prüfbits, die an physikalisch
benachbarten Stellen innerhalb eines DRAMs gespeichert werden, unterschiedlichen
Prüfworten
zugeordnet werden, erscheinen Mehrfachbitfehler, die durch Fehler
in Prüfbits
verursacht werden, welche an physikalisch benachbarten Stellen gespeichert
sind, als Einzelbitfehler in dem Fehlerkorrekturteilsystem. Da Einzelbitfehler
allgemein einfacher zu erfassen und zu korrigieren sind, kann die
Systemzuverlässigkeit
und Datenintegrität in
vorteilhafter Weise gesteigert werden.
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KURZE BESCHREIBUNG
DER FIGUREN
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Ein genaueres Verständnis der
vorliegenden Erfindung kann man erhalten durch Lesen der folgenden
genauen Beschreibung einer bevorzugten Ausführungsform in Verbindung mit
den folgenden Figuren, von denen:
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1 (Stand
der Technik) eine Zeichnung ist, die eine Reihe eines Speicherarrays
in einem dynamischen Speicherchip mit wahlweisem Zugriff (DRAM-Chip)
ist, in welchem physikalisch benachbarte Prüfbits demselben Prüfwort zugeordnet
sind,
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2 ein
Blockdiagramm einer Ausführungsform
eines Computersystems einschließlich
eines Fehlerkorrekturteilsystems ist,
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3 eine
Zeichnung eines Speichermoduls ist, wie er in dem Computersystem
nach 2 verwendet wird,
wobei das Speichermodul für
die Speicherung von Prüfbits
und Datenbits ausgestaltet ist,
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4 ein
Blockdiagramm ist, welches die Beziehung von Prüfbits zu Prüfworten für DRAM-Chips mit einem Datenpfad von 16 Bits
veranschaulicht,
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5 ein
Blockdiagramm ist, wobei vier Prüfbits
von einer gegebenen Speichereinrichtung fehlerhaft sind, und welches
veranschaulicht, wie ein Mehrfachbitfehler einem Fehlerkorrektursystem
als eine Gruppe von Einzelbitfehlern präsentiert wird,
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6 eine
Zeichnung einer Reihe eines Speicherarrays innerhalb eines DRAM
ist, welche die Art und Weise veranschaulicht, auf welche physikalisch
benachbarte Prüfbits
unterschiedlichen Prüfworten
entsprechen,
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7 eine
Zeichnung eines Bereiches eines Speicherarrays ist, in welchem die
Korrelation von Prüfworten
zu Prüfbits,
die sowohl horizontal als auch vertikal in physikalisch benachbarten
Zellen gespeichert sind, veranschaulicht wird.
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Während
die Erfindung verschiedene Modifikationen und alternative Formen
zuläßt, sind
spezielle Ausführungsformen
derselben anhand eines Beispiels in den Figuren gezeigt und werden
hier im einzelnen beschrieben.
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GENAUE BESCHREIBUNG
DER ERFINDUNG
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Gemäß 2 ist ein Blockdiagramm eines Computersystems 100 mit
einem Fehlerkorrekturteilsystem 105 dargestellt. Zusätzlich zu
dem Fehlerkorrekturteilsystem 105 weist das Computersystem
eine CPU 101, eine Speichersteuerung 102, einen CPU-Bus 103,
einen Speicherbus 104 und eine Mehrzahl von Speichermodulen 1000 auf.
Das Fehlerkorrekturteilsystem 105 ist in der Speichersteuerung 102 enthalten
und ist so ausgestaltet, daß es Fehler
während
Datenübertragungen
auf dem Speicherbus erfaßt
und korrigiert, einschließlich
solcher Übertragungen
von Daten zu und von den Speichermodulen 1000. Die Verwendung
von Prüfbits und
Prüfworten
durch das Fehlerteilsystem wird nachstehend noch genauer erläutert. Das
Fehlerkorrekturteilsystem 105 kann eines von vielen verschiedenen
Fehlerkorrekturschemata verwenden, wie z. B. eines, das Hamming-Codes benutzt.
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3 ist
eine Zeichnung eines Speichermoduls, welches in dem Computersystem
nach 2 verwendet wird. Das Speichermodul 1000 umfaßt eine
gedruckte Schaltkreisplatine, auf welcher dynamische Speicherchips
mit wahlweisem Zugriff (DRAMs) 1001-1 bis 1001-36 montiert
sind. Jeder dieser DRAM-Chips hat eine Datenbreite von 16 Bits. In
dieser speziellen Ausführungsform
werden vier dieser DRAM-Chips 1001-1 bis 1001-4 ausschließlich für das Speichern
von Prüfbits
verwendet. Der übrige
Teil des DRAM-Chips 1001-5 bis 1001-36 wird verwendet,
um Datenbits zu speichern. Das Speichermodul 1000 umfaßt auch
einen Randanschluß 1005 mit
einer Mehrzahl elektrischer Anschlußflächen 1015. Eine Mehrzahl
von Signalleitungen 1020 verbindet die elektrischen Anschlußflächen bzw. -kontakte 1015 mit
den DRAM-Chips 1001. Datensignale werden entlang von Signalleitungen 1020 zwischen
den DRAM-Chips 1001 und elektrischen Kontaktanschlüssen 1015 übertragen.
Der Datenanschlußstift D0 jedes
DRAM-Chips 1001 ist mit einer Verbindung zu den elektrischen
Anschlußflächen 1015 über Signalleitungen 1020 dargestellt,
wobei die jeweilige Position des Bits in dem Datenwort (d. h. DQ0, DQ16 etc.)
dargestellt ist. Das höchstwertige Bit
der Daten DQ511 ist mit dem Anschlußstift D15 eines DRAM-Chips 1001-5 verbunden.
In dieser Ausführungsform
werden 16 Prüfbits
verwendet, um jeden Datenblock von 128 Bits zu schützen, wobei
jedes Prüfwort
nur einem Datenblock zugeordnet ist.
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Wie zuvor festgestellt, werden die DRAM-Chips 1001-1 bis 1001-4 in
dieser Ausführungsform
ausschließlich
für das
Speichern von Prüfbits
verwendet. Jeder dieser DRAM-Chips speichert vier Prüfbits jedes
Prüfwortes.
Jedes Prüfwort
hat 16 Bits und schützt
einen Datenblock von 128 Bits. Auf diese Prüfbits wird durch eine Mehrzahl
von Stiften bzw. Anschlußstiften
zugegriffen, die mit CBWX[y:z] bezeichnet sind. Beispielsweise
repräsentiert CBW1[3:0],
welches in der Zeichnung dargestellt ist, vier Anschlußstifte
eines DRAM-Chips, durch welche auf die Prüfbits 0 bis 3 des
Prüfwortes #1 zugegriffen wird.
In ähnlicher
Weise repräsentiert CBW2[7:4] diejenigen
Stifte, durch welche auf die Prüfbits 4 bis 7 des
Prüfwortes #2 zugegriffen
wird. Jeder dieser Stifte ist mit einer entsprechenden Signalleitung
verbunden. Beispiele für
Signalleitungen sind in der Zeichnung als CBW1 bis CBW4 dargestellt.
Allgemein werden diese Signalleitungen auf der gedruckten Schaltkreisplatine
in einer solchen Art und Weise geführt, daß physikalisch benachbarte
Speicherzellen innerhalb jedes DRAM-Chips Prüfbits speichern, die unterschiedlichen
Prüfworten
entsprechen.
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Gemäß 4 ist eine Zeichnung wiedergegeben, welche
die Beziehung von Prüfbits,
die in einem gegebenen DRAM-Chip gespeichert sind, zu individuellen
Prüfworten
veranschaulicht. Ein DRAM-Chip 1001-1 speichert vier Prüfbits für jedes von
vier verschiedenen Prüfworten 2000,
die durch das Fehlerkorrekturteilsystem 105 nach 2 verwendet werden. Jedes
der vier Prüfbits,
welches einem gegebenen Prüfwort
entspricht, wird in dem DRAM-Chip 1001-1 in einer bezüglich der
drei anderen Prüfbits,
welche dem gegebenen Prüfwort
entsprechen, räumlich
nicht benachbarte Speicherzelle gespeichert. In ähnlicher Weise speichern die DRAM-Chips 1001-2 bis 1001-4 jeweils
vier Prüfbits für jedes
Prüfwort 2000 und
jedes Prüfbit
wird bezüglich
jeden anderen Prüfbits
des gegebenen Prüfwortes
in einer räumlich
nicht benachbarten Speicherzelle gespeichert. Während Speicherzugriffsvorgängen greift
das Fehlerkorrekturteilsystem 105 nach 2 auf jedes der vier Prüfworte 2000 parallel
zu.
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5 ist
eine Zeichnung, welche die Art und Weise veranschaulicht, in welcher
Mehrbitfehler eines einzelnen DRAM-Chips für ein Fehlerkorrektursystem
als Einzelbitfehler erscheinen. In der Zeichnung speichern die DRAM-Chips 1001-1 bis 1001-4 jeweils
vier Prüfbits
jedes Prüfwortes 2000.
In diesem Fall liegt ein Multibitfehler in DRAM 1001-1 vor,
da vier Prüfbits
fehlerhaft sind. Jedes fehlerhafte Prüfbit entspricht einem anderen
Prüfwort 2000.
In irgendwelchen anderen Prüfbits
der anderen DRAM-Chips 1001-2 bis 1001-4 sind
keine weiteren Fehler vorhanden. Da jedes Prüfwort 2000 nur ein
fehlerhaftes Bit enthält,
erfaßt
das Fehlerkorrekturteilsystem die vier Einzelbitfehler und korrigiert
sie, obwohl in dem DRAM-Chip 1001-1 ein Mehrbitfehler vorliegt.
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Gemäß 6 ist eine Zeichnung einer Reihe eines
DRAM-Speicherarrays dargestellt, in welche die Art und Weise, in
welcher physikalisch benachbarte Prüfbits unterschiedlichen Prüfworten
zugeordnet werden, veranschaulicht ist. In dieser Ausführungsform
ist die Speicherarrayreihe 1050R so ausgestaltet, daß sie 16
Prüfbits
speichert. Jedes Prüfbit ist
einem Prüfwort 2000 zugeordnet.
Das Prüfbit 0 in Reihe 1050R wird
dem Prüfwort #1 zugeordnet,
während
das nächste
räumlich
benachbarte Bit, das Prüfbit 1,
dem Prüfwort #2 zugeordnet
wird. In ähnlicher Weise
wird das Prüfbit 3 dem
Prüfwort #3 und
das Prüfbit 4 dem
Prüfwort #4 zugeordnet.
Dieses Muster wiederholt sich, beginnend bei Prüfbit 5, welches dem
Prüfwort #1 zugeordnet
wird. Das letzte Prüfbit in
der Reihe 1050R wird dem Prüfwort #4 zugeordnet.
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7 ist
eine Zeichnung eines Speicherarrays innerhalb eines DRAM und veranschaulicht noch
weiter die Art und Weise, in welcher physikalisch benachbarte Prüfbits unterschiedlichen
Prüfworten
zugeordnet werden. In dieser Ausführungsform umfaßt das Speicherarray 1050 eine
Mehrzahl von Reihen 1050R und Spalten 1050C. An
den Schnittlinien der Reihen 1050R und der Spalten 1050C befinden
sich Speicherzellen 1051. Jede Zelle in dieser Ausführungsform
kann ein Prüfbit
speichern und jedes Prüfbit
wird einem Prüfwort 2000 zugeordnet.
Die Prüfbits
werden derart gespeichert, daß keine
zwei Prüfbits
in Zellen 1051, welche physikalisch bzw. räumlich benachbart
sind, sei es vertikal, horizontal oder diagonal, gespeichert sind,
demselben Prüfwort 2000 zugeordnet
werden. Beispielsweise ist das Prüfbit, welches in Reihe 5,
Spalte 3 des Speicherarrays 1050 gespeichert ist,
dem Prüfwort #1 zugeordnet,
während
das Bit direkt darunter in Reihe 4, Spalte 3,
dem Prüfwort #2 zugeordnet
ist. Ein Prüfbit, welches
in einer horizontal benachbarten Zelle, Reihe 5, Spalte 4 gespeichert
ist, ist dem Prüfwort #3 zugeordnet,
während
ein Prüfbit,
das in einer diagonal benachbarten Zelle, Reihe 4, Spalte 4 gespeichert ist,
dem Prüfwort #4 zugeordnet
wird. Dieses Verfahren des Zuordnens von Prüfbits zu Prüfworten wird für alle Prüfbits wiederholt,
die in einem gegebenen Speicherarray gespeichert sind.
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Während
die vorliegende Erfindung unter Bezug auf besondere Ausführungsformen
beschrieben worden ist, versteht es sich, daß die Ausführungsformen nur veranschaulichend
sind und daß der
Schutzumfang der Erfindung nicht darauf beschränkt ist. Irgendwelche Variationen,
Modifikationen, Hinzufügungen
und Verbesserungen der beschriebenen Ausführungsformen sind möglich.