JPS593793A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS593793A JPS593793A JP57113105A JP11310582A JPS593793A JP S593793 A JPS593793 A JP S593793A JP 57113105 A JP57113105 A JP 57113105A JP 11310582 A JP11310582 A JP 11310582A JP S593793 A JPS593793 A JP S593793A
- Authority
- JP
- Japan
- Prior art keywords
- fuse
- diode
- short
- diodes
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/06—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards using diode elements
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は半導体記憶装置にかかり、特に接合トランジス
タとヒユーズを用いたバイポーラ型ＰＲＯＭ（Ｐｒｏｇ
ｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ
）に関する。
タとヒユーズを用いたバイポーラ型ＰＲＯＭ（Ｐｒｏｇ
ｒａｍｍａｂｌｅ ｒｅａｄ ｏｎｌｙ ｍｅｍｏｒｙ
）に関する。
（２）技術の背景
ＦＲＯＭは書込み動作によって記憶情報を設定できる
ＲＯＭであり、このＦＲＯＭの１種としては情報の書込
み後、消去、再書込みができないヒユーズ溶断型Ｐｌ？
ＯＭやダイオード接合短絡型ＦＲＯＭ等が知られている
。
ＲＯＭであり、このＦＲＯＭの１種としては情報の書込
み後、消去、再書込みができないヒユーズ溶断型Ｐｌ？
ＯＭやダイオード接合短絡型ＦＲＯＭ等が知られている
。
（３）従来技術と問題点
第１図はダイオード接合短絡型ＰＲＯＭを示すものでマ
トリ・７クス状に構成されたワード線１とビット線２間
に一対の記憶セルをダイオ−１”３．４で構成し、書込
み時に任意のダイオード対に過大電流を印加し、逆バイ
アスされたダイオード４を短絡して書込み状態“１゛と
なし、過大電流を印加しないダイオード対を書込み状態
“０”とするものである。
トリ・７クス状に構成されたワード線１とビット線２間
に一対の記憶セルをダイオ−１”３．４で構成し、書込
み時に任意のダイオード対に過大電流を印加し、逆バイ
アスされたダイオード４を短絡して書込み状態“１゛と
なし、過大電流を印加しないダイオード対を書込み状態
“０”とするものである。
このようなダイオード接合短絡型ＦＲＯＭに対し第２図
及び第３図に示す如きヒユーズ溶断型ＦＲＯＭも公知で
ある。
及び第３図に示す如きヒユーズ溶断型ＦＲＯＭも公知で
ある。
第２図はダイオード３とヒユーズ４の直列回路をワード
線１とピント線２間に接続し、該ヒユーズとしてはニク
ロム、チタンタングステン、ポリシリコン、白金シリサ
イド等の薄膜が用いられる。
線１とピント線２間に接続し、該ヒユーズとしてはニク
ロム、チタンタングステン、ポリシリコン、白金シリサ
イド等の薄膜が用いられる。
第３図は第２図のダイオードの代りにトランジスタ６を
用い該トランジスタ６のエミッタにヒユーズ５を接続し
、該トランジスタのベースをワード線１にヒユーズ５の
他端をピント線２に接続し、書込む時には任意のヒユー
ズに過大電流を流して溶断し書込み状態“１”となし、
溶断しないものを“Ｏ”状態とするものである。
用い該トランジスタ６のエミッタにヒユーズ５を接続し
、該トランジスタのベースをワード線１にヒユーズ５の
他端をピント線２に接続し、書込む時には任意のヒユー
ズに過大電流を流して溶断し書込み状態“１”となし、
溶断しないものを“Ｏ”状態とするものである。
上記した構成のＦＲＯＭによると一度書込匁を行うとそ
の後に書込み内容を変更したいときには変更不能であり
、再書込みができない欠点を有していた。
の後に書込み内容を変更したいときには変更不能であり
、再書込みができない欠点を有していた。
（４）発明の目的
本発明は上記従来の欠点に鑑み、再書込み可能なバイポ
ーラＰＲＯＭを提供することを目的とするも（５）発明
の構成 この目的は本発明によれば、ビット線とワード線を絶縁
してマトリックス配置し該ビット線とワード線間に互い
に逆極性に接続されたダイオ−トノ対トヒューズを直列
に接続した複数のセルを配設してなることを特徴とする
半導体記憶装置を提供することによって達成される。
ーラＰＲＯＭを提供することを目的とするも（５）発明
の構成 この目的は本発明によれば、ビット線とワード線を絶縁
してマトリックス配置し該ビット線とワード線間に互い
に逆極性に接続されたダイオ−トノ対トヒューズを直列
に接続した複数のセルを配設してなることを特徴とする
半導体記憶装置を提供することによって達成される。
（６）発明の実施例
以下、本発明の実施例を第４図乃至第８図について説明
する。
する。
第４図は本発明の一実施例を示すものであり、入力端子
７よりアドレスハソファ８に与えられた信号はデコーダ
９を通してワード線１．１・・・に与えられ、該ワード
線１，１・・・とマトリックス状に絶縁されて配置され
たビット線２，２・・・との交点間にヒユーズ溶断型Ｆ
ＲＯＭを構成するヒユーズ５とダイオード°接合短絡型
ＦＲＯＭを構成するダイオード３．４の直列回路を接続
し、該ビット線２，２・・・を介してマルチプレクサ１
ｏ、出力回路１１を通じて出力端子１３に記憶信号を取
り出す。１２はチップイネーブル回路を示す。
７よりアドレスハソファ８に与えられた信号はデコーダ
９を通してワード線１．１・・・に与えられ、該ワード
線１，１・・・とマトリックス状に絶縁されて配置され
たビット線２，２・・・との交点間にヒユーズ溶断型Ｆ
ＲＯＭを構成するヒユーズ５とダイオード°接合短絡型
ＦＲＯＭを構成するダイオード３．４の直列回路を接続
し、該ビット線２，２・・・を介してマルチプレクサ１
ｏ、出力回路１１を通じて出力端子１３に記憶信号を取
り出す。１２はチップイネーブル回路を示す。
上述の如く構成した半導体記憶装置の動作を第５図（ａ
）、 （ｂｌ、 （Ｃ）及び第６図について説明する。
）、 （ｂｌ、 （Ｃ）及び第６図について説明する。
第５図ｆａ）では例えばヒユーズとダイオードの直列回
路セルの内の一つのダイオードだけを接合短絡して“１
”状態とした場合を示すものであり、これによって第１
回目の書込みが定まる。このためにダイオードの短絡に
適した書込みパルスを流し込む。実際の電流値は１００
ｍＡ前後で書込みパルス幅ＴＰ＋は工〜１０μ秒である
。かくすれば、ダイオードの一方４が短絡されて第５図
ｔａ＋の如く第１回目の書込みが完了する。このときの
書込みパルス時間と温度の関係とパルス幅との関係を第
６図の曲線１４とパルス１５に示す。
路セルの内の一つのダイオードだけを接合短絡して“１
”状態とした場合を示すものであり、これによって第１
回目の書込みが定まる。このためにダイオードの短絡に
適した書込みパルスを流し込む。実際の電流値は１００
ｍＡ前後で書込みパルス幅ＴＰ＋は工〜１０μ秒である
。かくすれば、ダイオードの一方４が短絡されて第５図
ｔａ＋の如く第１回目の書込みが完了する。このときの
書込みパルス時間と温度の関係とパルス幅との関係を第
６図の曲線１４とパルス１５に示す。
第６図において、Ａは接合短絡温すなわちＡ文−３ｉ共
晶温度である５５０℃の点を示し、Ｂはヒユーズ溶断温
度を示し、Ｎｉ−Ｃｒでは１６００°Ｃ９Ｔｉ−Ｗでは
３３００℃、ポリシリコンでは１４００℃である。第６
図から明らかなように第１回目の書込み電流パルスはヒ
ユーズ溶断にはほとんど影響を与えないようなパルス幅
ＴＰ＋である。次に第２回目のパルス書込みを行うため
には第５図（ｂ）に示すようにダイオード３．４の内の
一方のダイオード４のすべてを短絡させる。このときの
短絡電流は第１回目の書込み電流と同じでよく、勿論ヒ
ユーズ溶断型のセルを熔−断させるほどに大きなパルス
幅を有していない。
晶温度である５５０℃の点を示し、Ｂはヒユーズ溶断温
度を示し、Ｎｉ−Ｃｒでは１６００°Ｃ９Ｔｉ−Ｗでは
３３００℃、ポリシリコンでは１４００℃である。第６
図から明らかなように第１回目の書込み電流パルスはヒ
ユーズ溶断にはほとんど影響を与えないようなパルス幅
ＴＰ＋である。次に第２回目のパルス書込みを行うため
には第５図（ｂ）に示すようにダイオード３．４の内の
一方のダイオード４のすべてを短絡させる。このときの
短絡電流は第１回目の書込み電流と同じでよく、勿論ヒ
ユーズ溶断型のセルを熔−断させるほどに大きなパルス
幅を有していない。
次に第２回目の書込みを行うセルに第６図の符号１６で
示ずパルス幅ＴＰ２を有するパルスを与える。このとき
ニクロム等のヒユーズを溶断させるための電流値は１０
０ｍＡ前後でパルス幅ＴＰ２は１〜１０ｍ秒でありパル
ス幅は半導体記憶装置に使用するヒユーズの種類及び構
造によって変化する。
示ずパルス幅ＴＰ２を有するパルスを与える。このとき
ニクロム等のヒユーズを溶断させるための電流値は１０
０ｍＡ前後でパルス幅ＴＰ２は１〜１０ｍ秒でありパル
ス幅は半導体記憶装置に使用するヒユーズの種類及び構
造によって変化する。
一般にヒユーズ材料としてはニクロム、チタン。
タングステン、等が用いられる。
かくすれば第５図（Ｃ１に示す如くヒユーズ５が溶断さ
れて第１回目のＦＲＯＭとは記憶状態の異なるＰＲＯＭ
が得られる。
れて第１回目のＦＲＯＭとは記憶状態の異なるＰＲＯＭ
が得られる。
すなわち、本発明の構造によれば再書込み可能な半導体
記憶装置が得られる。
記憶装置が得られる。
第７図は本発明の他の実施例を示すもので、ワード線１
側にダイオード接合短絡型ＰＲＯＭを接続し、ビット線
２側にヒユーズ５を接続したものである。
側にダイオード接合短絡型ＰＲＯＭを接続し、ビット線
２側にヒユーズ５を接続したものである。
勿論、上記第４図及び第７図に示したダイオードを第３
図に示すようなバイポーラ型トランジスタとしても良い
ことは明らかである。
図に示すようなバイポーラ型トランジスタとしても良い
ことは明らかである。
第８図ｆａｔ、 （ｂ）は第４図及び第７図に示した半
導体記憶装置の具体的実施例を示す平面図であり、シリ
コン等の基板上にエミッタＥ、コレククＣ。
導体記憶装置の具体的実施例を示す平面図であり、シリ
コン等の基板上にエミッタＥ、コレククＣ。
ベースＢが形成され、これら各電極によって互いに逆極
性接続されたダイオード３．４が形成され、ビット線２
がアルミ線を介しヒユーズ、またはエミッタ上に配され
、さらに第２層のアルミ線が絶縁層を介してワード線１
が上記ビット線とマトリックス状に配設される。ワード
線１は半導体装置のコレクタＣまたはヒユーズにスルー
ホール等を通して接続されている。
性接続されたダイオード３．４が形成され、ビット線２
がアルミ線を介しヒユーズ、またはエミッタ上に配され
、さらに第２層のアルミ線が絶縁層を介してワード線１
が上記ビット線とマトリックス状に配設される。ワード
線１は半導体装置のコレクタＣまたはヒユーズにスルー
ホール等を通して接続されている。
第８図＋ａｌは第４図に対応し、第８図（ｂｌは第７図
に対応している。
に対応している。
本発明は叙上の如く構成し、かつ動作させたのでＦＲＯ
Ｍにもかかわらず１回の消去、２回の書込みが可能であ
り、しかも半導体記憶装置の構造はすこぶる簡単である
特徴を有する。
Ｍにもかかわらず１回の消去、２回の書込みが可能であ
り、しかも半導体記憶装置の構造はすこぶる簡単である
特徴を有する。
第１図は従来のダイオード接合短絡型ＦＲＯＭの回路図
、第２図は従来のヒユーズ溶断型ＦＲＯＭの回路図、第
３図は従来のバイポーラトランジスタを用いたヒユーズ
溶断型ＦＲＯＭの回路図、第４図は本発明の半導体記憶
装置の回路図、第５図Ｆａｎ、 （ｂ）、 （Ｃ）は本
発明の半導体記憶装置に２回の書込みを行う過程を示す
回路図、第６図は書込みパルス並びに書込み時間と温度
の関係を示す波形図と特性図、第７図は本発明の他の実
施例を示す半導体記憶装置の回路図、第８図（ａｌ、
（ｂｌは第４図と及び第７図に示す半導体記憶装置の平
面図である。 ■・・・ワード線、 ２・・・ビット線、 ３゜４・・
・ダイオード、 ５・・・ヒユーズ、 ６・・・アイ
ソレーション、 ７・・・スルーホー第７凶
箪２区 第５因 第７図 第８図 （。、（ｂ）
、第２図は従来のヒユーズ溶断型ＦＲＯＭの回路図、第
３図は従来のバイポーラトランジスタを用いたヒユーズ
溶断型ＦＲＯＭの回路図、第４図は本発明の半導体記憶
装置の回路図、第５図Ｆａｎ、 （ｂ）、 （Ｃ）は本
発明の半導体記憶装置に２回の書込みを行う過程を示す
回路図、第６図は書込みパルス並びに書込み時間と温度
の関係を示す波形図と特性図、第７図は本発明の他の実
施例を示す半導体記憶装置の回路図、第８図（ａｌ、
（ｂｌは第４図と及び第７図に示す半導体記憶装置の平
面図である。 ■・・・ワード線、 ２・・・ビット線、 ３゜４・・
・ダイオード、 ５・・・ヒユーズ、 ６・・・アイ
ソレーション、 ７・・・スルーホー第７凶
箪２区 第５因 第７図 第８図 （。、（ｂ）
Claims (4)
- （１）ビット線とワード線を絶縁してマトリックス配置
し、該ビット線とワード線間に互いに逆極性に接続され
たダイオードの対とヒユーズとを直列に接続した複数の
セルを配設してなることを特徴とする半導体記憶装置。 - （２）ビット線側にヒユーズをワード線側に互いに逆極
性に接続されたダイオードの対を接続してなる特許請求
の範囲第１項記載の半導体記憶装置。 - （３）ビ・ノド線側に互いに逆極性に接続されたダイオ
ードの対を、ワード線側にヒユーズを接続してなる特許
請求の範囲第１項記載の半導体記憶装置。 - （４）互いに逆極性に接続されたダイオードの対がトラ
ンジスタで構成されてなる特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113105A JPS593793A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57113105A JPS593793A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS593793A true JPS593793A (ja) | 1984-01-10 |
Family
ID=14603607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57113105A Pending JPS593793A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593793A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
-
1982
- 1982-06-30 JP JP57113105A patent/JPS593793A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009087453A (ja) * | 2007-09-28 | 2009-04-23 | Sanyo Electric Co Ltd | 情報記憶回路 |
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