CN100390898C - 在公共基片上制造的磁阻存储器及其操作方法 - Google Patents

在公共基片上制造的磁阻存储器及其操作方法 Download PDF

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Abstract

一种在公共基片上制造的磁阻存储器(10)。该存储器包括第一和第二分离的磁阻存储器阵列(11，12)，每个阵列包括排列在行和列上的多个MTJ存储单元(15)以及与每个阵列的磁阻存储单元的行相关的多个字线/数字线。开关电路(50，52，54)位于第一和第二阵列之间的基片上，并且被设计为选择第一和第二阵列之一的一个字线/数字线。一个电流源(55)位于相邻的基片上并且耦合到该开关电路，用于把编程电流提供到所选择的字线/数字线。

Description

在公共基片上制造的磁阻存储器及其操作方法
技术领域
本发明涉及一种磁阻随机存取存储器，特别涉及磁阻随机存取存储器系统的构架。
背景技术
用于磁阻随机存取存储器(MRAM)的构架通常包括多个存储单元阵列和多个数字线和位线的交叉点。通常使用的磁阻存储器单元是一个磁性隧道结(MTJ)、隔离晶体管以及数字线和位线交叉点。该隔离晶体管通常为一个N-沟道场效应晶体管(FET)。一个互连叠层把该隔离晶体管连接到通向该位线的MTJ器件。该数字线被用于产生对该MRAM单元编程的部分磁场。
MTJ存储单元通常包括非磁性导体，其形成下电极接头、固定磁性层、位于该固定层上的隧道阻挡层、以及位于隧道阻挡层上的自由磁性层，在该自由磁性层上具有一个上接头。
磁性材料的固定层具有一个磁性矢量，其总是指向相同的方向。该自由层的磁性矢量是自由的，但是受到该层面的物理尺寸的限制，以指向两个中的任何一个方向。通过把一个MTJ单元连接在一个电路中使得电流从一个层面垂直地通过该单元流到另一个层面，而使用该MTJ单元。该MTJ单元可以被表示为电阻器，并且其阻值的大小取决于该磁性矢量的方向。如本领域普通技术人员所公知，当该磁性矢量不对齐时(指向相反的方向)，该MTJ单元具有相当大的电阻，并且当该磁性矢量对齐时，具有相对较小的电阻。关于MTJ存储单元的制造和操作的其他信息可以在1998年3月31日提交的名称为“多层磁性隧道结存储单元”美国专利No 5,702,831中查到，该专利的内容被通过引用的方式包含于此。
一个位线通常与一个MTJ单元的阵列的每个列相关，并且一条数字线与该阵列的每个行相关。该位线和数字线被用于在该阵列中寻址各个单元，以在该阵列中读取和编程或存储信息。所选择单元的编程通过把预定电流通过在该所选择单元处相交的数字线和位线而实现。该电流产生一个磁场，其把在该自由层中的磁性矢量设置到所需的位置。在标准的存储器构架中，有几个问题是普遍存在的，包括大编程电流、在该基片上方便地携带所有相关部件的空间不足、以及在读取和编程操作过程中有效地利用存储周期存储器系统时序。
因此，希望提供一种用于MRAM存储器的改进构架，其克服一些或所有这些问题，并且改进系统的操作。
附图说明
参见附图：
图1为根据本发明的磁阻存储器的简化方框图；
图2为图1的存储器的一个单元的简化方框图；
图3为图2的单元的示意图；
图4为图1的存储器的宏部分的简化方框图；
图5示出图4中所示的宏部分的代表部分；
图6、7、8和9示出图1的磁阻存储器的信号产生块；以及
图10为用于在图1的磁阻存储器中存在的各种信号的时序图；
图11为根据本发明包括多个宏部分的方框图。
具体实施方式
参见图1，其中示出根据本发明的磁阻存储器10的简化方框图。存储器10包括第一和第二分离的磁阻存储器块或阵列11和12，每个阵列包括在行和列中排列的多个磁阻存储器单元15。为了方便起见，存储器10在此被称为MRAM，其被定义为磁阻随机存取存储器，并且各个存储单元15最好是磁性隧道结(MTJ)单元。为了便于说明，应当知道如果需要的话可以使用较小或较大的阵列，但是在本例中，每个存储器阵列11和12包括排列在四行和五列的存储单元15的一个4＊4阵列，在每个阵列11和12中的中央列作为一个参考列，并且剩余的四个列为“实际”或数据存储列。
为了便于理解和说明，各个存储单元15在图2中以方框的形式示出，并且在图3中给出示意图。存储单元15包括磁性隧道结(MTJ)，其被表示为电阻器16、隔离晶体管17以及相关数字线(DL)和位线(BL)的交叉点。通常，通过把读取电流施加到电阻器16的一端以及通过接地线路GL把晶体管17的源极接地，而读取存储在存储单元15中的信息。字线(WL)连接到在一行存储单元15中的每个隔离晶体管17的栅极端。另外，在该优选实施例，通常由多晶硅等等所形成的字线WL和通常由金属所形成的数字线DL电连接在一起(参见图1)，并且在一些例子中将被称为字线/数字线。关于MTJ存储单元的制造和操作的其他信息可以在1998年3月31日提交的名称为“多层磁性隧道结存储单元”美国专利No 5,702,831中查到，该专利的内容被通过引用的方式包含于此。
在此应当知道，每个阵列11和12的部分(由围绕阵列11的虚线所示)基本上类似，并且相应地，将仅仅详细描述阵列11。该阵列的类似部分(在此被表示为一个宏部分20)在图4中分立地示出，并且在图5中作为一个简单的方框。一个位线电流源22被提供在存储器阵列11的上端，并且多个n-沟道去耦合晶体管23位于除了参考列之外的每个列的上端，以把每个列的位线BL与电流源22去耦合或耦合。该参考列不被编程，因此不从电流源22接收编程电流。电流源22由来自时钟发生器25的时序信号phi0p所控制(参见图1)和块或阵列选择信号Zx(参见图6)，并且耦合到产生该位线电流的外部偏置电压Vpb。
位于该阵列11的底部的列选择电路27连接到位线BL的相对端，并且执行由在图7中所示的列解码电路28的输出信号Yx所控制列选择任务。在该位线BL连接到列选择电路27之前，一系列n-沟道晶体管29连接到位线BL。该晶体管29的漏极分别连接到位线BL，并且该源极连接到地。该晶体管29的栅极连接到来自时钟发生器25的时序信号phi1，从而晶体管29负责位线BL的初始化。
列选择电路27把在一条线路30上的一个实际或数据输出和在线路31上的参考输出提供给电流传送器35。该电流传送器35被包含，因为它实现电路操作，并且独立于所有处理、电源、温度和MTJ电阻条件而输出信号，并且由于在位线BL上的电压波动被实际消除，从而读取处理的速度被大大增加。由电流传送器35读取实际和参考电流，并且转换为电压，其被分别提供到依次提供输出q的比较器的正和负输入端。该电流传送器35和比较器36形成用于宏部分20的读取电路。
位线电流源40被提供在存储器阵列11的下端，并且耦合到列选择27的线路30。电流源40由来自时钟发生器25的时序信号phi0p和块或阵列选择信号Zx所控制，并且耦合到产生该位线电流的外部偏置电压Vpb。上和下位线电流源22和40(在下文中被称为电流源/吸收器)被控制以产生或吸收用于编程该存储单元15的双向位线电流，并且由时序信号phi0p控制该电流的持续时间。
并且，位线预偏置电路42连接到线路30和31，用于预偏置所有数据线和仅仅所选择的位线为一个电压Vbias，并且在时序信号phi0过程中把该参考位线偏置为电压Vbiasref。时序信号phi0被从时钟发生器25提供到电路42，选择信号Zx被从该块选择提供，并且在芯片上产生或者从外部来源获得该电压信号Vbias和Vbiasref。
具体参见图1，每个阵列11和12(或宏部分20)包括四个行，每个行具有一条字线/数字线。阵列11的每个字线/数字线的一端连接到一个电流吸收器45，并且另一端连接到字线/数字线驱动器46。电流吸收器45和驱动器46被来自块选择电路的信号Zx所激活(当选择时)。并且，电流吸收器45启动的时间长度由来自时钟发生器25的时序信号phi0p所确定。类似地，阵列12的字线/数字线的一端连接到电流吸收器47，并且另一端连接到驱动器48。
两级多路复用器被提供用于在存储器阵列11和12之间选择，以及用于在所选择的阵列中选择特定行的字线/数字线。第一级多路复用器50连接到第二级多路复用器52和54。第二级多路复用器52的输出连接到驱动器46，并且第二级多路复用器54的输出连接到驱动器48。由偏置电压Vpd所产生的电流源55被连接，以把电流提供到第一级多路复用器50。响应地址Ax的施加，一个行解码器58(参见图8)把第一控制信号X1x提供到第一级多路复用器50，以及把第二控制信号X2x提供到第二级多路复用器52和54。
在操作中，第二级多路复用器50把来自电流源55的电流转向到一部分第二级多路复用器52和54。然后，第二级多路复用器52或54中的所选择的一个把该电流转向到存储单元的所选择行的字线/数字线。由电流源55所产生的字线/数字线电流被转向到所选择的一个宏部分20，并且流过一个所选择的字线/数字线到达电流吸收器45和47。该电流吸收器45和47由时序信号phi0p所控制，因此，phi0p的持续时间控制在所选择的字线/数字线中流过的编程电流的时间长度。
在此，应当特别指出，电流源55与在存储器10的底部中央的两级多路复用器相邻。从本说明书中，本领域的普通技术人员应当知道，所述的所有结构和部件在一个公共基片上制造，该基片通常为一个半导体芯片。由于每个宏部分20被形成为一个公共单元以及由于两级多路复用通常尽可能地接近，以缩短引线，如上文所述，电流源55通常位于底部中央。由于其位置，使得该电流源55在存储器10中具有重要的作用。其优点是一个电流源提供字线/数字线，而不必为每个字线/数字线或字线/数字线组复制该电流源。由于字线/数字线电流源具有较大尺寸，因此字线/数字线电流源的复制将占用该基片的非常大的面积(半导体芯片)。
在存储器10的当前构架中，电流源55不仅仅在操作的编程模式中提供编程电流，而且还在操作的读取模式中操作为一个驱动器/上拉电路。通过简单地在读取模式中关闭该电流吸收器45和47，电流源55变为一个把所选择的字线/数字线上拉到电源电压Vdd的驱动器/上拉电路。因此，电流源55在两种不同的操作模式中执行两个不同的任务，从而，大大地减小所需的部件数目。
接地开关40被提供为与电流吸收器45相邻，并且使在阵列11中每个存储单元的接地线路GL与实际地之间连接或断开。接地开关62被提供为与电流吸收器47相邻，并且使用于阵列12中的每个存储单元的接地线路GL与实际地之间连接或断开。接地开关60在读取操作模式中把用于每个存储单元的接地线路GL与实际“地”相连接，并且在操作的编程模式中，使它们与“地”之间断开。
存储器10的系统时序由在片时钟发生器25所控制，其产生所有时钟相位，而不使用一个在片振荡器或外部晶体。返回到图9，其中示出一个更加具体的方框图。在该实施例中，时钟发生器25包括一个地址跃变检测器(ATD)65、数据跃变检测器(DTD)66、phi1发生器67、phi0发生器68和phi0p发生器69。写入使能信号WE和地址Ax被提供到ATD 65并且输入数据DQx被提供到DTD 66。ATD 65和DTD 66的输出被“线或”到phi1发生器67。在地址Ax或WE转变之后，ATD65以一个窄脉冲在该输出端做出响应。按照相同的方式，DTD66响应数据DQx跃变。
在接收ATD或DTD输出信号之后，phi1发生器67在输出端产生一个phi1时钟信号。在操作的编程模式中，作为地址Ax和/或数据DQx跃变的结果，产生phi1时钟信号，并且在操作的读取模式中，仅仅地址跃变产生该phi1时钟信号。在编程或读取模式开始时，写入使能信号WE的跃变。各种信号的关系在图10的时序图中示出。
另外转到图10，示出一个读取周期，作为从上升写入使能信号WE继续进行到下降WE。在以后的时间中，如下文所述，启动编程模式。在各种时钟信号的过程中出现如下操作。在phi1过程中，所有位线BL被初始化为地电势。在phi0过程中，在读取模式中，仅仅在阵列11或阵列12中的所选择位线BL被预偏置为Vbias，其作为实际位线箝位电压。并且，在phi0过程中，在阵列11或阵列12中的所有参考位线，被预偏置为Vbiasref，其作为参考位线箝位电压。在phi0p过程中，字线/数字线和位线编程电流分别流过字线/数字线和位线。除了解码地址和完成字线/数字线和位线选择处理之外，phi0p控制该程序周期的持续时间。
在phi1过程中出现字线/数字线和位线选择处理。在phi1过程中，所有地址是稳定的，并且所有字线/数字线和位线选择被完成，以及在phi0p的上升沿编程电流将开始流动。该时钟系统具有明显的优点，即它在取消选择过程中避免电流流到字线/数字线和位线。在取消选择过程中有电流流到字线/数字线和位线可能导致不正确存储器位置的错误编程。
在上述例子中，阵列11和12示出一个一位宽的存储器。但是，该阵列可以容易地转换为一个较宽的存储器，即，一字节、一个字等等。例如，如果宏部分20被在MRAM存储器的每一侧上组合，则可以制造任何尺寸的MRAM存储器，例如8位、16位、32位等等。另外，参见图11，示出存储器10′，其中n对宏部分20(被指定为20至20n)被组合，如结合图1的构架所述。在存储器10′中，可以看出宏部分20提供一个输出Q，每个附加对提供一个输出，直到提供输出Qn的对20n。在本例中，每对宏部分共用所有控制电路，从而除了宏部分的相互连接之外不需要附加的电路。应当知道该宏部分被描述为成对工作，但是在一些特定的应用中，一个或多个单独的宏部分可以被独立使用。
因此，一个新的和改进的磁阻存储器构架和系统被公开，其大大地减小制造和操作的复杂度。另外，磁阻随机存取存储器被公开，其包括多个磁性隧道结(MTJ)存储单元。并且，由于该新的构架，因此可以在例如半导体芯片这样的一个公共基片上制造新的和改进的磁阻存储器作为一个独立部件。
尽管本发明人已经示出和描述本发明的具体实施例，但是本领域的普通技术人员容易做出进一步的变型和改进。因此，本发明不限于在此所示的具体形式，并且所附权利要求覆盖不脱离本发明的思想和范围的所有变型。

Claims (9)

1.一种在公共基片上制造的磁阻存储器，该磁阻存储器包括：
位于该基片上的第一和第二分离的磁阻存储阵列，并且每个磁阻存储阵列包括以行和列排列的多个磁阻存储单元；
多个字线/数字线，其中每个字线/数字线与第一和第二磁阻存储阵列中每一个中的磁阻存储单元的一行磁性相关联；
开关电路，其包括多级复用器，并位于基片上第一和第二磁阻存储阵列之间，并且被设计为从与第一和第二磁阻存储阵列相关联的全部字线/数字线中选择一个字线/数字线；以及
电流源，其位于基片上与该开关电路相邻，并且耦合到该开关电路，用于在程序运行模式期间把编程电流通过该开关电路提供到所述一个字线/数字线上。
2.一种在公共基片上制造的磁阻存储器，该磁阻存储器包括：
位于该基片上的第一和第二分离的磁阻存储阵列，并且每个磁阻存储阵列包括以行和列排列的多个磁阻存储单元；
多个字线/数字线，其中每个字线/数字线与第一和第二磁阻存储阵列中每一个中的磁阻存储单元的一行磁性相关联；
开关电路，其位于基片上第一和第二磁阻存储阵列之间，并且被设计为从与第一和第二磁阻存储阵列相关联的全部字线/数字线中选择一个字线/数字线，其中所述开关电路包括：
第一复用器，其位于基片上第一和第二磁阻存储阵列之间，
并操作用于选择第一和第二存储阵列中的一个；及
多个第二复用器，其位于基片上第一和第二磁阻存储阵列之间，并操作用于从第一和第二存储阵列中的所述一个选择所述一个字线/数字线，其中第一复用器的输出连接到所述多个第二复用器的输入；
以及
电流源，其位于基片上与该开关电路相邻，并且耦合到该开关电路，用于在程序运行模式期间把编程电流通过该开关电路提供到所述一个字线/数字线上。
3.根据权利要求2所述的磁阻存储器，还包括：
第一电流吸收器，其耦合到与第一存储阵列相关联的各字线/数字线，当选择第一存储阵列时该第一电流吸收器操作用于经由所述一个字线/数字线从电流源接收电流；及
第二电流吸收器，其耦合到与第二存储阵列相关联的各字线/数字线，当选择第二存储阵列时该第二电流吸收器操作用于经由所述一个字线/数字线从电流源接收电流。
4.根据权利要求3所述的磁阻存储器，其中第一电流吸收器和第二电流吸收器还操作用于在读取运行模式期间关闭，从而电流源成为将所选择字线/数字线上拉到电源电压的驱动器/上拉器。
5.根据权利要求4所述的磁阻存储器，还包括多个位线，每一个所述位线与第一存储阵列中的一列相应磁阻存储单元相关联。
6.根据权利要求5所述的磁阻存储器，还包括：
第一位线电流源；
多个晶体管，其操作用于在程序运行模式期间将每个所述位线的一端电耦合到第一位线电流源；
列选择电路，其耦合于每个所述位线的另一端；及
第二位线电流源，其耦合于列选择电路，第一位线电流源和第二位线电流源及列选择电路操作用于将双向编程电流提供到所述位线中所选的一个。
7.根据权利要求1所述的磁阻存储器，其中所述字线/数字线的每一个包括字线和数字线，该字线电耦合该数字线。
8.一种在公共基片上制造的磁阻存储器，该磁阻存储器包括：
位于该基片上的第一和第二分离的磁阻存储阵列，并且每个磁阻存储阵列包括以行和列排列的多个磁阻存储单元；
多个字线/数字线，其中每个字线/数字线与第一和第二磁阻存储阵列中每一个中的磁阻存储单元的一行磁性相关联；
开关电路，其位于基片上第一和第二磁阻存储阵列之间，并且被设计为从与第一和第二磁阻存储阵列相关联的全部字线/数字线中选择一个字线/数字线；以及
电流源，其位于基片上与该开关电路相邻，并且耦合到该开关电路，用于在程序运行模式期间把编程电流通过该开关电路提供到所述一个字线/数字线上，其中电流源被安置在公共基片上，使得其被相对于在第一和第二存储阵列之间绘出的中线对称安置。
9.一种操作磁阻存储器的方法，该磁阻存储器包括：存储器阵列，具有排列成行和列的磁阻存储单元，磁阻存储单元的列包括磁阻存储单元的参考列；字线/数字线，其每一个都与相应一行磁阻存储单元相关联；位线，其每一个都与对应一列磁阻存储单元相关联；第一电流源和第一电流吸收器，其可电耦合到除了与参考列相关联的位线之外的所有位线；及第二电流源和第二电流吸收器，其可电耦合到所述位线中的特定一个，该方法包括：
在第一时间周期中，响应施加地址初始化所有位线并选择所述特定位线和特定字线/数字线；及
在第一时间周期后的第二时间周期中，使编程电流通过所述特定位线和所述特定字线/数字线流动，以在位于所述特定位线和所述特定字线/数字线的结点处的磁阻存储单元中存储数据。
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