CN106887423B - 半导体集成电路 - Google Patents

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Abstract

本发明的实施例涉及一种半导体集成电路。该半导体集成电路包括衬底、第一晶体管和第一图案化的导电层。第一晶体管具有在衬底中的源极区域、漏极区域以及在衬底上的栅极区域。第一图案化的导电层电连接至第一晶体管的漏极区域。第一图案化的导电层包括第一区段、第二区段和可熔器件。

Description

半导体集成电路
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及半导体集成电路。
背景技术
在集成电路的发展阶段中，控制电路(诸如中央处理单元(CPU)或微处理器)的应用程序被写入只读存储器(ROM)中。随后，在制造阶段，制造控制电路同时该程序存储在ROM中。可通过光刻掩蔽制造ROM，以使记录的数据由特定的光刻掩模结构限定。此外，每个存储单元均由晶体管构成。在此单元中记忆的二进制数据通过在用于耗尽或增强的注入操作期间晶体管已经被掩蔽或未被掩蔽的事实限定。然后，测试集成电路。如果集成电路的应用是相当复杂的一种，则在程序中易于出现错误。为了改正该错误，再次制造集成电路可能是有必要的，这包括控制电路和更正的新程序。这意味着使用新一组的掩膜，因此导致相对高的成本和冗长的操作。
为了提供集成电路设计的灵活性，随机存取存储器(RAM)用于存储控制电路的应用程序。应用程序的错误可在RAM中被改正，然后经更正的程序可被发送至ROM以完成集成电路。相比于改变ROM构造，使用附加的RAM可节省时间和成本。然而，附加的RAM不可避免地会占用一定空间或面积，这增大了集成电路的尺寸。此外，需要附加的外围电路以控制或支持附加的RAM，这使电路设计和电源管理复杂化。
发明内容
根据本发明的一个方面，提供了一种半导体集成电路，包括：衬底；第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的每一个均具有在在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；第一图案化的导电层，位于所述第一晶体管和所述第二晶体管上方且具有第一部分和第二部分，所述第一图案化的导电层的第一部分电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层的第二部分电连接至所述第二晶体管的漏极区域，所述第一图案化的导电层的第一部分和第二部分彼此隔离；第二图案化的导电层，位于所述第一图案化的导电层上方；存储元件，位于所述第一图案化的导电层的第一部分与所述第二图案化的导电层之间；以及第一导电元件，位于所述第一图案化的导电层的第二部分与所述第二图案化的导电层之间。
根据本发明的另一方面，提供了一种半导体集成电路，包括：衬底；第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的每一个均具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；第一图案化的导电层，位于所述第一晶体管和所述第二晶体管上方且至少具有第一部分和第二部分，所述第一图案化的导电层的第一部分电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层的第二部分电连接至所述第二晶体管的漏极区域，所述第一图案化的导电层的第一部分和第二部分彼此隔离；第二图案化的导电层，位于所述第一图案化的导电层上方；以及存储元件，位于所述第一图案化的导电层的第一部分与所述第二图案化的导电层之间，其中，所述第一图案化的导电层的第二部分的至少一部分与所述第二图案化的导电层隔离。
根据本发明的又一方面，提供了一种半导体集成电路，包括：衬底；第一晶体管，具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；第一图案化的导电层，电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层包括第一区段、第二区段和可熔器件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。
图1A是示出了根据一些实施例的集成电路的框图。
图1B是示出了如在图1A中示出的存储器件的存储单元的示意图。
图1C是示出了如在图1B中示出的存储单元的阵列的示意图。
图1D是示出了如在图1C中示出的存储单元的阵列的半导体结构的示意图。
图2A是示出了根据一些实施例的另一个集成电路的框图。
图2B是示出了如在图2A中示出的存储器件的一列存储单元的示意图。
图2C是示出了根据一些实施例的如在图2B中示出的存储单元的阵列的半导体结构的示意图。
图2D是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2E是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2F是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2G是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2H是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2I是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图2J是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
图3A是示出了根据一些实施例的另一个集成电路的框图。
图3B是示出了如在图3A中示出的存储器件的一列存储单元的示意图。
图4是示出了根据一些实施例的另一个集成电路的框图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括其中第一部件和第二部件以直接接触形成的实施例，并且也可以包括其中可以在第一部件和第二部件之间形成额外的部件，使得第一和第二部件可以不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。
图1A是示出了根据一些实施例的集成电路的框图。
参照图1A，半导体集成电路1包括存储器件R1、外围器件P1、外围电路P2和其他电路O1。
该半导体集成电路1可包括例如用于控制一个或多个外围器件P1(诸如硬盘驱动器等)的处理器、微处理器等。
存储器件R1用作半导体集成电路1中的内部存储。存储器件R1可包含用于存储数据的存储单元阵列。包括行和列译码器电路的外围电路P2连接至该存储单元阵列以响应于外部地址来访问存储单元。存储器件R1可包括随机存取存储器(RAM)。
图1B是示出了如在图1A中示出的存储器的存储单元R1的阵列的示意图。
再次参照图1B，存储器件R1可包含用于存储数据的随机存取存储器 (RAM)单元RAC1的阵列。为了示出，该存储器件R1包括3×5的RAM 单元RAC1阵列。在一些实施例中，RAM单元RAC1的阵列可扩大。
图1C是示出了如在图1B中示出的阵列的一个存储单元RAC1示意图。
参照图1C，RAM单元RAC1包括晶体管TR和存储元件132。晶体管 TR具有栅极11、源极12和漏极13。存储元件132的一个端部电连接至位线BL，并且存储元件132的另一个端部电连接至晶体管TR的漏极13。晶体管TR的栅极11电连接至字线WL，并且晶体管TR的源极电连接至源极线SL。
存储元件132可包括易失性存储器(只要半导体集成电路1一截止，则该易失性存储器就失去其数据)，例如，RAM。存储元件132可包括非易失性存储器。存储元件132可包括电阻式随机存取存储器(RRAM)、磁阻式随机存取存储器(MRAM)、铁电随机存取存储器(FeRAM)、相变随机存取存储器(PCRAM)和可编程的导电随机存取存储器(PCRAM) 中的一种。
RRAM是非易失性存储器的一种有利形式，其具有低工作电压、高速特性、以及良好的耐久性。RRAM的存储单元通过确定膜(通常为金属氧化膜)的电阻的变化起作用。此外，电阻对应于存储的信息(例如，“0”或“1”的值)。RRAM通常包括这种存储单元的阵列。RRAM器件的存储单元包括具有两个电极和介于该两个电极之间的可变电阻材料层的数据存储元件。该可变电阻材料层(也称为数据存储层、存储器薄膜或电阻式薄膜)根据施加在电极之间的电信号(例如，电压或电流)的极性和/或幅值具有电阻的可逆变化。该可变电阻材料层通常由过渡金属氧化物形成。
MRAM器件包括MRAM单元的阵列，MRAM单元中的每一个被实现为单位单元以存储二进制数据值。每个MRAM单元均包括由一对铁电层形成的磁隧道结，该对铁电层由薄绝缘层分隔开。一个铁电层(也称为参考层)的特征在于以固定方向磁化，而另一个铁电层(也称为存储层)的特征在于以基于器件的写入(例如，通过施加磁场)而变化的方向磁化。当参考层和存储层的各自的磁化逆平行时，磁隧道结的电阻高，即，高逻辑状态“1”。另一方面，当各自的磁化平行时，磁隧道结的电阻低，即，低逻辑状态“0”。通过将MRAM单元的电阻值与参考电阻值进行比较来读取MRAM单元的逻辑状态，其中，参考电阻值代表在高逻辑状态“1”的电阻值与低逻辑状态“0”的电阻值之间的中间电阻值。
铁电存储器(FeRAM)是将铁电材料(SBT或PZT)用作位于底部电极与顶部电极之间的电容器介电质的非易失性存储器。对FeRAM实施读取和写入操作。存储器尺寸和存储器结构影响FeRAM的读取和写入访问次数。FeRAM的非易失性是由于铁电存储器单元的双稳态特性。使用两种类型的存储单元，单电容器存储单元和双电容器存储单元。单电容器存储单元(被称为1T/1C或1C存储单元)需要更少的硅面积(因而增大了存储器阵列的潜在密度)，但是较易受噪声和工艺变化的影响。此外，1C单元需要电压参考以确定存储的存储器状态。双电容器存储单元(被称为2T/2C 或2C存储单元)需要更大的硅面积，并且其存储允许对存储的信息进行差分抽样的互补信号。2C存储单元可比1C存储单元更稳定。
出于适用性目的，电阻可变存储器，可称为可编程的导电随机存取存储器(PCRAM)或相变随机存取存储器(PCRAM)，已经被研究用作半易失性和非易失性随机存取存储器件。在PCRAM器件中，能够将硫属化物玻璃构架(chalcogenide glass backbone)编程为稳定的较低导电性(即，较高电阻)和较高导电性(即，较低电阻)状态。未编程的PCRAM器件通常处于更低导电性或更高电阻状态。
调节操作形成PCRAM器件中的金属硫族化物的导电通道，导电通道支撑改变器件的导电性/电阻状态的导电路径。即使在器件被擦除之后，导电通道也保持在玻璃构架中。在调节操作之后，写入操作将PCRAM编程至更高导电状态，其中金属离子沿导电通道累积。可通过施加比编程 PCRAM器件所需电压更小的电压读取该PCRAM器件。横跨存储器件的电流或电阻被感测为更高或更低以限定逻辑“1”和“0”状态。可通过施加相对于写入电压的反向电压(相反偏压)来擦除PCRAM，反向电压破坏导电路径，但是保持导电通道完整。通过这种方式，这种器件能够用作具有至少两个导电性状态的可变电阻存储器，该至少两个导电性状态能够限定两个相应的逻辑状态，即，至少一位数据。
再次参照图1B，源极线SL[X]电连接至存储器件R1的最左列的RAM 单元RAC1的每个晶体管TR的源极12。源极线SL[X+1]电连接至存储器件R1的中间列的RAM单元RAC1的每个晶体管TR的源极12。源极线 SL[X+2]电连接至存储器件R1的最右列的RAM单元RAC1的每个晶体管 TR的源极12。
位线BL[X]电连接至存储器件R1的最左列的RAM单元RAC1的每个存储元件132。位线BL[X+1]电连接至存储器件R1的中间列的RAM单元 RAC1的每个存储元件132。位线BL[X+2]电连接至存储器件R1的最右列的RAM单元RAC1的每个存储元件132。
字线WL[X]电连接至存储器件R1中的一行RAM单元RAC1中的每个晶体管TR的栅极11。字线WL[X+1]电连接至存储器件R1的另一行的RAM 单元RAC1的每个晶体管TR的栅极11。字线WL[X+2]电连接至存储器件 R1的另一行的RAM单元RAC1的每个晶体管TR的栅极11。字线WL[X+3] 电连接至存储器件R1的另一行的RAM单元RAC1的每个晶体管TR的栅极11。字线WL[X+4]电连接至存储器件R1的另一行的RAM单元RAC1 的每个晶体管TR的栅极11。
图1D是示出了如在图1C中示出的存储单元的半导体结构的示意图。
参照图1D，在衬底10上形成存储器件R1的RAM单元RAC1。RAM 单元RAC1的阵列、外围器件P1、外围电路P2以及其他电路O1设置在衬底10上。
邻近的器件或成行或成列的器件通过形成在衬底10内的沟槽(未在图 1D中示出)电隔离，该沟槽随后被介电材料填充，并且通常被称为沟槽隔离。
例如，半导体衬底10包括但不限制于硅衬底。在半导体衬底10中形成数个沟槽隔离区域(在图1D中未示出)。可提供可由合适的介电材料形成的沟槽隔离区域以隔离晶体管，晶体管包括栅极11a、源极12a和漏极 13a，并且与相邻的半导体器件(诸如其他晶体管(未在图1D中示出)) 电隔离。例如，沟槽隔离区域可以包括氧化物(例如，Ge的氧化物)、氮氧化物(例如，GaP的氮氧化物)、二氧化硅(SiO2)、含氮的氧化物(例如，含氮的SiO2)、氮掺杂的氧化物(例如，注入N2的SiO2)、氧氮化硅(SixOyNz)等。沟槽隔离区域还可以是由任何合适的“高介电常数”或“高K”材料形成的，其中，K大于或等于约8，诸如氧化钛(TixOy，例如，TiO2)、氧化钽(TaxOy，例如，Ta2O5)、钛酸锶钡(BST，BaTiO3/SrTiO3) 等。可选地，沟槽隔离区域还可以是由任何合适的“低介电常数”或“低 k”介电材料形成的，其中，K小于或等于约4。
在衬底上方形成晶体管的栅极11a，而在衬底10中形成晶体管的源极 12a和漏极13a。晶体管的栅极11a电连接至字线(未在图1D中示出)。
晶体管的源极12a通过导电柱121电连接至形成在衬底10的上方的源极线SL。导电柱121可包括但不限制于铜、钽或另一合适的金属或合金。可通过例如光刻和镀技术形成源极线SL和导电柱121。
在衬底10上方形成多个图案化的导电层M1、M2...M(X)、M(X)、 M(X+1)...M(X+N+1)。在晶体管的漏极13a上方形成多个图案化的导电层M1、M2...M(X)、M(X+1)...M(X+N+1)。在衬底10上形成介电结构140。介电结构140可以是由任何合适的“高介电常数”或“高K”材料形成的，其中，K大于或等于约8，诸如氧化钛(TixOy，例如，TiO2)、氧化钽(TaxOy，例如，Ta2O5)、钛酸锶钡(BST，BaTiO3/SrTiO3)等。可选地，沟槽结构140还可以是由任何合适的“低介电常数”或“低k”介电材料形成的，其中，K小于或等于约4。图案化的导电层M(X)可包括多个部分135a、135b(未在图1D中示出)和135C(未在图1D中示出)。部分135a，135b和135c彼此分隔和隔离。图案化的导电层M(X+1)可包括位线BL或电连接至位线BL。
衬底10中的漏极13a通过导电柱131电连接至图案化的导电层M1。导电柱131和图案化的导电层M1、M2…M(X)、M(X+1)…M(X+N+1) 可包括但不限制于钽、铜或另一种合适的金属或合金。
在介电结构140中形成多个通孔VIA1、VIA2…VIA(X-1)以连接图案化的导电层M1、M2…M(X)。在介电结构140中形成多个通孔VIA (X+1)…VIA(X+N)以连接图案化的导电层M(X+1)…M(X+N+1)。通孔VIA1、VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于铜、钽或另一合适的金属或合金。
存储元件132设置或形成在图案化的导电层M(X)的部分135a与图案化的导电层M(X+1)之间。
图2A是示出了根据一些实施例的另一个集成电路的框图。
参照图2A，半导体集成电路2包括存储器件R2、外围器件P1、外围电路P2和其他电路O1。
该半导体集成电路2可包括例如用于控制一个或多个外围器件P1(诸如硬盘驱动器等)的处理器、微处理器等。
存储器件R2用作半导体集成电路2中的内部存储。存储器件R2可包含用于存储数据的存储单元阵列。此外，行和列译码器电路连接至该存储单元阵列以响应于外部地址而访问存储单元。存储器件R2可包括RAM和只读存储器(ROM)。
图2B是示出了如在图2A中示出的存储器件的存储单元阵列的示意图。
参照图2B，存储器件R2包括RAM单元RAC1、ROM单元ROC1和 ROM单元ROC2的阵列以存储数据。为了说明，该存储器件R2是3×5 的存储单元RAC1、ROC1和ROC2的阵列。在一些实施例中，随机存取存储单元RAC1、ROC1和ROC2的阵列可扩大。
图2C是示出了根据一些实施例的如在图2B中示出的存储单元的半导体结构的示意图。
参照图2C，在衬底10上形成存储器件R2的ROM单元ROC1。RAM 单元RAC1、ROM单元ROC1和ROM单元ROC2的阵列、外围器件P1、外围电路P2以及其他电路O1设置在衬底10上。
邻近的器件或成行或成列的器件通过形成在衬底10内的沟槽隔离区域(未在图2C中示出)电隔离。
例如，半导体衬底10包括但不限制于硅衬底。在半导体衬底10中形成许多沟槽隔离区域(在图2C中未示出)。可提供可由合适的介电材料形成的沟槽隔离区域以隔离晶体管，晶体管包括栅极11b、源极12b和漏极 13b，并且与相邻的半导体器件(诸如其他晶体管(如在图1D中示出)) 电隔离。
在衬底上方形成晶体管的栅极11b，而在衬底10中形成晶体管的源极 12b和漏极13b。晶体管的栅极11a电连接至字线(未在图2C中示出)。
晶体管的源极12b通过导电柱121电连接至形成在衬底10的上方的源极线SL。导电柱121可包括但不限制于铜、钽或另一合适的金属或合金。可通过例如光刻和镀技术形成源极线SL和导电柱121。
在衬底10上方形成多个图案化的导电层M1、M2...M(X)、M(X)、 M(X+1)...M(X+N+1)。在晶体管的漏极13b上方形成图案化的导电层 M1、M2...M(X)、M(X+1)...M(X+N+1)。在衬底10上形成介电结构140。介电结构140可以是由任何合适的“高介电常数”或“高k”介电材料形成的，其中，K大于或等于约8。可选地，沟槽结构140还可以是由任何合适的“低介电常数”或“低k”介电材料形成的，其中，K小于或等于约4。图案化的导电层M(X)可包括多个部分135a(未在图2C中示出)、 135b和135c(未在图2C中示出)。部分135a，135b和135c彼此分隔和隔离。图案化的导电层M(X+1)可包括位线BL或电连接至位线BL。
衬底10中的漏极13b通过导电柱131电连接至图案化的导电层M1。导电柱131和图案化的导电层M1、M2…M(X)、M(X+1)…M(X+N+1) 可包括但不限制于钽、铜或另一种合适的金属或合金。
在介电结构140中形成多个通孔VIA1、VIA2…VIA(X-1)以连接图案化的导电层M1、M2…M(X)。在介电结构140中形成多个通孔VIA(X+1)… VIA(X+N)以连接图案化的导电层M(X+1)…M(X+N+1)。通孔VIA1、 VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于铜、钽或另一合适的金属或合金。
通孔VIA(X)或导电柱133设置或形成在图案化的导电层M(X)的部分135b与图案化的导电层M(X+1)之间。通孔VIA(X)或导电柱133 将图案化的导电层M(X)的部分135b电连接至图案化的导电层M(X+1)。通孔VIA(X)或导电柱133可包括但不限制于铜、钽或另一合适的金属或合金。利用将图案化的导电层M(X)的部分135b电连接至图案化的导电层M(X+1)的通孔VIA(X)或导电柱133，ROM单元ROC1可保持或存储高逻辑状态“1”信号。
图2D是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2D，在衬底10上形成存储器件R2的ROM单元ROC2。
邻近的器件或成行或成列的器件通过形成在衬底10内的沟槽隔离(未在图2C中示出)电隔离。
例如，半导体衬底10包括但不限制于硅衬底。在半导体衬底10中形成许多沟槽隔离区域(未在图2D中未示出)。可提供可由合适的介电材料形成的沟槽隔离区域以隔离晶体管，晶体管包括栅极11c、源极12c和漏极 13c，并且与相邻的半导体器件(诸如其他晶体管(如在图1D和图2C中示出))电隔离。
在衬底上方形成晶体管的栅极11c，而在衬底10中形成晶体管的源极 12c和漏极13c。晶体管的栅极11c电连接至字线(未在图2D中示出)。
晶体管的源极12c通过导电柱121电连接至形成在衬底10的上方的源极线SL。导电柱121可包括但不限制于铜、钽或另一合适的金属或合金。可通过例如光刻和镀技术形成源极线SL和导电柱121。
在衬底10上方形成多个图案化的导电层M1、M2...M(X)、M(X+1)...M (X+N+1)。在晶体管的漏极13c上方形成多个图案化的导电层M1、M2...M (X)、M(X+1)...M(X+N+1)。在衬底10上方形成介电结构140。可选地，介电结构140还可以是由任何合适的“高介电常数”或“高k”介电材料形成的，其中，K大于或等于约8。可选地，沟槽结构140还可以是由任何合适的“低介电常数”或“低k”介电材料形成的，其中，K小于或等于约4。图案化的导电层M(X)可包括多个部分135a(未在图2D中示出)、135b(未在图2D中示出)和135c。部分135a，135b和135c彼此分隔和隔离。图案化的导电层M(X+1)可包括位线BL或电连接至位线 BL。
衬底10的漏极13c通过导电柱131电连接至图案化的导电层M1。导电柱131和图案化的导电层M1、M2…M(X)、M(X+1)…M(X+N+1) 可包括但不限制于铜、钽或另一种合适的金属或合金。
在介电结构140中形成多个通孔VIA1、VIA2…VIA(X-1)以连接图案化的导电层M1、M2…M(X)。在介电结构140中形成多个通孔VIA (X+1)…VIA(X+N)以连接图案化的导电层M(X+1)…M(X+N+1)。通孔VIA1、VIA2…VIA(X-1)、VIA(X+1)…VIA(X+N)可包括但不限制于铜、钽或另一合适的金属或合金。
图案化的导电层M(X)的部分135c与图案化的导电层M(X+1)分隔或隔离。图案化的导电层M(X)的部分135c与图案化的导电层M(X+1) 通过介电结构140分隔或隔离。图案化的导电层M(X)的部分135c与图案化的导电层M(X+1)分隔或隔离，以使ROM单元ROC2保持或存储低逻辑状态“0”信号。
图2E是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2E，除了可熔器件134替代图2C中的通孔VIA(X)或导电柱133之外，半导体结构类似于参考图2C所述和所示的半导体结构。可熔器件134设置或形成在图案化的导电层M(X)的部分135b与图案化的导电层M(X+1)之间。可熔器件134将图案化的导电层M(X)的部分135b 连接至图案化的导电层M(X+1)。可熔器件134包括但不限制于低电阻材料。当相对大电流流经可熔器件134时其用于熔断、熔化或熔合。利用将图案化的导电层M(X)的部分135b电连接至图案化的导电层M(X+1) 的可熔器件134，只读存储器(ROM)单元ROC1可保持或存储高逻辑状态“1”信号。
图2F是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2F，例如除了可熔器件134被熔断、熔合或熔化之外，半导体结构类似于参考图2D所述和所示的半导体结构。因此，熔断、熔合或熔化的可熔器件134的剩余部分134a位于图案化的导电层M(X)的部分135c 上，而熔断、熔合或熔化的可熔器件134的剩余部分134b位于图案化的导电层M(X+1)上。图案化的导电层M(X)的部分135c与图案化的导电层M(X+1)通过介电结构140分隔或隔离。剩余部分134a和剩余部分134b 通过介电结构140分隔或隔离。图案化的导电层M(X)的部分135c与图案化的导电层M(X+1)分隔或隔离，以使ROM单元ROC2保持或存储低逻辑状态“0”信号。
图2G是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2G，例如除了图案化的导电层M1、M2…M(X-1)不与图案化的导电层M(X+1)…M(X+N+1)对齐，以及通孔VIA1、VIA2…VIA (X-1)不与通孔VIA(X)、VIA(X+1)…VIA(X+N)对齐之外，该半导体结构类似于参考图2C所述和所示的半导体结构。
通孔VIA(X)或导电柱133设置或形成在图案化的导电层M(X)的部分135b与图案化的导电层M(X+1)之间。通孔VIA(X)或导电柱133 将图案化的导电层M(X)的部分135b电连接至图案化的导电层M(X+1)。利用将图案化的导电层M(X)的部分135b电连接至图案化的导电层M (X+1)的通孔VIA(X)或导电柱133，ROM单元ROC1可保持或存储高逻辑状态“1”信号。
图2H是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2H，例如除了图案化的导电层M(X)包括两个区段135c-1和 135c-2之外，该半导体结构类似于参考图2G所述和所示的半导体结构。区段135c-1与区段135c-2分隔或隔离。
通孔VIA(X)或导电柱133设置或形成在图案化的导电层M(X)的区段135c-1与图案化的导电层M(X+1)之间。通孔VIA(X)或导电柱 133将图案化的导电层M(X)的区段135c-1电连接至图案化的导电层M (X+1)。
图案化的导电层M(X)的区段135c-1与区段135c-2通过介电结构140 分隔或隔离。图案化的导电层M(X)的区段135c-1与区段135c-2分隔或隔离，以使ROM单元ROC2可保持或存储低逻辑状态“0”信号。
图2I是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2I，例如除了部分135b包括两个区段135b-1和135b-2之外，该半导体结构类似于参考图2G所述和所示的半导体结构。区段135b-1与区段135b-2分隔或隔离。部分135b包括在区段135b-1与135b-2之间的可熔器件136。区段135b-1与区段135b-2通过可熔器件136分隔。区段135b-1 通过可熔器件136电连接至区段135b-2。可熔器件136包括但不限制于低电阻材料。当相对大电流流经可熔器件136时，其可熔断、熔化或熔合。
通孔VIA(X)或导电柱133设置或形成在图案化的导电层M(X)的部分135b的区段135b-1与图案化的导电层M(X+1)之间。通孔VIA(X) 或导电柱133将图案化的导电层M(X)的部分135b的区段135b-1电连接至图案化的导电层M(X+1)。利用将图案化的导电层M(X)的部分135b 的区段135b-1电连接至图案化的导电层M(X+1)的通孔VIA(X)或导电柱133，以及将区段135b-1电连接至区段135b-2的可熔器件136，ROM 单元ROC1可保持或存储高逻辑状态“1”信号。
图2J是示出了根据一些实施例的如在图2B中示出的存储单元的另一个半导体结构的示意图。
参照图2J，例如除了可熔器件136被熔断、熔合或熔化之外，半导体结构类似于参考图2I所述和所示的半导体结构。因此，熔断、熔合或熔化的可熔器件136的残留部分136a位于图案化的导电层M(X)的区段135b-1 的侧面上，而熔断、熔合或熔化的可熔器件136的另一残留部分位于图案化的导电层M(X)的区段135b-2的侧面上。残留部分136a和残留部分136b通过介电结构140分隔或隔离。图案化的导电层M(X)的区段135b-1 与区段135b-2通过介电结构140分隔或隔离。图案化的导电层M(X)的区段135b-1与区段135b-2分隔或隔离，以使ROM单元ROC2可保持或存储低逻辑状态“0”信号。
再次参照图2B，源极线SL[X]电连接至存储器件R2的最左列的RAM 单元RAC1的每个晶体管TR的源极12。源极线SL[X+1]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2列的每个晶体管TR的源极 12。源极线SL[X+2]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2的另一列的每个晶体管TR的源极12。
此外，位线BL[X]电连接至存储器件R2的RAM单元RAC1列的每个晶体管TR的漏极。位线BL[X+1]电连接至存储器件R2的ROM单元ROC1 和ROM单元ROC2列的每个晶体管TR的漏极。位线BL[X+2]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2的另一列的每个晶体管 TR的漏极。
此外，字线WL[X+1]电连接至存储器件R2的ROM单元ROC1和ROM 单元ROC2和RAM单元RAC1的行中的每个晶体管TR的栅极11。字线 WL[X+1]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2和 RAM单元RAC1的另一行中的每个晶体管TR的栅极11。字线WL[X+2]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2和RAM单元RAC1的另一行中的每个晶体管TR的栅极11。字线WL[X+3]电连接至存储器件R2的ROM单元ROC1和ROM单元ROC2和RAM单元RAC1 的另一行的每个晶体管TR的栅极11。字线WL[X+4]电连接至存储器件R2 的ROM单元ROC1和ROM单元ROC2以及RAM单元RAC1的另一行的每个晶体管TR的栅极11。
存储器件R2可包括如参照图1C和图1D描述和示出的RAM单元 RAC1。存储器件R2可包括如参照图2C、2E、2G和2I描述和示出的ROM 单元ROC1。存储器件R2可包括如参照图2D、2F、2H和2J描述和示出的ROM单元ROC2。
在集成电路2的发展阶段中，应用程序可存储在存储器件R2中。应用程序中将被固化的部分可存储在ROM单元ROC1和ROM单元ROC2中。应用程序中可能需要检验、测试或改变的部分可存储在RMA单元RAC1 中。一旦应用程序结束或完成，其能够存储在ROM单元ROC1和ROM单元ROC2中以避免不希望的改变。存储器件R2的结构能够在集成电路2 中给定的空间(例如，如在图1A中所示的存储器件R1所占用的相同空间) 中实现而不占用额外的面积。可通过如在图1A中所示的相同的外围电路 P2来控制或访问存储器件R2的结构。
图3A是示出了根据一些实施例的另一个集成电路的框图。
参照图3A，半导体集成电路3包括存储器件R3、外围器件P1、外围电路P2和其他电路O1。
该半导体集成电路3可包括例如操作以控制一个或多个外围器件P1 (诸如硬盘驱动器等)的处理器、微处理器等。
存储器件R3可提供作为半导体集成电路3中的内部存储。存储器件 R3可包括用于存储数据的存储单元阵列，以及行和列译码器电路(P2)，其中行和列译码器电路(P2)是外围的并且连接至存储单元阵列，以用于响应于外部地址而访问存储单元。存储器件R3可包括ROM。
图3B是示出了如在图3A中所示的存储器件的存储单元阵列的示意图。
参照图3B，存储器件R3可包括用于存储数据的ROM单元ROC1和 ROM单元ROC2的阵列。存储器件R3是存储单元ROC1和ROC2的3示出5阵列。在一些实施例中，ROM单元ROC1和ROC2的阵列可扩大。
源极线SL[X]电连接至存储器件R3的ROM单元ROC1和ROM单元 ROC2的列的每个晶体管TR的源极12。源极线SL[X+1]电连接至存储器件 R3的ROM单元ROC1或ROM单元ROC2的另一列的每个晶体管TR的源极12。源极线SL[X+2]电连接至存储器件R3的ROM单元ROC1或ROM单元ROC2的另一列的每个晶体管TR的源极12。
位线BL[X]电连接至存储器件R3的ROM单元ROC1和ROM单元 ROC2的列的每个晶体管TR的漏极。位线BL[X+1]电连接至存储器件R3 的ROM单元ROC1和ROM单元ROC2的另一列中的每个晶体管TR的漏极。位线BL[X+2]电连接至存储器件R3的ROM单元ROC1和ROM单元 ROC2的另一列的每个晶体管TR的漏极。
字线WL[X]电连接至存储器件R3的ROM单元ROC1和ROM单元 ROC2的行的每个晶体管TR的栅极11。字线WL[X+1]电连接至存储器件 R3的ROM单元ROC1和ROM单元ROC2的另一行的每个晶体管TR的栅极11。字线WL[X+2]电连接至存储器件R3的ROM单元ROC1和ROM 单元ROC2的另一行的每个晶体管TR的栅极11。字线WL[X+3]电连接至存储器件R3的ROM单元ROC1和ROM单元ROC2的另一行的每个晶体管TR的栅极11。字线WL[X+4]电连接至存储器件R3的ROM单元ROC1 和ROM单元ROC2的另一行的每个晶体管TR的栅极11。
图4是示出了根据一些实施例的另一个集成电路的框图。
参照图4，半导体集成电路4包括存储器件R1和R3、外围器件P1、外围电路P2和其他电路O1。
该半导体集成电路4可包括例如操作以控制一个或多个外围器件P1 (诸如盘驱动器等)的处理器、微处理器等。
存储器件R1和R3可提供作为半导体集成电路2中的内部存储。存储器件R1和R3可包括用于存储数据的存储单元阵列、以及行和列译码器电路(P2)，其中行和列译码器电路(P2)是外围的并且连接至存储单元的阵列，以用于响应于外部地址而访问存储单元。存储器件R1可包括RAM。存储器件R3可包括ROM。存储器件R1可通过输入/输出(I/O)[0～n]访问并且存储器件R3可通过输入/输出(I/O)[n+1～K]访问，其中n和k是正整数，其中k大于n。
根据本发明的一些实施例，一种半导体集成电路包括衬底、第一晶体管、第二晶体管、第一图案化的导电层、存储元件和第一导电元件。第一晶体管和第二晶体管的每一个均具有在衬底中的源极区域、漏极区域、以及在衬底上的栅极区域。位于第一和第二晶体管上方的第一图案化的导电层具有第一部分和第二部分。图案化的导电层的第一部分电连接至第一晶体管的漏极区域。图案化的导电层的第二部分电连接至第二晶体管的漏极区域，第一图案化的导电层的第一和第二部分彼此隔离。第二图案化的导电层位于第一图案化的导电层上方。存储元件位于第一图案化的导电层的第一部分与第二图案化的导电层之间。第一导电元件位于第一图案化的导电层的第二部分与第二图案化的导电层之间。
在一些实施例中，该半导体集成电路还包括：第三晶体管，具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域，其中，在所述第三晶体管上的所述第一图案化的导电层还包括电连接至所述第三晶体管的漏极区域的第三部分，其中，所述第一图案化的导电层的第一部分、第二部分和第三部分彼此隔离。
在一些实施例中，所述第一图案化的导电层的整个第三部分与所述第二图案化的导电层隔离。
在一些实施例中，所述第一图案化的导电层的第三部分的至少一部分与所述第二图案化的导电层隔离。
在一些实施例中，所述第一图案化的导电层的第三部分和/或所述第二图案化的导电层还包括可熔器件。
在一些实施例中，所述第一图案化的导电层的第三部分包括第一区段和与所述第一区段隔离的第二区段。
在一些实施例中，该半导体集成电路还包括：第二导电元件，所述第二导电元件将所述第一图案化的导电层的第三部分的所述第一区段电连接至所述第二图案化的导电层。
在一些实施例中，所述第一图案化的导电层的第三部分的所述第二区段电连接至所述第三晶体管的漏极区域。
在一些实施例中，所述第一导电层是可熔器件。
在一些实施例中，所述第一图案化的导电层的第二部分还包括第一区段和第二区段。
在一些实施例中，所述第一图案化的导电层的第二部分还包括可熔器件。
在一些实施例中，所述可熔器件将所述第一图案化的导电层的第二部分分割成第一区段和第二区段。根据本发明的一些实施例，一种半导体集成电路包括衬底、第一晶体管、第二晶体管、第一图案化的导电层、第二图案化的导电层和存储元件。第一晶体管和第二晶体管的每一个均具有在衬底中的源极区域、漏极区域以及在衬底上的栅极区域。位于第一和第二晶体管上方的第一图案化的导电层至少具有第一部分和第二部分。图案化的导电层的第一部分电连接至第一晶体管的漏极区域。图案化的导电层的第二部分电连接至第二晶体管的漏极区域。第一图案化的导电层的第一和第二部分彼此隔离。第二图案化的导电层位于第一图案化的导电层上方。存储元件位于第一图案化的导电层的第一部分与第二图案化的导电层之间。第一图案化的导电层的至少第一部分与第二图案化的导电层隔离。
在一些实施例中，所述第一图案化的导电层的整个第二部分与所述第二图案化的导电层隔离。
在一些实施例中，所述第一图案化的导电层的第二部分和/或所述第二图案化的导电层还包括可熔器件。
在一些实施例中，所述第一图案化的导电层的第二部分包括第一区段和与所述第一区段隔离的第二区段。
在一些实施例中，该半导体集成电路还包括：导电元件，所述导电元件将所述第一图案化的导电层的第二部分的所述第一区段电连接至所述第二图案化的导电层。
根据本发明的一些实施例，一种半导体集成电路包括衬底、第一晶体管和第一图案化的导电层。第一晶体管具有在衬底中的源极区域、漏极区域以及在衬底上的栅极区域。第一图案化的导电层电连接至第一晶体管的漏极区域。第一图案化的导电层包括第一区段、第二区段和可熔器件。
在一些实施例中，所述可熔器件将所述第一图案化的导电层的第二部分分割成所述第一区段和所述第二区段。
在一些实施例中，该半导体集成电路还包括：导电元件和第二图案化的导电层，两者均位于所述第一图案化的导电层上方，其中，所述导电元件将所述第一图案化的导电层的所述第一区段电连接至所述第二图案化的导电层。
以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替代以及改变。

Claims (19)

1.一种半导体集成电路，包括：
衬底；
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的每一个均具有在在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；
第一图案化的导电层，位于所述第一晶体管和所述第二晶体管上方且具有第一部分和第二部分，所述第一图案化的导电层的第一部分电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层的第二部分电连接至所述第二晶体管的漏极区域，所述第一图案化的导电层的第一部分和第二部分彼此隔离；
第二图案化的导电层，位于所述第一图案化的导电层上方；
存储元件，位于所述第一图案化的导电层的第一部分与所述第二图案化的导电层之间；以及
第一导电元件，位于所述第一图案化的导电层的第二部分与所述第二图案化的导电层之间，
其中，所述第一图案化的导电层的第二部分还包括第一区段和第二区段，并且所述第二区段和所述第二晶体管的漏极区域均与所述第一区段电隔离。
2.根据权利要求1所述的半导体集成电路，还包括：第三晶体管，具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域，其中，在所述第三晶体管上的所述第一图案化的导电层还包括电连接至所述第三晶体管的漏极区域的第三部分，其中，所述第一图案化的导电层的第一部分、第二部分和第三部分彼此隔离。
3.根据权利要求2所述的半导体集成电路，其中，所述第一图案化的导电层的整个第三部分与所述第二图案化的导电层隔离。
4.根据权利要求2所述的半导体集成电路，其中，所述第一图案化的导电层的第三部分的至少一部分与所述第二图案化的导电层隔离。
5.根据权利要求4所述的半导体集成电路，其中，所述第一图案化的导电层的第三部分和/或所述第二图案化的导电层还包括可熔器件。
6.根据权利要求4所述的半导体集成电路，其中，所述第一图案化的导电层的第三部分包括第一区段和与所述第一区段隔离的第二区段。
7.根据权利要求6所述的半导体集成电路，还包括：第二导电元件，所述第二导电元件将所述第一图案化的导电层的第三部分的所述第一区段电连接至所述第二图案化的导电层。
8.根据权利要求6所述的半导体集成电路，其中，所述第一图案化的导电层的第三部分的所述第二区段电连接至所述第三晶体管的漏极区域。
9.根据权利要求1所述的半导体集成电路，其中，所述第一导电元件是可熔器件。
10.根据权利要求1所述的半导体集成电路，其中，所述第一图案化的导电层的第二部分还包括可熔器件。
11.根据权利要求10所述的半导体集成电路，其中，所述可熔器件将所述第一图案化的导电层的第二部分分割成第一区段和第二区段。
12.一种半导体集成电路，包括：
衬底；
第一晶体管和第二晶体管，所述第一晶体管和所述第二晶体管的每一个均具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；
第一图案化的导电层，位于所述第一晶体管和所述第二晶体管上方且至少具有第一部分和第二部分，所述第一图案化的导电层的第一部分电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层的第二部分电连接至所述第二晶体管的漏极区域，所述第一图案化的导电层的第一部分和第二部分彼此隔离；
第二图案化的导电层，位于所述第一图案化的导电层上方；以及
存储元件，位于所述第一图案化的导电层的第一部分与所述第二图案化的导电层之间，
其中，所述第一图案化的导电层的第二部分的至少一部分与所述第二图案化的导电层隔离。
13.根据权利要求12所述的半导体集成电路，其中，所述第一图案化的导电层的整个第二部分与所述第二图案化的导电层隔离。
14.根据权利要求12所述的半导体集成电路，其中，所述第一图案化的导电层的第二部分和/或所述第二图案化的导电层还包括可熔器件。
15.根据权利要求12所述的半导体集成电路，其中，所述第一图案化的导电层的第二部分包括第一区段和与所述第一区段隔离的第二区段。
16.根据权利要求15所述的半导体集成电路，还包括：导电元件，所述导电元件将所述第一图案化的导电层的第二部分的所述第一区段电连接至所述第二图案化的导电层。
17.一种半导体集成电路，包括：
衬底；
第一晶体管，具有在所述衬底中的源极区域、漏极区域以及在所述衬底上的栅极区域；
第一图案化的导电层，电连接至所述第一晶体管的漏极区域，所述第一图案化的导电层包括第一区段、第二区段和可熔器件，
其中，所述第一区段、所述第二区段和所述可熔器件位于从所述衬底的表面测得的同一高度处。
18.根据权利要求17所述的半导体集成电路，其中，所述可熔器件将所述第一图案化的导电层的第二部分分割成所述第一区段和所述第二区段。
19.根据权利要求17所述的半导体集成电路，还包括：导电元件和第二图案化的导电层，两者均位于所述第一图案化的导电层上方，其中，所述导电元件将所述第一图案化的导电层的所述第一区段电连接至所述第二图案化的导电层。
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