JPH088408A

JPH088408A - 不揮発性メモリ

Info

Publication number: JPH088408A
Application number: JP31992294A
Authority: JP
Inventors: Kiyoshi Nishimura; 清西村; Hidenori Hayashi; 秀紀林; Atsushi Muramoto; 淳村本; Takaaki Fuchigami; 貴昭淵上; Hiromi Uenoyama; 博巳上野山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1994-01-18
Filing date: 1994-12-22
Publication date: 1996-01-12
Anticipated expiration: 2019-09-29
Also published as: JP3570692B2; US5592409A

Abstract

(57)【要約】【目的】簡易な構成で、非破壊読み出しを行うことの
できる不揮発性メモリを提供することを目的とする。【構成】書き込み時には、コントロールゲートＣＧと
メモリゲートＭＧとの間に電圧を印加する。その印加方
向により、強誘電体層３２の分極方向が異なる。強誘電
体層３２がコントロールゲートＣＧ側を正極として分極
している場合には、チャネルを形成するためのコントロ
ールゲート電圧Ｖ_CGは小さくなる（第２の状態に分
極）。強誘電体層３２がコントロールゲートＣＧ側を負
極として分極している場合には、チャネルを形成するた
めのコントロールゲート電圧Ｖ_CGは大きくなる（第１の
状態に分極）。読み出し時には、コントロールゲートＣ
Ｇに、基準電圧Ｖ_refを印加する。強誘電体層３２が第
２の状態に分極している場合には、大きなドレイン電流
が流れ、強誘電体層３２が第１の状態に分極している場
合には、小さなドレイン電流しか流れない。このドレイ
ン電流を検出することにより、読み出しを行なうことが
できる。また、この際、強誘電体層３２の記憶内容は破
壊されない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性メモリに関す
るものである。

【０００２】

【従来の技術】強誘電体を用いた不揮発性メモリが近年
注目を集め、その構造や回路構成が種々提案されてい
る。図３２に、米国特許公報４，８８８，７３３号に開
示された、不揮発性メモリセルの構成を示す。強誘電体
キャパシタ２の両側には、トランジスタ１８，２０が接
続されている。トランジスタ１８，２０のゲートは、ワ
ードライン８に接続されている。また、トランジスタ１
８のソースはビットライン１４に接続され、トランジス
タ２０のソースはビットライン１６に接続されている。

【０００３】トランジスタ１８，２０を導通させるとと
もに、ビットライン１４、１６間に電圧を印加すると、
強誘電体キャパシタ２が分極する。その後、ビットライ
ン１４、１６間の電圧印加を止めても、分極状態は保持
される。印加する電圧の極性を逆にすることにより、分
極の極性を逆にすることができる。これにより、情報を
不揮発的に記憶することができる。

【０００４】記憶された情報を読み出す場合には、強誘
電体キャパシタ２に電圧を印加し、分極状態が反転する
かどうかによって、記憶された分極の状態を知ることが
できる。なお、読み出しによって記憶内容が破壊される
ので、読み出しの直後に再書込を行うようにしている。

【０００５】また、強誘電体キャパシタを用いた不揮発
性メモリとして、２つのキャパシタと２つのトランジス
タとによって１セルを構成したものも提案されている
（米国特許公報第４，８７３，６６４号）。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の不揮発性メモリには、次のような問題点が
あった。

【０００７】第一に、米国特許公報４，８８８，７３３
号に示されたものでは、１つのセル当たり、強誘電体キ
ャパシタの他に２つのトランジスタが必要であり、構成
が複雑であった。同様に、米国特許公報第４，８７３，
６６４号に示されたものでは、１つのセル当たり、２つ
の強誘電体キャパシタと２つのトランジスタが必要であ
り、構成が複雑であった第二に、読出時に記憶内容を破
壊してしまうので、再書込が必要であり、制御が複雑と
なっていた。

【０００８】この発明は上記のような問題点を解決し
て、簡易な構成で、非破壊読み出しを行うことのできる
不揮発性メモリを提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１の不揮発性メモ
リは、第１導電型のソース領域およびドレイン領域、ソ
ース領域とドレイン領域との間に形成された第２導電型
のチャネル領域、チャネル領域の上に、チャネル領域と
絶縁して形成された導電体層であるメモリゲート、下部
導電体層の上に形成された強誘電体層、強誘電体層の上
に形成された導電体層であるコントロールゲート、を備
えた不揮発性メモリ素子をマトリクス状に接続した不揮
発性メモリであって、各列の同一行の不揮発性メモリ素
子のドレイン領域を接続するドレインライン、各列のド
レインラインを互いに接続する統合ドレインライン、各
列の同一行の不揮発性メモリ素子のメモリゲートを接続
するメモリゲートライン、各行の同一列の不揮発性メモ
リ素子のソース領域を接続するソースライン、各行の同
一列の不揮発性メモリ素子のコントロールゲートを接続
するコントロールゲートライン、を備えている。

【００１０】請求項２の不揮発性メモリは、請求項１の
不揮発性メモリにおいて、各ドレインラインごとに設け
られ、各ドレインラインを統合ドレインラインを介して
ドレイン電流検出手段に接続するか否かのスイッチング
をするドレインスイッチング手段を設け、対象となる不
揮発性メモリ素子の接続されたドレインラインに設けら
れたドレインスイッチング手段をオンにし、他のドレイ
ンスイッチング手段をオフとするように構成したことを
特徴としている。

【００１１】請求項３の不揮発性メモリは、請求項１の
不揮発性メモリにおいて、さらに各ドレインラインごと
に設けられ、各ドレインラインをドレイン電流検出手段
に接続するか否かのスイッチングをするドレインスイッ
チング手段、各メモリゲートラインごとに設けられ、書
き込みのためのＨレベルの電圧またはＬレベルの電圧を
印加するか否かのスイッチングをするメモリゲートスイ
ッチング手段、各ソースラインごとに設けられ、各ソー
スラインを接地電圧に接続するか否か、または基準電圧
に接続するか否かのスイッチングをするソーススイッチ
ング手段、各コントロールゲートラインごとに設けら
れ、各コントロールゲートラインに基準電圧を印加する
か否かのスイッチングをするコントロールゲートスイッ
チング手段、を備えている。

【００１２】請求項４の不揮発性メモリは、請求項３の
不揮発性メモリにおいて、前記メモリゲートスイッチン
グ手段は、さらに、各メモリゲートラインに基準電圧を
印加するか否かのスイッチングを行なうものであること
を特徴としている。

【００１３】請求項５の不揮発性メモリは、請求項３ま
たは４の不揮発性メモリにおいて、不揮発性メモリ素子
の各行に対応して設けられ、第１の選択入力を受けて、
前記ドレインスイッチング手段およびメモリゲートスイ
ッチング手段をオン・オフさせる第１の選択手段、不揮
発性メモリ素子の各列に対応して設けられ、第２の選択
入力を受けて、前記ソーススイッチング手段およびコン
トロールゲートスイッチング手段をオン・オフさせる第
２の選択手段、を備えたことを特徴としている。

【００１４】請求項６の不揮発性メモリは、請求項３、
４または５の不揮発性メモリにおいて、何れの行に対し
ても選択入力が与えられていない場合には、全てのコン
トロールゲートスイッチング手段をオンにして、基準電
圧を与えるようにしたことを特徴としている。

【００１５】請求項７の不揮発性メモリは、請求項１、
２、３、４、５または６の不揮発性メモリにおいて、各
行の同一列の不揮発性メモリ素子のコントロールゲート
は、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴としている。

【００１６】請求項８の不揮発性メモリは、請求項７の
不揮発性メモリにおいて、対象となる不揮発性メモリ素
子の属する列のコントロールゲート保護スイッチング手
段をオンとし、対象となる不揮発性メモリ素子の属する
列以外の列のコントロールゲート保護スイッチング手段
をオフとして、読み出しおよび書き込み動作を行うこと
を特徴としている。

【００１７】請求項９の不揮発性メモリは、請求項１、
２、３、４、５、６または７の不揮発性メモリにおい
て、各列の同一行の不揮発性メモリ素子のメモリゲート
は、メモリゲート保護スイッチング手段を介して、メモ
リゲートラインに接続されていることを特徴としてい
る。

【００１８】請求項１０の不揮発性メモリは、請求項９
の不揮発性メモリにおいて、対象となる不揮発性メモリ
素子の属する列のメモリゲート保護スイッチング手段を
オンとし、対象となる不揮発性メモリ素子の属する列以
外の列のメモリゲート保護スイッチング手段をオフとし
て書き込み動作を行うとともに、対象となる不揮発性メ
モリ素子の属する列のメモリゲート保護スイッチング手
段をオフとし、対象となる不揮発性メモリ素子の属する
列以外の列のメモリゲート保護スイッチング手段をオン
として読み出し動作を行うことを特徴としている。

【００１９】請求項１１の書き込み方法は、対象となる
不揮発性メモリ素子が接続されたコントロールゲートラ
インに、ゼロよりも大きく、設定最大ドレイン電流に対
応する電圧よりも小さい基準電圧を印加し、他のコント
ロールゲートラインはフローティング状態とし、対象と
なっていない不揮発性メモリ素子が接続されたメモリゲ
ートラインに、基準電圧を印加するとともに、対象とな
る不揮発性メモリ素子が接続されたメモリゲートライン
に、前記基準電圧よりも大きいＨレベルの電圧を印加し
て、対象となる不揮発性メモリ素子の強誘電体層を第１
の状態に分極させるか、または前記基準電圧よりも小さ
いＬレベルの電圧を印加して前記強誘電体層を第２の状
態に分極させることにより、情報の書き込みを行うこと
を特徴としている。

【００２０】請求項１２の読み出し方法は、前記不揮発
性メモリ素子の強誘電体層が第１の状態に分極している
場合に第１のドレイン電流を生じ、第２の状態に分極し
ている場合に第２のドレイン電流を生じ、分極していな
い場合に第１のドレイン電流と第２のドレイン電流との
間であって設定最大ドレイン電流より十分小さい値の基
準電流を生じるような基準電圧を、対象となる不揮発性
メモリ素子が接続されたコントロールゲートラインに印
加し、他のコントロールゲートラインはフローティング
状態とし、対象となる不揮発性メモリ素子が接続された
メモリゲートラインはフローティング状態とし、他のメ
モリゲートラインに基準電圧を印加し、ドレインライン
に流し得る電流が、前記基準電流よりも小さいか大きい
かを判定して、書き込まれた情報を非破壊的に読み出す
ことを特徴としている。

【００２１】請求項１３のスタンバイ方法は、コントロ
ールゲートラインの全ておよびメモリゲートラインの全
てに基準電圧を印加することを特徴としている。

【００２２】請求項１４の動作方法は、書き込み時には
請求項１１の書き込み方法を用い、読み出し時には請求
項１２の読み出し方法を用い、スタンバイ時には請求項
１３のスタンバイ方法を用いることを特徴としている。

【００２３】

【作用および発明の効果】請求項１の不揮発性メモリ
は、強誘電体層の両側にコントロールゲートおよびメモ
リゲートを設けている。さらに、同一列の素子のコント
ロールゲートをコントロールゲートラインによって接続
し、同一行の素子のメモリゲートをメモリゲートライン
によって接続している。したがって、各列のコントロー
ルゲートラインおよび各行のメモリゲートラインに印加
する電圧を選択して、所望の素子に対する書き込み、読
み出しを行うことができる。

【００２４】請求項２の不揮発性メモリは、同一行の素
子のドレインを接続するドレインラインを、ドレインス
イッチング手段を介して、ドレイン電流検出手段に接続
された統合ドレインラインに接続している。したがっ
て、読み出し動作の際に、対象となるドレインライン以
外のドレインラインの電流による影響を排除することが
でき、正確な読み出しを行うことができる。

【００２５】請求項３、４の不揮発性メモリは、各ドレ
インラインごとにドレインスイッチング手段と、各メモ
リゲートラインごとにメモリゲートスイッチング手段
と、各ソースラインごとにソーススイッチング手段と、
各コントロールゲートラインごとにコントロールゲート
スイッチング手段とを備えている。したがって、これら
のスイッチング素子を制御して、対象とする素子を選択
して、書き込み、読み出しを行うことができる。

【００２６】請求項５の不揮発性メモリは、各行ごとに
第１の選択手段を備えており、各列ごとに第２の選択手
段を備えている。したがって、対象とする素子の属す
る、行および列に対応する選択手段に選択入力を与える
ことにより、対象とする素子を選択して、書き込み、読
み出しを行うことができる。

【００２７】請求項６の不揮発性メモリは、何れの行に
対しても選択入力が与えられていない場合には、全ての
コントロールゲートスイッチング手段をオンにして、基
準電圧を与えるようにしたことを特徴としている。した
がって、書き込み、読み出しが行われていない際に、強
誘電体層の両端に不測の電圧が印加されることがなく、
記録内容が変化してしまうおそれがない。

【００２８】請求項７、請求項８の不揮発性メモリは、
各行の同一列の不揮発性メモリ素子のコントロールゲー
トは、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴としている。したがって、対象となる素子の属する
列以外の列のコントロールゲート保護スイッチング手段
をオフにして、対象となる素子以外の素子に対する、電
圧のまわりこみを防止することができる。すなわち、対
象となる素子以外の素子に対する、誤書き込み、誤消去
を防止することができる。

【００２９】請求項９、請求項１０の不揮発性メモリ
は、各列の同一行の不揮発性メモリ素子のメモリゲート
は、メモリゲート保護スイッチング手段を介して、メモ
リゲートラインに接続されていることを特徴としてい
る。したがって、対象となる素子の属する列以外の列の
メモリゲート保護スイッチング手段をオフにして、対象
となる素子以外の素子に対する、電圧のまわりこみを防
止することができる。すなわち、対象となる素子以外の
素子に対する、誤書き込み、誤消去を防止することがで
きる。また、対象となっていない素子の強誘電体層の一
方側に対しても、書き込み電圧の印加がなく、誤書き込
み、誤消去等を防止することができる。

【００３０】請求項１１の書き込み方法および請求項１
４の動作方法は、対象となる素子のみに対し、メモリゲ
ートにＨまたはＬの電圧を印加し、かつコントロールゲ
ートに基準電圧を印加するようにしている。したがっ
て、対象となっていない素子に対して影響を与えず、対
象となる素子に対してのみ書き込みを行うことができ
る。

【００３１】請求項１２の読み出し方法および請求項１
４の動作方法は、対象となる素子のみに対し、コントロ
ールゲートに基準電圧を印加し、かつメモリゲートをフ
ローティング状態としている。したがって、対象となっ
ていない素子に対して影響を与えず、対象となる素子か
らの読み出しを行うことができる。

【００３２】請求項１３のスタンバイ方法および請求項
１４の動作方法は、コントロールゲートラインの全てお
よびメモリゲートラインの全てに基準電圧を印加するこ
とを特徴としている。したがって、スタンバイ状態にお
いて、各素子の書き込み内容が変化するおそれがない。

【００３３】

【実施例】図２に、この発明の一実施例による不揮発性
メモリ素子Ｍの構造を示す。Ｐ型シリコン基板２０に、
Ｎ型ソース領域２２とＮ型ドレイン領域２４が形成され
ている。Ｐ型チャネル領域２６の上には、酸化シリコン
(SiO₂)や窒化シリコン(SiN)等による絶縁層２８が設け
られている。絶縁層２８の上には白金等による下部導電
体層３０が設けられている。その上にはＰＺＴ等の強誘
電体層３２が設けられ、さらにその上には白金等による
上部導電体層３４が設けられている。なお、下部導電体
層３０、上部導電体層３４としては上記白金の他に、Ru
Ox,IrOx,ITO等の酸化物導電体や、Pb,Au,Ag,Al,Ni等の
金属を用いることができる。また、シリコン基板２０を
Ｎ型、ソース領域、ドレイン領域をＰ型としてもよい。

【００３４】図２の不揮発性メモリ素子Ｍを記号で表す
と、図３のようになる。上部導電体層３４にはコントロ
ールゲート電極ＣＧが接続され、下部導電体層３０には
メモリゲート電極ＭＧが接続され、ソース領域２２には
ソース電極Ｓが接続され、ドレイン領域２４にはドレイ
ン電極Ｄが接続されている。

【００３５】この不揮発性メモリ素子Ｍに情報を記録す
る場合には、コントロールゲート電極ＣＧとメモリゲー
ト電極ＭＧとの間に、電圧を印加する。これにより、強
誘電体３２が分極し、電圧を取り去った後も分極状態を
維持する。印加する電圧の極性を変えることにより、極
性の異なる２つの分極状態を得ることができる。たとえ
ば、コントロールゲート電極ＣＧ側に対してメモリゲー
ト電極ＭＧに低い電圧を与えると、強誘電体３２はコン
トロールゲート電極ＣＧ側を負極性として分極する（第
１の状態に分極）。反対に、メモリゲート電極ＭＧ側に
高い電圧を与えると、強誘電体３２はコントロールゲー
ト電極ＣＧ側を正極性として分極する（第２の状態に分
極）。このようにして、２つの状態を不揮発的に記録す
ることができる。

【００３６】コントロールゲート電極ＣＧ側を正極とし
て分極している場合（第２の状態に分極している場合）
には、チャネルを形成するために必要なコントロールゲ
ート電極ＣＧの電圧は小さくなる。また、コントロール
ゲート電極ＣＧ側を負極として分極している場合（第１
の状態に分極している場合）には、チャネルを形成する
ために必要なコントロールゲート電極ＣＧの電圧は大き
くなる。したがって、両電圧の間にある電圧をコントロ
ールゲート電極ＣＧに与え、チャネルが形成されるか否
かによって、記録した情報の読み出しを行うことができ
る。

【００３７】上記の関係を、図４Ｂの回路によって測定
した、図４Ａの特性曲線によって説明する。図４Ａにお
いて、曲線βは、コントロールゲート電極ＣＧとメモリ
ゲート電極ＭＧを短絡した場合の、コントロールゲート
電圧Ｖ_CGとドレイン電流Ｉ_Dの特性を示すものである。
コントロールゲート電圧Ｖ_CGを上昇させていくと、ドレ
イン電流Ｉ_Dは増加する。さらにコントロールゲート電
圧Ｖ_CGを上昇させると、抵抗Ｒによって決定される設定
最大ドレイン電流Ｉ_OMAXにて、ドレイン電流の増加が止
る。

【００３８】曲線αは、コントロールゲート電極ＣＧ側
を正極として、強誘電体３２が分極している場合（第２
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
３２の分極の影響により、小さなコントロールゲート電
圧Ｖ_CGにてドレイン電流が流れている。また、小さなコ
ントロール電圧Ｖ_CGにてドレイン電流が設定最大ドレイ
ン電流Ｉ_OMAXに達している。

【００３９】曲線γは、コントロールゲート電極ＣＧ側
を負極として、強誘電体３２が分極している場合（第１
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
３２の分極の影響により、大きなコントロールゲート電
圧Ｖ_CGにてドレイン電流が流れ始めている。また、大き
なコントロール電圧Ｖ_CGにてドレイン電流が設定最大ド
レイン電流Ｉ_OMAXに達し、増加が止っている。

【００４０】読み出しの際には、設定最大ドレイン電流
Ｉ_OMAXの半分のドレイン電流値Ｉ_Sに対応するコントロ
ールゲート電圧を、基準電圧Ｖ_refとしてコントロール
ゲート電極ＣＧに与える。この時のドレイン電流Ｉ
_Dが、基準電流Ｉ_Sよりも大きいか（点Ｘ）、小さいか
（点Ｙ）により、記憶されている情報を知ることができ
る。

【００４１】次に、図３の不揮発性メモリ素子Ｍをマト
リクス状に接続して構成した不揮発性メモリを、図１に
示す。各列の同一行にあるメモリ素子（たとえば、
Ｍ₁₁、Ｍ1₂、Ｍ₁₃・・・）のドレイン電極Ｄは、ドレイ
ンラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・に接続されてい
る。各ドレインラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・は、
統合ドレインラインＤＬにまとめられ、抵抗Ｒを介して
電源電圧Ｖ_DDに接続されている。

【００４２】各行の同一列にあるメモリ素子（たとえ
ば、Ｍ₁₁、Ｍ₂₁、Ｍ₃₁・・・）の、コントロールゲート
電極ＣＧは、コントロールゲートラインＣＧＬ₁、ＣＧ
Ｌ₂、ＣＧＬ₃・・・に接続されている。また、各行の同
一列にあるメモリ素子（たとえば、Ｍ₁₂、Ｍ₂₂、Ｍ₃₂・
・・）の、ソース電極Ｓは、ソースラインＳＬ₁、Ｓ
Ｌ₂、ＳＬ₃・・・に接続されている。さらに、各列の同
一行にあるメモリ素子（たとえば、Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・
・・）の、メモリゲート電極ＭＧは、メモリゲートライ
ンＭＧＬ₁、ＭＧＬ₂、ＭＧＬ₃・・・に接続されてい
る。

【００４３】図５に、メモリ素子Ｍ₂₂を対象とした場合
の、書込時、読出時、スタンバイ時に、各ラインに与え
る電圧を表にして示す。

【００４４】書込時には、コントロールゲートラインＣ
ＧＬ₂だけを基準電圧Ｖ_refとし、他のコントロールゲー
トラインＣＧＬはフローティング状態としている。ま
た、ソースラインＳＬ₂だけを接地電圧とし、他のソー
スラインＳＬはフローティング状態としている。さら
に、メモリゲートラインＭＧＬ₂だけに、記録する情報
の電圧（５Ｖ（Ｖ_DD）または接地電圧）を与え、他のメ
モリゲートラインＭＧＬには基準電圧Ｖ_refを与えてい
る。これにより、メモリ素子Ｍ₂₂の強誘電体膜３２のみ
に、記録する情報の電圧が印加されて分極が行われる。
つまり、記録する情報に応じて、メモリ素子Ｍ₂₂の強誘
電体層３２が、第１の状態または第２の状態に分極す
る。

【００４５】読出時には、コントロールゲートラインＣ
ＧＬ₂だけを基準電圧Ｖ_refとし、他のコントロールゲー
トラインＣＧＬはフローティング状態としている。ま
た、ソースラインＳＬ₂だけを接地電圧とし、他のソー
スラインＳＬはフローティング状態としている。さら
に、メモリゲートラインＭＧＬ₂だけをフローティング
状態とし、他のメモリゲートラインＭＧＬには基準電圧
Ｖ_refを与えている。

【００４６】基準電圧Ｖ_refが与えられたコントロール
ゲートラインは、ＣＧＬ₂だけである。したがって、他
のコントロールゲートラインＣＧＬ₁、ＣＧＬ₂に接続さ
れているメモリ素子Ｍ₁₁、Ｍ₂₁、Ｍ₃₁、Ｍ₁₃、Ｍ₂₃、Ｍ
₃₃のドレインには電流は流れない。メモリ素子Ｍ₂₂のコ
ントロールゲート電極には基準電圧Ｖ_refが与えられて
おり、メモリゲート電極はフローティング状態とされて
いる。したがって、この実施例では、メモリ素子Ｍ₂₂の
記憶情報に応じて（強誘電体層の分極方向に応じて）、
設定最大ドレイン電流Ｉ_OMAXか（図４の点Ｘ）、０か
（図４の点Ｙ）のドレイン電流Ｉ_Dが流れる。この２つ
の状態を、基準電流Ｉ_Sによって判断し（つまり、基準
電流Ｉ_Sよりも大きいか小さいかによって判断し）、情
報を読み出すことができる。つまり、非破壊的に記憶情
報を読み出すことができる。

【００４７】なお、メモリ素子Ｍ₁₂、Ｍ₃₂のコントロー
ルゲート電極には基準電圧Ｖ_refが与えられているが、
メモリゲート電極にも基準電圧Ｖ_refが与えられている
ので、短絡したと同じ状態になる。したがって、図４Ａ
の特性曲線βの、基準電圧Ｖ_refにおけるドレイン電流
が流れてしまう。このドレイン電流が大きいと、誤った
読み出しを行うこととなる。たとえば、図４Ａのような
特性曲線βの場合には、メモリ素子Ｍ₁₂、Ｍ₃₂のそれぞ
れにＩ_OMAX／２のドレイン電流が流れてしまい、誤動作
を生じる。

【００４８】したがって、この実施例では、各メモリ素
子の動作特性を図６に示すように設定している。つま
り、基準電流Ｉ_Sよりもきわめて小さい抑制された基準
電流Ｉ₀に対応する抑制された基準電圧Ｖ_ref2を用いて
いる。これによれば、メモリ素子Ｍ₁₂、Ｍ₃₂に流れるド
レイン電流は、極めて小さくなり（Ｉ₀となる）、誤読
み出しがない。なお、この場合においても、ドレイン電
流Ｉ_Dが、図４Ａの基準電流Ｉ_S（＝Ｉ_OMAX／２）よりも
大きいか（電流Ｉ_oxx）、否か（電流Ｉ_oyy）によって、
メモリ素子Ｍ₂₂の記録情報を読み出す。なお、抑制され
た基準電流Ｉ₀の値は、一列に接続されたメモリ素子の
数をＫとするとき、Ｉ_OMAX／２Ｋよりも十分に小さいこ
とが好ましい。

【００４９】このように、抑制された基準電圧Ｖ_ref2を
読み出しに用いることにより、誤動作を防止することが
できる。ただし、書き込み時にも同じ基準電圧Ｖ_ref2を
用いるのであれば、この基準電圧Ｖ_ref2は、強誘電体層
３２が誘電分極を生じるのに十分な最小の電圧値とする
ことが好ましい。なお、この実施例では、Ｖ_ref2を１Ｖ
程度としている（Ｖ_DD＝５Ｖ）。

【００５０】以上のようにして、所望のメモリ素子に対
して、記録、読み出しを行うことができる。

【００５１】上記の実施例では、書き込みのためにメモ
リゲートＭＧに印加する電圧を、読み出しのためにメモ
リゲートＭＧに印加する電圧と、等しい電圧（基準電
圧）としている。したがって、周辺回路が簡素化でき
る。なお、書き込みのためにメモリゲートＭＧに印加す
る電圧は、設定最大ドレイン電流とゼロとの間の電流に
対応する電圧（中間電圧）であれば、読み出しのために
メモリゲートＭＧに印加する電圧と異なっていてもよ
い。

【００５２】ところで、図１の回路を動作させるには、
基準電圧Ｖ_ref1、Ｖ_ref2を発生する回路が必要である。
図４、図６からも明らかなように、メモリを構成するメ
モリ素子に合致した、正確な基準電圧Ｖ_ref1、Ｖ_ref2が
得られなければ、誤動作を生じるおそれがある。この実
施例では、図７に示すような基準電圧発生回路４０を用
いることによって、適正な基準電圧Ｖ_ref2を得るように
している。

【００５３】図において、基準電圧発生用素子４２は、
基準電圧Ｖ_ref2を必要としているメモリ素子Ｍと同じ構
造のものを用いる。つまり、集積回路において、同じプ
ロセスでメモリ素子Ｍと同時に形成する。コントロール
ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極
Ｄを短絡するとともに、ドレイン電極Ｄに抑制された基
準電流Ｉ₀（図６参照）の定電流源４４を接続する。こ
の素子４２は、コントロールゲート電極ＣＧとメモリゲ
ート電極ＭＧが短絡されているので、図６のβで示す特
性を有する。また、ドレインにはＩ₀の電流が与えられ
ているので、コントロールゲート電極ＣＧの電圧は、基
準電圧Ｖ_ref2となる。素子４２は、メモリ素子Ｍと同じ
構造、同じプロセスで作られる。したがって、製造時や
動作時にメモリ素子Ｍの特性が変動しても、素子４２の
特性も同じように変動するので、この基準電圧Ｖ
_ref2は、当該メモリ素子Ｍとの相対的な関係において適
切な値を維持できる。

【００５４】また、基準電圧Ｖ_ref1が必要な場合には、
電流源４４をＩ_Sの値を有するものとすればよい。同様
に、中間電圧が必要な場合には、電流源４４に代えて、
その中間電圧に対応した電流源を設ければよい。

【００５５】また、図１の回路を動作させるには、ドレ
イン電流を判定する回路が必要である。上記図１の説明
においては、統合ドレインラインＤＬに流れるドレイン
電流が基準電流Ｉ_Sよりも大きいか小さいかによって、
注目するメモリ素子Ｍ₂₂の記録情報を判定する方法を説
明した。つまり、注目するメモリ素子Ｍ₂₂が第１の状態
に分極している場合には、基準電流Ｉ_Sよりも小さいド
レイン電流Ｉ_Dしか流れず、第２の状態に分極している
場合には、基準電流Ｉ_Sよりも大きいドレイン電流Ｉ_Dが
流れるように、ドレインラインＤＬに抵抗Ｒを介して電
源電圧Ｖ_DDを与えている。このドレインラインＤＬを流
れる電流を、電流計測回路で計測すれば、判定を行うこ
とができるが、回路構成が複雑となる。

【００５６】そこで、図８のような、ドレイン電流判定
回路５０を用いることもできる。この場合、図１の抵抗
Ｒは不要である。第１の電流判定用素子５２、第２の電
流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプ
ロセスで作られたものである。素子５２のドレイン電極
Ｄには、設定最大ドレイン電流Ｉ_OMAXの約１／２の電流
Ｉ_Sの定電流源５６が接続されている。また、素子５４
のドレイン電極Ｄには、Ｉ_S／２の定電流源５８が接続
されている。この回路の端子６０に、統合ドレインライ
ンＤＬ（図１）を接続する。

【００５７】注目するメモリ素子Ｍ₂₂が、第２の状態に
分極しており、Ｉ_Oを越えるドレイン電流を流す能力を
有している場合には、定電流源５６の電流Ｉ_Sが、当該
メモリ素子Ｍ₂₂に流れ込み、素子５２には流れ込まな
い。このため素子５２がｏｆｆとなり、素子５４もｏｆ
ｆとなる。また、注目するメモリ素子Ｍ₂₂が、第１の状
態に分極しており、Ｉ_Oを越えるドレイン電流を流す能
力を有していない場合には、定電流源５６の電流Ｉ
_Sが、当該メモリ素子Ｍ₂₂に流れ込まないため、素子５
２には流れ込む。このため素子５２がｏｎとなり、素子
５４もｏｎとなる。したがって、読み出し出力端子６３
から、注目するメモリ素子Ｍ₂₂に書き込まれた情報に対
応した読み出し出力を得ることができる。この判定回路
５０においても、図７と同様、素子５６、５８が、メモ
リ素子Ｍと同じ構造、同じプロセスで作られているの
で、特性変動による誤動作がない。

【００５８】なお、動作入力端子６１が「Ｌ」である場
合には、トランジスタ５３がｏｆｆであるので、上記の
ように動作する。しかし、動作入力端子６１が「Ｈ」で
ある場合には、トランジスタ５３がｏｎとなり、定電流
源５６の電流がトランジスタ５３を介して流れるので、
読み出し出力端子６３は「Ｌ」に固定される。

【００５９】なお、図７、図８の定電流源は、図９のよ
うな回路によって実現できる。メモリ素子Ｍと同じ構成
の電流発生用素子６２の、メモリゲート電極ＭＧとコン
トロールゲート電極ＣＧとを短絡し、これに電源電圧Ｖ
_DDを与えている。また、ドレイン電極Ｄには、カレント
ミラー回路５５の入力側が接続されている。したがっ
て、素子６２のドレインには、素子６２のＶ_G・Ｖ_DDに
応じた設定最大ドレイン電流I_omaxが流れる。カレント
ミラー回路５５の出力側５５ａには、抵抗Ｒａが接続さ
れている。この抵抗Ｒａの抵抗値を選択することによ
り、出力側５５ａから、基準電流Ｉ_S（I_omax／２）を得
ることができる。

【００６０】同様に、出力側５５ｂには、Ｉ_S／２（I
_omax／４）の電流が得られるような抵抗Ｒｂが接続され
ている。さらに、出力側５５ｃには、抑制された基準電
流I_o（図６参照）が得られるような抵抗Ｒｃが接続され
ている。

【００６１】なお、上記実施例では、抵抗値を変えるこ
とによって所望の出力電流を得ているが、出力側のトラ
ンジスタの幅（トランジスタワイド）を変えてトランジ
スタの特性を変化させ、所望の出力電流を得るようにし
てもよい。また、双方を変化させて所望の出力電流を得
てもよい。

【００６２】この回路においても、メモリ素子Ｍと同じ
構造、同じプロセスで作った素子６２によって基本とな
る設定最大ドレイン電流I_omaxを得ているので、変動誤
差をキャンセルすることができる。

【００６３】図１０に、図７の基準電圧発生回路４０、
図８のドレイン電流判定回路５０を用いて不揮発性メモ
リを構成した場合の回路図を示す。図面では、簡単のた
め、２×２のマトリクス部分のみを表しているが、ｎ×
ｎ個のメモリ素子Ｍを配置している。

【００６４】記録時における各端子への印加電圧の状況
を図１３に示す。なお、ここでは、メモリ素子Ｍ₂₂を対
象として書き込みを行うものとする。図１３にあるよう
に、端子Ｒ／Ｗを「Ｌ」、端子ＩＮに記録したい電圧
「Ｈ」または「Ｌ」、端子Ｃ_１に「Ｌ」、端子Ｃ_２に
「Ｈ」、端子Ｌ₁に「Ｌ」、端子Ｌ₂に「Ｈ」を印加す
る。

【００６５】端子Ｒ／Ｗは、書き込みの際には「Ｌ」と
する。これにより、ドレイン電流判定回路５０の動作入
力端子６１が「Ｈ」となって、ドレイン電流判定回路５
０は読み出し動作を行わない（読み出し出力端子６３を
「Ｌ」に固定する）。なお、この実施例では、「Ｈ」を
５Ｖ、「Ｌ」を０Ｖとした。また、この実施例では、ト
ランジスタＱ_I1、Ｑ_R1、Ｑ_M1（Ｑ_I2、Ｑ_R2、Ｑ_M2）によ
ってメモリゲートスイッチング手段が構成されている。

【００６６】書き込みの対象となるメモリ素子Ｍ₂₂が属
する行の端子Ｃ₂のみを「Ｈ」とし、他の行の端子Ｃ₁・
・・を「Ｌ」にする。これを受けて、第１の選択手段Ｃ
Ｓ₁、ＣＳ₂・・・のうち、対象となるメモリ素子Ｍ₂₂が
属する行の選択手段ＣＳ₂は、トランジスタＱＩ₂をオフ
にする。また、対象となるメモリ素子Ｍ₂₂が属さない行
の選択手段ＣＳ₁・・・は、トランジスタＱＩ₁・・・を
オンにする。したがって、対象となるメモリ素子Ｍ₂₂が
属する行のメモリゲートラインＭＧＬ₂がフローティン
グ状態となり、他の行のメモリゲートラインＭＧＬ₁・
・・には、基準電圧発生回路４０から基準電圧Ｖ_ref2が
印加される。

【００６７】また、書き込みの対象となるメモリ素子Ｍ
₂₂が属する列の端子Ｌ₂のみを「Ｈ」とし、他の列の端
子Ｌ₁・・・を「Ｌ」にする。これにより、対象となる
メモリ素子Ｍ₂₂の属する列のソーススイッチング手段Ｑ
_S2、コントロールゲートスイッチング手段Ｑ_T2がオンと
なり、その他の列のソーススイッチング手段Ｑ_S1・・
・、コントロールゲートスイッチング手段Ｑ_S1・・・が
オフとなる。したがって、対象となるメモリ素子Ｍ₂₂が
属する列のソースラインＳＬ₂が接地され、他の列のソ
ースラインＭＧＬ₁・・・がフローティング状態とな
る。また、対象となるメモリ素子Ｍ₂₂が属する列のコン
トロールゲートラインＣＧＬ₂に基準電圧Ｖ_ref2が印加
接地され、他の列のコントロールゲートラインＣＧＬ₁
・・・がフローティング状態となる。

【００６８】この状態で、記録したい電圧（情報）を、
端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧
は、トラインジスタＱ_R2（端子Ｒ／ＷがＬの時にオ
ン）、トランジスタＱ_M2（端子Ｃ₂がＨの時にオン）を
介して、対象となるメモリ素子Ｍ₂₂が属する行のメモリ
ゲートラインＭＧＬ₂に印加される。なお、他の行のメ
モリゲートラインＭＧＬ₁・・・には、端子Ｃ₁・・・が
「Ｌ」であるため、トランジスタＱ_M1・・・がオフとな
って、記録したい電圧が印加されない。

【００６９】メモリ素子Ｍ₂₂のコントロールゲートには
基準電圧Ｖ_ref2が印加され、メモリゲートには記録した
い電圧が印加される。したがって、メモリ素子Ｍ₂₂の強
誘電体層は、記録したい電圧に応じて分極する。なお、
記録したい電圧は、メモリ素子Ｍ₂₂と同じ行のメモリ素
子Ｍ₂₁・・・のメモリゲートにも印加される。しかし、
メモリ素子Ｍ₂₁・・・のコントロールゲートは、フロー
ティング状態とされているので、これらの強誘電体層は
書き込み電圧の影響を受けない。また、メモリ素子Ｍ₂₂
と同じ列のメモリ素子Ｍ₂₁・・・のコントロールゲート
にも、基準電圧Ｖr_ef2が印加される。しかし、メモリ素
子Ｍ₁₂・・・のメモリゲートには基準電圧Ｖ_ref2が印加
され、記録したい電圧が印加されていないので、これら
の強誘電体層は書き込み電圧の影響を受けない。

【００７０】なお、対象となるメモリ素子Ｍ₂₂と行、列
の双方が異なるメモリ素子Ｍ₁₁・・・においては、コン
トロールゲートがフローティング状態とされ、メモリゲ
ートに基準電圧Ｖ_ref2が印加されているので、これらの
強誘電体層は書き込み電圧の影響を受けない。

【００７１】以上のように、対象となるメモリ素子Ｍ₂₂
のみに対し、選択的に書き込みを行うことができる。

【００７２】図１１に、読み出しの際の動作状況を示
す。なお、ここでは、メモリ素子Ｍ₂₂を対象として読み
出しを行うものとする。図１３にあるように、端子Ｒ／
Ｗを「Ｈ」、端子Ｃ₁に「Ｌ」、端子Ｃ₂に「Ｈ」、端子
Ｌ₁に「Ｌ」、端子Ｌ₂に「Ｈ」を印加する。読み出し出
力は、端子ＯＵＴに得られる。

【００７３】端子Ｒ／Ｗは、読み出しの際には「Ｈ」と
する。これにより、ドレイン電流判定回路５０の動作入
力端子６１が「Ｌ」となって、ドレイン電流判定回路５
０は読み出し動作を行なう。つまり、ドレイン電流に基
づいて記録された情報を判定し、端子ＯＵＴから出力す
る。また、端子Ｒ／Ｗを「Ｈ」とすることにより、トラ
ンジスタＱ_R1、Ｑ_R2・・・がオフとなって、端子ＩＮの
電圧が、メモリゲートラインに影響を与えることがない
ようにしている。

【００７４】読み出しの対象となるメモリ素子Ｍ₂₂が属
する行の端子Ｃ₂、列の端子Ｌ₂のみを「Ｈ」とする点
は、書き込みの場合と同様である。したがって、対象と
なるメモリ素子Ｍ₂₂が属する行のメモリゲートラインＭ
ＧＬ₂がフローティング状態となり、他の行のメモリゲ
ートラインＭＧＬ₁・・・には、基準電圧発生回路４０
から基準電圧Ｖ_ref2が印加される。また、対象となるメ
モリ素子Ｍ₂₂が属する列のソースラインＳＬ₂が接地さ
れ、他の列のソースラインＭＧＬ₁・・・がフローティ
ング状態となる。さらに、対象となるメモリ素子Ｍ₂₂が
属する列のコントロールゲートラインＣＧＬ₂に基準電
圧Ｖ_ref2が印加接地され、他の列のコントロールゲート
ラインＣＧＬ₁・・・がフローティング状態となる。

【００７５】メモリ素子Ｍ₂₂のメモリゲートはフローテ
ィング状態とされ、コントロールゲートには基準電圧Ｖ
_ref2が印加される。したがって、メモリ素子Ｍ₂₂の強誘
電体が第２の状態に分極していれば図６の点ＸＸの電流
に対応するチャネルが形成され、第１の状態に分極して
いればチャネルが形成されない（点ＹＹ）。さらに、メ
モリ素子Ｍ₂₂のソースは接地されているので、メモリ素
子Ｍ₂₂は、形成されたチャネルに応じた電流を流す能力
を有する状態となる。

【００７６】なお、メモリ素子Ｍ₂₂と同じ行のメモリ素
子Ｍ₂₁・・・においては、コントロールゲートおよびソ
ースがフローティング状態とされるので、電流を流す能
力を有する状態とはならない。また、メモリ素子Ｍ₂₂と
行、列の双方が異なるメモリ素子Ｍ₁₁・・・において
も、コントロールゲートおよびソースがフローティング
状態とされるので、電流を流す能力を有する状態とはな
らない。

【００７７】なお、メモリ素子Ｍ₂₂と同じ列のメモリ素
子Ｍ₁₂・・・のコントロールゲートにも基準電圧Ｖ_ref2
が印加される。しかし、メモリ素子Ｍ₁₂・・・において
は、メモリゲートにも基準電圧Ｖ_ref2が印加されるの
で、図６の電流Ｉ_Oに対応するチャネルしか形成されな
い。また、メモリ素子Ｍ₁₂・・・のソースは接地される
ので、電流Ｉ_Oを流し得る能力を有する状態となる。

【００７８】したがって、メモリ素子Ｍ₂₂の属する行の
ドレインラインＤＬ₂は、記録内容に応じた電流能力を
有し、メモリ素子Ｍ₂₂の属さない行のドレインラインＤ
Ｌ₁・・・は、それぞれ、電流Ｉ_Oを流す能力を有する状
態となる。このため、統合ドレインラインＤＬは、メモ
リ素子Ｍ₂₂の記録内容に応じた電流能力に、電流ＩO×
（行数−１）の電流能力を加えた電流能力を有する状態
となる。しかし、前述のように、電流Ｉ_Oが下式を満た
すように基準電圧基準電圧Ｖ_ref2を設定しておけば、読
み出しにおいて誤動作を生じない。

【００７９】Ｉ_O＝Ｉ_S・（Ｋ−１）ここで、Ｉ_Sは判定のための電流、Ｋは全行数である。

【００８０】統合ドレインラインＤＬは、ドレイン電流
判定回路５０の判定入力端子６０に接続されている。し
たがって、メモリ素子Ｍ₂₂の記録内容に応じて、出力端
子ＯＵＴから読み出し出力が得られる。

【００８１】図１２に、スタンバイ時の動作状況を示
す。この実施例では、対象となる素子を選択するための
端子Ｃ₁、Ｃ₂・・・、Ｌ₁、Ｌ₂・・・を全て「Ｌ」にす
れば（アドレス選択を行わなければ）、自動的にスタン
バイ状態となるようにしている。全てのメモリ素子
Ｍ₁₁、Ｍ₁₂・・・、Ｍ₂₁、Ｍ₂₂・・・において、メモリ
ゲートに基準電圧が印加され、コントロールゲートがフ
ローティング状態とされて、書き込み内容の変動が防止
される。

【００８２】図１４〜図１６に、他の実施例による不揮
発性メモリを示す。図１４が書き込み時、図１５が読み
出し時、図１６がズタンバイ時の動作状況である。

【００８３】この実施例においては、各ドレインライン
ＤＬ₁、ＤＬ₂・・・に、ドレインスイッチング手段
Ｑ_O1、Ｑ_O2・・・を設けている。第１の選択手段Ｃ
Ｓ₁、ＣＳ₂・・・の制御によって、選択された行のドレ
インスイッチング手段Ｑ_O2のみが、オンとなるように構
成されている。したがって、図１５の読み出し時におい
て、統合ドレインラインＤＬには、選択された行（対象
となるメモリ素子Ｍ₂₂の属する行）のドレインラインＤ
Ｌ₂のみが接続される。これにより、基準電圧を図４に
示すＶ_refとしても、読み出し時に誤動作を生じること
がない。つまり、余裕をもって動作点を設定することが
できる。

【００８４】また、この実施例においては、各列ごとに
第２の選択手段ＬＳ₁、ＬＳ₂・・・を設け、これらの出
力によりソーススイッチング手段Ｑ_S1、Ｑ_S2・・・を制
御している。また、コントロールゲートスイッチング手
段を、トランジスタＱ_T1、ＱT₂・・・とトランジスタＱ
_P1、Ｑ_P2・・・の並列接続体、およびＮＯＲゲート９０
によって構成している。図１６のスタンバイ時におい
て、全ての端子Ｌ₁、Ｌ₂・・・が「Ｌ」である場合に
は、ＮＯＲゲート９０の出力が「Ｈ」となり、トランジ
スタＱ_P1、Ｑ_P2・・・が全てオンとなる。したがって、
全てのコントロールゲートラインＣＧＬ₁、ＣＧＬ₂・・
・に基準電圧Ｖ_refが印加される。全てのメモリゲート
ラインＭＧＬ₁、ＭＧＬ₂・・・にも基準電圧Ｖ_refが印
加されているので、各メモリ素子Ｍ₁₁、Ｍ₁₂・・・、Ｍ
₂₁、Ｍ₂₂・・・の強誘電体層の両端には、電圧が印加さ
れない。したがって、スタンバイ時に書き込み内容が変
化するおそれがない。

【００８５】ところで、図１０〜図１２に示す回路や図
１４〜図１６に示す回路においては、強誘電体の特性や
バイアスの選択によっては、次のような誤動作を生じる
場合もある。図１７に、図１４〜図１６の回路におい
て、メモリ素子Ｍ₂₂の読み出しを行う場合の状態を示
す。ここでは、読み出し対象となるメモリ素子Ｍ₂₂を、
注目メモリ素子と呼ぶ。注目メモリ素子Ｍ₂₂の内容を読
み出す場合には、前述のように、コントロールゲートラ
インＣＧＬ₂を基準電圧Ｖ_refとし、他のコントロールゲ
ートラインＣＧＬ₁、ＣＧＬ₃・・・はフローティング状
態とする。また、ソースラインＳＬ₂を接地し、他のソ
ースラインＳＬ₁、ＳＬ₃・・・はフローティング状態と
する。また、メモリゲートラインＭＧＬ₂をフローティ
ング状態とし、他のメモリゲートラインＭＧＬ₁、ＭＧ
Ｌ₃・・・は基準電圧Ｖ_refとする。

【００８６】したがって、この時、注目メモリ素子Ｍ₂₂
のチャネルが形成されるような方向に分極していれば、
ドレインラインＤＬ２は接地状態となる。このため、隣
のメモリ素子Ｍ₂₃のドレインも接地状態となる。一方、
斜となりのメモリ素子Ｍ₃₃のメモリゲートは、基準電圧
Ｖ_refとなっている。さらに、メモリ素子Ｍ₂₃とＭ₃₃の
コントロールゲートラインＣＧＬ₃は、フローティング
状態である。このため、図中に太線で示すように、メモ
リ素子Ｍ₂₃のドレインとメモリ素子Ｍ₃₃のメモリゲート
との間に、基準電圧Ｖ_refと接地電圧が印加される。こ
れにより、メモリ素子Ｍ₂₃の強誘電体層とメモリ素子Ｍ
₃₃の強誘電体層に、分極を誘起するような電圧が印加さ
れるおそれがある。したがって、強誘電体の特性によっ
ては、メモリ素子Ｍ₂₃とメモリ素子Ｍ₃₃の書き込み内容
が変化してしまうおそれがある。

【００８７】また、上記の読み出し時において、図１８
に示すような問題を生じるおそれもある。注目メモリ素
子Ｍ₂₂のコントロールゲートには、基準電圧Ｖ_refが印
加されている。注目メモリ素子Ｍ₂₂の記録内容によって
は、そのメモリゲートに基準電圧Ｖ_refよりも高い電圧
Ｖ_ref'を生じることがある。この電圧Ｖ_ref'は、となり
のメモリ素子Ｍ₂₃のメモリゲートに印加される。これに
より、メモリ素子Ｍ₂₃の記録内容によっては、そのメモ
リゲートに電圧Ｖ_ref'よりもさらに高い電圧Ｖr_ef''を
生じることがある。この電圧Ｖ_ref''は、メモリ素子Ｍ
₃₃のメモリゲートに印加される。また、メモリ素子Ｍ₃₃
のメモリゲートには、基準電圧Ｖ_refが与えられてい
る。したがって、メモリ素子Ｍ₃₃の強誘電体層には、電
圧Ｖ_ref''と基準電圧Ｖ_refとの差電圧が印加され、強誘
電体の特性によっては、書き込み内容が変化してしまう
おそれがある。

【００８８】また、書き込みの際にも上記と同様の問題
を生じるおそれがある。

【００８９】上記のような問題点を解決したのが、図１
９〜図２４に示す回路である。この実施例では、各メモ
リ素子のコントロールゲートにコントロールゲート保護
スイッチング手段である保護トランジスタＨ₁₁、Ｈ₁₂・
・・、Ｈ₂₁、Ｈ₂₂・・・を設けている。同一列のメモリ
素子は、保護トランジスタを介して、同一のコントロー
ルゲートラインに接続されている。また、この保護トラ
ンジスタＨ₁₁、Ｈ₂₁・・・は、選択端子Ｌ₁に「Ｈ」が
与えられているとオンとなり、保護トランジスタＨ₁₂、
Ｈ₂₂・・・は、選択端子Ｌ₂に「Ｈ」が与えられている
とオンとなる。つまり、注目メモリ素子の属する列以外
の列の保護トランジスタは、オフとなるように構成され
ている。

【００９０】図１９、図２０は、書き込み時の動作状態
を示すものである。ここでは、メモリ素子Ｍ₁₁を注目メ
モリ素子として説明する。この場合には、端子Ｃ₁を
「Ｈ」、端子Ｃ₂・・・を「Ｌ」、端子Ｌ₁を「Ｈ」、端
子Ｌ₂・・・を「Ｌ」とする。これにより、保護トラン
ジスタＨ₁₁、Ｈ₂₁・・・がオンとなり、注目メモリ素子
Ｍ1₁に書き込みに必要な電圧が印加される。一方、保護
トランジスタＨ₁₂、Ｈ₂₂・・・は、オフであるから、メ
モリ素子Ｍ₁₂、Ｍ₂₂・・・のコントロールゲートは、コ
ントロールゲートラインＣＧＬ₂・・・から切り離され
る。したがって、図１７、図１８の太線で示すような経
路が形成されず、誤書き込みや誤消去のおそれがない。

【００９１】図２１、図２２は、注目メモリ素子Ｍ₁₁か
ら読み出す場合の動作状態を示すものである。読み出し
の際においても、注目メモリ素子Ｍ₁₁の属する列以外の
列の保護トランジスタＨ₁₂、Ｈ₂₂・・・はオフとなる。
したがって、図１７、図１８の太線で示すような経路が
形成されず、誤書き込みや誤消去のおそれがない。

【００９２】図２３、図２４は、スタンバイ時の動作状
態を示すものである。スタンバイ時には、端子Ｃ₁、Ｃ₂
・・・、Ｌ₁、Ｌ₂・・・をすべて「Ｌ」とする。端子Ｌ
₁、Ｌ₂・・・の反転出力Ｒiは、スタンバイ判定回路で
あるアンド回路９１に与えられる。したがって、スタン
バイ判定回路９１からは、「Ｈ」の判定出力ＲOが得ら
れる。これにより、トランジスタＱ_Z1、Ｑ_Z2・・・がオ
ンとなって、全ての保護トランジスタＨ₁₁、Ｈ₁₂・・
・、Ｈ₂₁、Ｈ₂₂・・・がオンとなる。したがって、各メ
モリ素子の強誘電体層の両端のいずれにも基準電圧が印
加され、強誘電体層の両端に電位差が生じない。したが
って、スタンバイ時において、全てのメモリ素子の書き
込み内容の変化を防ぐことができる。

【００９３】図１７、図１８に示した問題点を解決した
他の実施例を、図２５〜図３０に示す。この実施例で
は、各メモリ素子のメモリゲートにメモリゲート保護ス
イッチング手段である保護トランジスタＨ₁₁、Ｈ₁₂・・
・、Ｈ₂₁、Ｈ₂₂・・・を設けている。同一行のメモリ素
子は、保護トランジスタを介して、同一のメモリゲート
ラインに接続されている。また、この実施例では、トラ
ンジスタＱ_R1、Ｑ_M1（ＱR₂、Ｑ_M2）によって、メモリゲ
ートスイッチング手段を構成している。

【００９４】図２５、図２６は、書き込み時の動作状態
を示すものである。ここでは、メモリ素子Ｍ₁₁を注目メ
モリ素子として説明する。この場合には、端子Ｃ₁を
「Ｈ」、端子Ｃ₂・・・を「Ｌ」、端子Ｌ₁を「Ｈ」、端
子Ｌ₂・・・を「Ｌ」とする。なお、書き込み時には
「Ｈ」となる電圧（図中参照、図１９の参照参照）
がトランジスタＱ_A1、Ｑ_A2・・・に与えられ、トランジ
スタＱ_A1、Ｑ_A2・・・をオンにしている。また、書き込
み時には「Ｌ」となる電圧（図中参照、図１９の参照
参照）がトランジスタＱ_X1、Ｑ_X2・・・に与えられ、
トランジスタＱ_X1、ＱX₂・・・をオフにしている。した
がって、書き込み時には、トランジスタＱ_B1、Ｑ_B2・・
・がオンであるかオフであるかによって、その列の保護
トランジスタがオンとなるかオフとなるかが決定され
る。

【００９５】ここでは、トランジスタＱ_B1がオンであ
る。したがって、注目メモリ素子Ｍ₁₁の属する列の保護
トランジスタＨ₁₁、Ｈ₂₁・・・がオンとなる。これによ
り、注目メモリ素子Ｍ₁₁に書き込みに必要な電圧が印加
される。

【００９６】一方、トランジスタＱ_B2はオフであるか
ら、保護トランジスタＨ₁₂、Ｈ₂₂・・・は、オフとな
る。したがって、メモリ素子Ｍ₁₂、Ｍ₂₂・・・のメモリ
ゲートは、メモリゲートラインＭＧＬ₁、ＭＧＬ₂・・・
から切り離される。このため、図１７、図１８の太線で
示すような経路が形成されず、誤書き込みや誤消去のお
それを防止することができる。

【００９７】図２７、図２８は、注目メモリ素子Ｍ₁₁か
ら読み出す場合の動作状態を示すものである。この場合
にも、端子Ｃ₁を「Ｈ」、端子Ｃ₂・・・を「Ｌ」、端子
Ｌ₁を「Ｈ」、端子Ｌ₂・・・を「Ｌ」とする。なお、読
み出し時には「Ｌ」となる電圧（図中参照、図１９の
参照参照）がトランジスタＱ_A1、Ｑ_A2・・・に与えら
れ、トランジスタＱ_A1、Ｑ_A2・・・をオフにしている。
また、読み出し時には「Ｈ」となる電圧（図中参照、
図１９の参照参照）がトランジスタＱ_X1、Ｑ_X2・・・
に与えられ、トランジスタＱ_X1、Ｑ_X2・・・をオンにし
ている。したがって、読み出し時には、トランジスタＱ
_Y1、Ｑ_Y2・・・がオンであるかオフであるかによって、
その列の保護トランジスタがオンとなるかオフとなるか
が決定される。

【００９８】ここでは、トランジスタＱ_Y1がオフであ
る。したがって、注目メモリ素子Ｍ₁₁の属する列の保護
トランジスタＨ₁₁、Ｈ₂₁・・・がオフとなる。これによ
り、注目メモリ素子Ｍ₁₁の属する列のメモリ素子Ｍ₁₂・
・・のメモリゲートが、メモリゲートラインＭＧＬ₁、
ＭＧＬ₂・・・から切り離される。したがって、注目メ
モリ素子Ｍ₁₁からの読み出しを行うことができる。さら
に、図１７、図１８の太線で示すような経路が形成され
ず、誤書き込みや誤消去のおそれを防止することができ
る。

【００９９】一方、トランジスタＱ_Y2はオンであるか
ら、保護トランジスタＨ₁₂、Ｈ₂₂・・・は、オンとな
る。したがって、メモリ素子Ｍ₁₂、Ｍ₂₂・・・のメモリ
ゲートには、基準電圧Ｖ_refが印加され、書き込み内容
の変化を防止することができる。

【０１００】ところで、図２２の実施例においては、選
択された列以外の列のコントロールゲートが、保護トラ
ンジスタＨ₁₂、Ｈ₂₂・・・のオフによってフローティン
グにされるので、メモリ素子の強誘電体に電圧が印加さ
れるおそれはない。しかし、選択された行のメモリ素子
Ｈ₁₂においては、フローティング状態となったメモリゲ
ートラインＭＧＬ₁によって、メモリ素子Ｈ₁₁と接続さ
れ、強誘電体のメモリゲート側に電圧が印加される。こ
のため、浮遊容量や配線容量によっては、メモリ素子Ｈ
₁₂の内容が変化してしまうおそれがあった。これに対
し、この実施例によれば、メモリゲートが保護トランジ
スタＨ₁₁、Ｈ₂₁・・・によって切り離されるので、この
ような問題が生じるおそれがない。

【０１０１】図２９、図３０は、スタンバイ時の動作状
態を示すものである。スタンバイ時には、端子Ｃ₁、Ｃ₂
・・・、Ｌ₁、Ｌ₂・・・をすべて「Ｌ」とする。端子Ｌ
₁、Ｌ₂・・・の反転出力Ｒiは、スタンバイ判定回路で
あるアンド回路９１に与えられる。したがって、スタン
バイ判定回路９１からは、「Ｈ」の判定出力ＲOが得ら
れる。これにより、全てのソーススイッチング手段
Ｑ_T1、Ｑ_T2・・・がオンとなり、全ての保護トランジス
タＨ₁₁、Ｈ₁₂・・・、Ｈ₂₁、Ｈ₂₂・・・がオンとなる。
したがって、各メモリ素子の強誘電体層の両端のいずれ
にも基準電圧が印加され、強誘電体層の両端に電位差が
生じない。したがって、スタンバイ時において、全ての
メモリ素子の書き込み内容の変化を防ぐことができる。

【０１０２】なお、図２０のコントロールゲート保護ス
イッチング手段と、図２６のメモリゲート保護スイッチ
ング手段の双方を設けるようにしてもよい。

【０１０３】また、上記各実施例では、ソーススイッチ
ング手段（トランジスタＱ_T1、Ｑ_Ｔ２・・・）によっ
て、ソースラインＳＬ_１、ＳＬ₂・・・を接地電圧とす
るかフローティング状態とするかをスイッチングするよ
うにしている。しかしながら、ソーススイッチング手段
（トランジスタＱ_T1、Ｑ_T2・・・）によって、ソースラ
インＳＬ₁、ＳＬ₂・・・を基準電圧とするかフローティ
ング状態とするかをスイッチングするようにしてもよ
い。

【０１０４】なお、上記各実施例のマトリクス配置に代
えて、図３１に示すようなペアセル構造にしてマトリク
スを構成してもよい。

【図面の簡単な説明】

【図１】この発明の一実施例による不揮発性メモリの回
路図である。

【図２】図１の不揮発性メモリに用いた不揮発性メモリ
素子Ｍの構造を示す図である。

【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す
図である。

【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す
図である。図４Ｂは、図４Ａの特性を測定した時の回路
を示す図である。

【図５】図１の回路において、各モードでの印加電圧を
示す表である。

【図６】他の実施例に用いた基準電圧Ｖ_ref2を示すグラ
フである。

【図７】基準電圧発生回路４０を示す図である。

【図８】ドレイン電流判定回路５０を示す図である。

【図９】定電流源を示す図である。

【図１０】この発明の一実施例による不揮発性メモリの
書き込みモードに於ける各部の電圧状況を示す図であ
る。

【図１１】この発明の一実施例による不揮発性メモリの
読み出しモードに於ける各部の電圧状況を示す図であ
る。

【図１２】この発明の一実施例による不揮発性メモリの
スタンバイモードに於ける各部の電圧状況を示す図であ
る。

【図１３】図１０の回路において、各モードでの印加電
圧を示す表である。

【図１４】ドレインスイッチング手段を設けた実施例の
書き込みモードに於ける各部の電圧状況を示す図であ
る。

【図１５】ドレインスイッチング手段を設けた実施例の
読み出しモードに於ける各部の電圧状況を示す図であ
る。

【図１６】ドレインスイッチング手段を設けた実施例の
スタンバイモードに於ける各部の電圧状況を示す図であ
る。

【図１７】読み出し時における電圧印加経路を示す図で
ある。

【図１８】読み出し時における電圧印加経路を示す図で
ある。

【図１９】コントロールゲート保護スイッチング手段を
設けた実施例の書き込みモードに於ける各部の電圧状況
を示す図である。

【図２０】コントロールゲート保護スイッチング手段を
設けた実施例の書き込みモードに於ける各部の電圧状況
を示す図である。

【図２１】コントロールゲート保護スイッチング手段を
設けた実施例の読み出しモードに於ける各部の電圧状況
を示す図である。

【図２２】コントロールゲート保護スイッチング手段を
設けた実施例の読み出しモードに於ける各部の電圧状況
を示す図である。

【図２３】コントロールゲート保護スイッチング手段を
設けた実施例のスタンバイモードに於ける各部の電圧状
況を示す図である。

【図２４】コントロールゲート保護スイッチング手段を
設けた実施例のスタンバイモードに於ける各部の電圧状
況を示す図である。

【図２５】メモリゲート保護スイッチング手段を設けた
実施例の書き込みモードに於ける各部の電圧状況を示す
図である。

【図２６】メモリゲート保護スイッチング手段を設けた
実施例の書き込みモードに於ける各部の電圧状況を示す
図である。

【図２７】メモリゲート保護スイッチング手段を設けた
実施例の読み出しモードに於ける各部の電圧状況を示す
図である。

【図２８】メモリゲート保護スイッチング手段を設けた
実施例の読み出しモードに於ける各部の電圧状況を示す
図である。

【図２９】メモリゲート保護スイッチング手段を設けた
実施例のスタンバイモードに於ける各部の電圧状況を示
す図である。

【図３０】メモリゲート保護スイッチング手段を設けた
実施例のスタンバイモードに於ける各部の電圧状況を示
す図である。

【図３１】他のマトリクス構成を示す図である。

【図３２】従来の不揮発性メモリの回路を示す図であ
る。

【符号の説明】

ＣＧ・・・コントロールゲートＣＧＬ₁、ＣＧＬ₂・・・コントロールゲートラインＭＧ・・・メモリゲートＭＧＬ₁ 、ＭＧＬ₂・・・メモリゲートラインＤＬ・・・ドレインラインＳＬ₁・・・・ソースラインＭ・・・不揮発性メモリ素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｇ１１Ｃ 16/02 Ｈ０１Ｌ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者淵上貴昭京都府京都市右京区西院溝崎町21番地ローム株式会社内 (72)発明者上野山博巳京都府京都市右京区西院溝崎町21番地ローム株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電型のソース領域およびドレイン領
域、ソース領域とドレイン領域との間に形成された第２導電
型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成され
た導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロー
ルゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した
不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接
続するドレインライン、各列のドレインラインを互いに接続する統合ドレインラ
イン、各列の同一行の不揮発性メモリ素子のメモリゲートを接
続するメモリゲートライン、各行の同一列の不揮発性メモリ素子のソース領域を接続
するソースライン、各行の同一列の不揮発性メモリ素子のコントロールゲー
トを接続するコントロールゲートライン、を備えた不揮発性メモリ。
【請求項２】請求項１の不揮発性メモリにおいて、各ドレインラインごとに設けられ、各ドレインラインを
統合ドレインラインを介してドレイン電流検出手段に接
続するか否かのスイッチングをするドレインスイッチン
グ手段を設け、対象となる不揮発性メモリ素子の接続されたドレインラ
インに設けられたドレインスイッチング手段をオンに
し、他のドレインスイッチング手段をオフとするように
構成したことを特徴とするもの。
【請求項３】請求項１の不揮発性メモリにおいて、さら
に各ドレインラインごとに設けられ、各ドレインライン
をドレイン電流検出手段に接続するか否かのスイッチン
グをするドレインスイッチング手段、各メモリゲートラインごとに設けられ、書き込みのため
のＨレベルの電圧またはＬレベルの電圧を印加するか否
かのスイッチングをするメモリゲートスイッチング手
段、各ソースラインごとに設けられ、各ソースラインを接地
電圧に接続するか否か、または基準電圧に接続するか否
かのスイッチングをするソーススイッチング手段、各コントロールゲートラインごとに設けられ、各コント
ロールゲートラインに基準電圧を印加するか否かのスイ
ッチングをするコントロールゲートスイッチング手段、を備えたもの。
【請求項４】請求項３の不揮発性メモリにおいて、前記
メモリゲートスイッチング手段は、さらに、各メモリゲ
ートラインに基準電圧を印加するか否かのスイッチング
を行なうものであることを特徴とするもの。
【請求項５】請求項３または請求項４の不揮発性メモリ
において、不揮発性メモリ素子の各行に対応して設けられ、第１の
選択入力を受けて、前記ドレインスイッチング手段をオ
ン・オフさせるとともに、第１の選択入力をメモリゲー
トスイッチング手段のオン・オフの少なくとも一条件と
して用いる第１の選択手段、不揮発性メモリ素子の各列に対応して設けられ、第２の
選択入力を受けて、前記ソーススイッチング手段および
コントロールゲートスイッチング手段をオン・オフさせ
る第２の選択手段、を備えたもの。
【請求項６】請求項３、請求項４または請求項５の不揮
発性メモリにおいて、何れの行に対しても選択入力が与えられていない場合に
は、全てのコントロールゲートスイッチング手段をオン
にして、基準電圧を与えるようにしたことを特徴とする
もの。
【請求項７】請求項１、２、３、４、５または６の不揮
発性メモリにおいて、各行の同一列の不揮発性メモリ素子のコントロールゲー
トは、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴とするもの。
【請求項８】請求項７の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のコントロー
ルゲート保護スイッチング手段をオンとし、対象となる
不揮発性メモリ素子の属する列以外の列のコントロール
ゲート保護スイッチング手段をオフとして、読み出しお
よび書き込み動作を行うことを特徴とするもの。
【請求項９】請求項１、２、３、４、５、６または７の
不揮発性メモリにおいて、各列の同一行の不揮発性メモリ素子のメモリゲートは、
メモリゲート保護スイッチング手段を介して、メモリゲ
ートラインに接続されていることを特徴とするもの。
【請求項１０】請求項９の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のメモリゲー
ト保護スイッチング手段をオンとし、対象となる不揮発
性メモリ素子の属する列以外の列のメモリゲート保護ス
イッチング手段をオフとして書き込み動作を行うととも
に、対象となる不揮発性メモリ素子の属する列のメモリ
ゲート保護スイッチング手段をオフとし、対象となる不
揮発性メモリ素子の属する列以外の列のメモリゲート保
護スイッチング手段をオンとして読み出し動作を行うこ
とを特徴とするもの。
【請求項１１】請求項１の不揮発性メモリに情報を書き
込む方法であって、対象となる不揮発性メモリ素子が接続されたコントロー
ルゲートラインに、ゼロよりも大きく、設定最大ドレイ
ン電流に対応する電圧よりも小さい基準電圧を印加し、
他のコントロールゲートラインはフローティング状態と
し、対象となっていない不揮発性メモリ素子が接続されたメ
モリゲートラインに、基準電圧を印加するとともに、対
象となる不揮発性メモリ素子が接続されたメモリゲート
ラインに、前記基準電圧よりも大きいＨレベルの電圧を
印加して、対象となる不揮発性メモリ素子の強誘電体層
を第１の状態に分極させるか、または前記基準電圧より
も小さいＬレベルの電圧を印加して前記強誘電体層を第
２の状態に分極させることにより、情報の書き込みを行
うことを特徴とする書き込み方法。
【請求項１２】請求項１の不揮発性メモリに書き込まれ
た情報を読み出す方法であって、前記不揮発性メモリ素子の強誘電体層が第１の状態に分
極している場合に第１のドレイン電流を生じ、第２の状
態に分極している場合に第２のドレイン電流を生じ、分
極していない場合に第１のドレイン電流と第２のドレイ
ン電流との間であって設定最大ドレイン電流より十分小
さい値の基準電流を生じるような基準電圧を、対象とな
る不揮発性メモリ素子が接続されたコントロールゲート
ラインに印加し、他のコントロールゲートラインはフロ
ーティング状態とし、対象となる不揮発性メモリ素子が接続されたメモリゲー
トラインはフローティング状態とし、他のメモリゲート
ラインに基準電圧を印加し、ドレインラインに流し得る電流が、前記基準電流よりも
小さいか大きいかを判定して、書き込まれた情報を非破
壊的に読み出すこと、を特徴とする読み出し方法。
【請求項１３】請求項１の不揮発性メモリのスタンバイ
方法であって、コントロールゲートラインの全ておよびメモリゲートラ
インの全てに基準電圧を印加するスタインバイ方法。
【請求項１４】書き込み時には請求項１１の書き込み方
法を用い、読み出し時には請求項１２の読み出し方法を
用い、スタンバイ時には請求項１３のスタンバイ方法を
用いる請求項１の不揮発性メモリの動作方法。