JPH0836891A

JPH0836891A - 不揮発性メモリ

Info

Publication number: JPH0836891A
Application number: JP31993994A
Authority: JP
Inventors: Kiyoshi Nishimura; 清西村; Hidenori Hayashi; 秀紀林; Atsushi Muramoto; 淳村本; Takaaki Fuchigami; 貴昭淵上; Hiromi Uenoyama; 博巳上野山
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 1994-01-18
Filing date: 1994-12-22
Publication date: 1996-02-06
Anticipated expiration: 2020-10-26
Also published as: US5541871A; JP3710507B2

Abstract

(57)【要約】【目的】簡易な構成で、非破壊読み出しを行うことの
できる不揮発性メモリを提供することを目的とする。【構成】書き込み時には、チャネルを接地し、コント
ロールゲートＣＧに電圧を印加する。その印加電圧がし
きい値電圧よりも小さいか大きいかにより、強誘電体層
３２の分極方向が異なる。強誘電体層３２がコントロー
ルゲートＣＧ側を正極として分極している場合には、チ
ャネルを形成するためのコントロールゲート電圧Ｖ_CGは
小さくなる（第２の状態に分極）。強誘電体層３２がコ
ントロールゲートＣＧ側を負極として分極している場合
には、チャネルを形成するためのコントロールゲート電
圧Ｖ_CGは大きくなる（第１の状態に分極）。読み出し時
には、コントロールゲートＣＧに、基準電圧Ｖ_refを印
加する。強誘電体層３２が第２の状態に分極している場
合には、大きなドレイン電流が流れ、強誘電体層３２が
第１の状態に分極している場合には、小さなドレイン電
流しか流れない。このドレイン電流を検出することによ
り、読み出しを行なうことができる。また、この際、強
誘電体層３２の記憶内容は破壊されない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は不揮発性メモリに関す
るものである。

【０００２】

【従来の技術】強誘電体を用いた不揮発性メモリが近年
注目を集め、その構造や回路構成が種々提案されてい
る。図２２に、米国特許公報４，８８８，７３３号に開
示された、不揮発性メモリセルの構成を示す。強誘電体
キャパシタ２の両側には、トランジスタ１８，２０が接
続されている。トランジスタ１８，２０のゲートは、ワ
ードライン８に接続されている。また、トランジスタ１
８のソースはビットライン１４に接続され、トランジス
タ２０のソースはビットライン１６に接続されている。

【０００３】トランジスタ１８，２０を導通させるとと
もに、ビットライン１４、１６間に電圧を印加すると、
強誘電体キャパシタ２が分極する。その後、ビットライ
ン１４、１６間の電圧印加を止めても、分極状態は保持
される。印加する電圧の極性を逆にすることにより、分
極の極性を逆にすることができる。これにより、情報を
不揮発的に記憶することができる。

【０００４】記憶された情報を読み出す場合には、強誘
電体キャパシタ２に電圧を印加し、分極状態が反転する
かどうかによって、記憶された分極の状態を知ることが
できる。なお、読み出しによって記憶内容が破壊される
ので、読み出しの直後に再書込を行うようにしている。

【０００５】また、強誘電体キャパシタを用いた不揮発
性メモリとして、２つのキャパシタと２つのトランジス
タとによって１セルを構成したものも提案されている
（米国特許公報第４，８７３，６６４号）。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来の不揮発性メモリには、次のような問題点が
あった。

【０００７】第一に、米国特許公報４，８８８，７３３
号に示されたものでは、１つのセル当たり、強誘電体キ
ャパシタの他に２つのトランジスタが必要であり、構成
が複雑であった。同様に、米国特許公報第４，８７３，
６６４号に示されたものでは、１つのセル当たり、２つ
の強誘電体キャパシタと２つのトランジスタが必要であ
り、構成が複雑であった第二に、読出時に記憶内容を破
壊してしまうので、再書込が必要であり、制御が複雑と
なっていた。

【０００８】この発明は上記のような問題点を解決し
て、簡易な構成で、非破壊読み出しを行うことのできる
不揮発性メモリを提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１の不揮発性メモ
リは、第１導電型のソース領域およびドレイン領域、ソ
ース領域とドレイン領域との間に形成された第２導電型
のチャネル領域、チャネル領域の上に、チャネル領域と
絶縁して形成された導電体層であるメモリゲート、下部
導電体層の上に形成された強誘電体層、強誘電体層の上
に形成された導電体層であるコントロールゲート、を備
えた不揮発性メモリ素子をマトリクス状に接続した不揮
発性メモリであって、各列の同一行の不揮発性メモリ素
子のドレイン領域を接続するドレインライン、各列の同
一行の不揮発性メモリ素子のコントロールゲートを接続
するドレインライン、各行の同一列の不揮発性メモリ素
子のソース領域およびチャネル領域を接続するソースラ
イン、を備えている。

【００１０】請求項２の不揮発性メモリは、請求項１の
不揮発性メモリにおいて、各列のドレインラインを互い
に接続する統合ドレインラインと、各ドレインラインご
とに設けられ、各ドレインラインを統合ドレインライン
を介してドレイン電流検出手段に接続するか否かのスイ
ッチングをするドレインスイッチング手段とを設けると
ともに、対象となる不揮発性メモリ素子の接続されたド
レインラインに設けられたドレインスイッチング手段を
オンにし、他のドレインスイッチング手段をオフとする
ように構成したことを特徴としている。

【００１１】請求項３の不揮発性メモリは、請求項１の
不揮発性メモリにおいて、各列のドレインラインを互い
に接続する統合ドレインラインと、各ドレインラインご
とに設けられ、各ドレインラインを統合ドレインライン
を介してドレイン電流検出手段に接続するか否かのスイ
ッチングをするドレインスイッチング手段と、各ソース
ラインごとに設けられ、各ソースラインを接地電圧に接
続するか否かまたは基準電圧に接続するか否かのスイッ
チングをするソーススイッチング手段、各コントロール
ゲートラインごとに設けられ、書き込みのためのＨレベ
ルの電圧またはＬレベルの電圧を印加するか否かのスイ
ッチングをするコントロールゲートスイッチング手段と
を備えている。

【００１２】請求項４の不揮発性メモリは、請求項３の
不揮発性メモリにおいて、不揮発性メモリの各行に対応
して設けられ、第１の選択入力を受けて、前記ドレイン
スイッチング手段をオン・オフさせるとともに、第１の
選択入力をコントロールゲートスイッチング手段のオン
・オフの少なくとも一条件として用いる第１の選択手段
と、不揮発性メモリの各列に対応して設けられ、第２の
選択入力を受けて、前記ソーススイッチング手段をオン
・オフさせる第２の選択手段とを備えている。

【００１３】請求項５の不揮発性メモリは、請求項３ま
たは請求項４の不揮発性メモリにおいて、各コントロー
ルゲートラインに、それぞれ不揮発性メモリ素子のしき
い値電圧と実質的に等しい基準電圧を供給する基準電圧
発生回路が接続されていることを特徴とする。

【００１４】請求項６の不揮発性メモリは、請求項３ま
たは請求項４の不揮発性メモリにおいて、何れの行にも
選択入力が与えられていない場合には、すべてのコント
ロールゲートスイッチング手段をオフにして、コントロ
ールゲートに基準電圧を与え、すべてのソーススイツチ
ング手段をオンにして、接地電圧を与えるようにしたこ
とを特徴とする。

【００１５】請求項７の不揮発性メモリは、請求項ｌ、
２、３、４、５または６の不揮発性メモリにおいて、各
列の同一行の不揮発性メモリ素子のコントロールゲート
は、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴とする。

【００１６】請求項８の不揮発性メモリは、請求項７の
不揮発性メモリにおいて、対象となる不揮発性メモリ素
子の属する列のコントロールゲート保護スイッチング手
段をオンとして、対象となる不揮発性メモリ素子の属す
る列以外の列のコントロールゲート保護スイッチング手
段をオフとして、読み出しおよび書き込み動作を行うこ
とを特徴とする。

【００１７】請求項９の不揮発性メモリは、請求項１、
２、３、４、５、６または７の不揮発性メモリにおい
て、各列の同一行の不揮発性メモリ素子のドレイン領域
は、ドレイン保護スイッチング手段を介して、ドレイン
ラインに接続されていることを特徴とする。

【００１８】請求項１０の不揮発性メモリは、請求項９
の不揮発性メモリにおいて、対象となる不揮発性メモリ
素子の属する行のドレイン保護スイッチング手段をオン
として、対象となる不揮発性メモリ素子の属する行以外
の行のドレイン保護スイッチング手段をオフとして、読
み出しおよび書き込み動作を行うことを特徴とする。

【００１９】請求項１１の書き込み方法は、対象となる
不揮発性メモリ素子が接続されたソースラインを接地
し、他のソースラインをフローティング状続とし、対象
となっていない不揮発性メモリ素子が接続されたコント
ロールゲートラインに、不揮発性メモリ素子のしきい値
電圧と実質的に等しい電圧を基準電圧として印加すると
ともに、対象となる不揮発性メモリ素子が接続されたコ
ントロールゲートラインに、前記基準電圧よりも大きい
Ｈレベルの電圧を印加して、対象となる不揮発性メモリ
素子の誘電体層を第１の状態に分極させるか、または前
記基準電圧よりも小さいＬレベルの電圧を印加して、対
象となる不揮発性メモリ素子の誘電体層を第２の状態に
分極させることにより、情報の書き込みを行うことを特
徴とする。

【００２０】請求項１２の読み出し方法は、対象となる
不揮発性メモリ素子が接続されたソースラインを接地
し、他のソースラインをフローティング状態とし、全て
のコントロールゲートラインに、不揮発性メモリ素子の
しきい値電圧と実質的に等しい電圧を基準電圧として印
加し、対象となる不揮発性メモリが接続されたドレイン
ラインに流し得る電流が、前記しきい値電圧に対応する
電流よりも小さいか大きいかを判定して、書き込まれた
情報を非破壊的に読み出すことを特徴とする。

【００２１】請求項１３スタンバイ方法は、コントロー
ルゲートラインの全てに不揮発性メモリ素子のしきい値
電圧と実質的に等しい電圧を基準電圧を印加し、ソース
ラインの全てに接地電圧を印加することを特徴とする。

【００２２】請求項１４の動作方法は、書き込み時には
請求項１１の書き込み方法を用い、続み出し時には請求
項１２の読み出し方法を用い、スタンバイ時には請求項
１３のスタンバイ方法を用いることを特徴とする。

【００２３】

【作用および発明の効果】請求項１の不揮発性メモリ
は、同一行の不揮発性メモリ素子のコントロールゲート
をコントロールゲートラインによって接続し、同一列の
不揮発性メモリ素子のソース領域およびチャネル領域を
ソースラインによって接続している。したがって、各行
のコントロールゲートラインおよび各列のソースライン
に印加する電圧を選択して、所望の素子に対する書き込
み読み出しを行うことができる。

【００２４】請求項２の不揮発性メモリは、対象となる
不揮発性メモリ素子の接続されたドレインラインに設け
られたドレインスイッチング手段をオンにし、他のドレ
インスイッチング手段をオフとするように構成したこと
を特徴としている。したがって、読み出し動作の際に、
対象となるドレインライン以外のドレインラインの電流
による影響を排除することができる。

【００２５】請求項３の不揮発性メモリは、各ドレイン
ラインごとにドレインスイッチング手段と、各ソースラ
インごとにソーススイッチング手段とを備えている。し
たがって、これらのスイッチング手段を制御して、対象
とする素子を選択して、書き込み、読み出しを行うこと
ができる。

【００２６】請求項４の不揮発性メモリは、各行ごとに
第１の選択手段を備えており、各列ごとに第２の選択手
段を備えている。したがって、対象とする素子の属す
る、行および列に対応する選択手段に選択入力を与える
ことにより、対象とする素子を選択して、書き込み、読
み出しを行うことができる。

【００２７】請求項５の不揮発性メモリは、各コントロ
ールゲートラインに、それぞれ不揮発性メモリ素子のし
きい値電圧と実質的に等しい基準電圧を供給する基準電
圧発生回路が接続されている。したがって、ソースライ
ンが接地された場合であっても、各素子に書き込まれた
内容が変化してしまうおそれがない。

【００２８】請求項６の不揮発性メモリは、何れの行に
も選択入力が与えられていない場合には、すべてのソー
ススイッチング手段をオンにして、接地電圧を与えるよ
うにしている。したがって、書き込み、読み出しが行わ
れていない際に、強誘電体層の両端に不測の電圧が印加
されて、記録内容が変化してしまうおそれがない。

【００２９】請求項７、請求項８の不揮発性メモリは、
各列の同一行の不揮発性メモリ素子のコントロールゲー
トは、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴とする。したがって、対象となる素子の属する列以
外の列のコントロールゲート保護スイッチング手段をオ
フにして、対象となる素子以外の素子に対する、電圧の
まわりこみを防止することができる。すなわち、対象と
なる素子以外の素子に対する、誤書き込み、誤消去を防
止することができる。

【００３０】請求項９、請求項１０の不揮発性メモリ
は、各列の同一行の不揮発性メモリ素子のドレイン領域
は、ドレイン保護スイッチング手段を介して、ドレイン
ラインに接続されていることを特徴としている。したが
って、対象となる素子の属する行以外の行のドレイン保
護スイッチング手段をオフにして、対象となる素子以外
の素子に対する、電圧のまわりこみを防止することがで
きる。すなわち、対象となる素子以外の素子に対する、
誤書き込み、誤消去を防止することができる。

【００３１】請求項１１の書き込み方法および請求項１
４の動作方法は、対象となる素子のみに対し、ソースを
接地し、かつコントロールゲートラインにＨまたはＬの
電圧を印加するようにしている。したがって、対象とな
っていない素子に対して影響を与えず、対象となる素子
に対してのみ書き込みを行うことができる。

【００３２】請求項１２の読み出し方法および請求項１
４の動作方法は、対象となる素子のみに対し、ソースを
接地し、かつコントロールゲートラインに基準電圧を印
加するようにしている。したがって、対象となっていな
い素子に対して影響を与えず、対象となる素子からの読
み出しを行うことができる。

【００３３】請求項１３のスタンバイ方法および請求項
１４の動作方法は、コントロールゲートラインの全てに
不揮発性メモリ素子のしきい値電圧と実質的に等しい電
圧を基準電圧を印加し、ソースラインの全てに接地電圧
を印加することを特徴としている。したがって、スタン
バイ状態において、各素子の書き込み内容が変化するお
それがない。

【００３４】

【実施例】図２に、この発明の一実施例による不揮発性
メモリ素子Ｍの構造を示す。シリコン基板２０に、ソー
ス領域２２とドレイン領域２４が形成されている。チャ
ネル領域２６の上には、酸化シリコン（SiO₂)や窒化シ
リコン(SiN)等による絶縁層２８が設けられている。絶
縁層２８の上には白金等による下部導電体層３０が設け
られている。その上にはＰＺＴ等の強誘電体層３２が設
けられ、さらにその上には白金等による上部導電体層３
４が設けられている。なお、下部導電体層３０、上部導
電体層３４としては上記白金の他に、RuOx,IrOx,ITO等
の酸化物導電体や、Pb,Au,Ag,Al,Ni等の金属を用いるこ
とができる。

【００３５】図２の不揮発性メモリ素子Ｍを記号で表す
と、図３のようになる。上部導電体層３４にはコントロ
ールゲート電極ＣＧが接続され、下部導電体層３０には
メモリゲート電極ＭＧが接続され、ソース領域２２には
ソース電極Ｓが接続され、ドレイン領域２４にはドレイ
ン電極Ｄが接続されている。

【００３６】この不揮発性メモリ素子Ｍに情報を記録す
る場合には、コントロールゲート電極ＣＧとメモリゲー
ト電極ＭＧとの間に、電圧を印加する。これにより、強
誘電体３２が分極し、電圧を取り去った後も分極状態を
維持する。印加する電圧の極性を変えることにより、極
性の異なる２つの分極状態を得ることができる。たとえ
ば、コントロールゲート電極ＣＧ側に対してメモリゲー
ト電極ＭＧに低い電圧を与えると、強誘電体３２はコン
トロールゲート電極ＣＧ側を負極性として分極する（第
１の状態に分極）。反対に、メモリゲート電極ＭＧ側に
高い電圧を与えると、強誘電体３２はコントロールゲー
ト電極ＣＧ側を正極性として分極する（第２の状態に分
極）。このようにして、２つの状態を不揮発的に記録す
ることができる。

【００３７】不揮発性メモリ素子Ｍを、図４Ｂのように
接続して、その特性を測定した結果を図４Ａに示す。コ
ントロールゲートＣＧとメモリゲートＭＧとを短絡し、
コントロールゲートＣＧに印加する電圧を変化させた場
合、ドレイン電続Ｉ_Dがどのように変化するのかを示し
たのが、図４Ａの特性曲線βである。なお、強誘電体層
３２のキャパシタは、絶縁層２８のキャパシタに比べて
極めて大きい。したがって、強誘電体層３２が分極して
いない状態におけるコントロールゲートＣＧとドレイン
電流の関係（特性）は、コントロールゲートＣＧとメモ
リゲートＭＧとを短絡した時の特性にほぼ近似すること
ができる。

【００３８】この特性曲線βから明らかなように、強誘
電体層３２の両端が短絡されている場合（上記のように
強誘電体が分極していない場合とほぼ等価である）に
は、この不揮発性メモリ素子ＭはＶ_refのしきい値電圧
を有することが分る。つまり、不揮発性メモリ素子Ｍ
は、外部から電圧を印加しなくとも、メモリゲートＭＧ
を負として、基板（チャネル）Ｂを正とした電圧が印加
されたと等しい電荷を有するように形成されている。な
お、このしきい値電圧Ｖ_refは、製造時の動作定数を選
択することにより調整可能である。

【００３９】このような特性を利用すれば、メモリゲー
トＭＧを用いなくとも書き込みが可能である。たとえ
ば、基板（チャネル）Ｂを接地し、コントロールゲート
ＣＧにしきい値電圧Ｖ_refよりも高い電圧を与えると、
絶縁層２８のキャパシタと強誘電体層３２のキャパシタ
等によって定まる分圧比に応じて、強誘電体層３２の両
端に電圧が生じる。これにより、強誘電体３２はコント
ロールゲート電極ＣＧ側を負極性として分極する（第１
の状態に分極）。反対に、基板（チャネル）Ｂを接地
し、コントロールゲートＣＧにも接地電圧を与えると、
強誘電体３２はコントロールゲート電極ＣＧ側を正極性
として分極する（第２の状態に分極）。このようにし
て、メモリゲートＭＧを用いなくとも、２つの状態を不
揮発的に記録することができる。

【００４０】コントロールゲート電極ＣＧ側を正極とし
て分極している場合（第２の状態に分極している場合）
には、チャネルを形成するために必要なコントロールゲ
ート電極ＣＧの電圧は小さくなる。また、コントロール
ゲート電極ＣＧ側を負極として分極している場合（第１
の状態に分極している場合）には、チャネルを形成する
ために必要なコントロールゲート電極ＣＧの電圧は大き
くなる。したがって、両電圧の間にある電圧をコントロ
ールゲート電極ＣＧに与え、チャネルが形成されるか否
かによって、記録した情報の読み出しを行うことができ
る。

【００４１】上記の関係を、図４Ａ、図４Ｂを用いて説
明する。図４Ａにおいて、曲線βは、コントロールゲー
ト電極ＣＧとメモリゲート電極ＭＧを短絡した場合の、
コントロールゲート電圧Ｖ_CGとドレイン電流Ｉ_Dの特性
を示すものである。コントロールゲート電圧Ｖ_CGを上昇
させていくと、ドレイン電流Ｉ_Dは増加する。さらにコ
ントロールゲート電圧Ｖ_CGを上昇させると、抵抗Ｒによ
って決定される設定最大ドレイン電流Ｉ_OMAXにて、ドレ
イン電流の増加が止る。

【００４２】曲線αは、コントロールゲート電極ＣＣ側
を正極として、強誘電体３２が分極している場合（第２
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を求すが、強誘電体
３２の分極の影響により、小さなコントロールゲート電
圧Ｖ_CGにてドレイン電流が流れている。また、小さなコ
ントロール電圧Ｖ_CGにてドレイン電流が設定最大ドレイ
ン電流Ｉ_OMAXに達している。

【００４３】曲線γは、コントロールゲート電極ＣＧ側
を負極として、強誘電体３２が分極している場合（第１
の状態に分極している場合）の、特性を示すものであ
る。曲線βの場合と同じような傾向を示すが、強誘電体
３２の分極の影響により、大きなコントロールゲート電
圧Ｖ_CGにてドレイン電流が流れ始めている。また、大き
なコントロール電圧Ｖ_CGにてドレイン電流が設定最大ド
レイン電流Ｉ_OMAXに達している。

【００４４】読み出しの際には、前記しきい値電圧Ｖ
_refを基準電圧としてコントロールゲートＣＧに与え
る。この時のドレイン電流Ｉ_Dが、基準電流Ｉ_sよりも大
きいか（点Ｘ）、小さいか（点Ｙ）により、記憶されて
いる情報を知ることができる。なお、点Ｘと点Ｙとを識
別できるような電圧であれば、しきい値電圧Ｖ_ref以外
の電圧を基準電圧として与えても読み出しを行うことが
できる。しかし、上述のように、実質的にしきい値電圧
Ｖ_refと等しい電圧を基準電圧として用いれば、（しき
い値電圧Ｖ_refと相殺されて）読み出し時に強誘電体層
３２の両端に外部印加電圧による影響が与えられず、書
き込み内容を変化させることなく読み出すことができ
る。

【００４５】次に、図３の不揮発性メモリ素子Ｍをマト
リクス状に接続して構成した不揮発性メモリを、図ｌに
示す。各列の同一行にあるメモリ素子（たとえば、
Ｍ₁₁、Ｍ1₂、Ｍ₁₃・・・）のドレインＤは、ドレインラ
インＤＬ₁、ＤＬ₂、ＤＬ₃・・・に接続されている。各
ドレインラインＤＬ₁、ＤＬ₂、ＤＬ₃・・・は、それぞ
れ、ドレインスイッチング手段であるトランジスタ
Ｑ_O1、Ｑ_O2、Ｑ_O3・・・を介して、統合ドレインライン
ＤＬに接続されている。統合ドレインラインＤＬには、
抵抗Ｒを介して電源電圧Ｖ_DDが接続されている。

【００４６】各列の同一行にあるメモリ素子（たとえ
ば、Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・・・）の、コントロールゲート
電極ＣＧは、コントロールゲートラインＣＧＬ₁、ＣＧ
Ｌ₂、ＣＧＬ₃・・・に接続されている。また、各行の同
一列にあるメモリ素子（たとえば、Ｍ₁₂、Ｍ₂₂、Ｍ₃₂・
・・）の、ソース電極Ｓおよび基板（チャネル）Ｂは、
ソースラインＳＬ₁、ＳＬ₂、ＳＬ₃・・・に接続されて
いる。なお、各メモリ素子のメモリゲートは、どこにも
接続されず、フローティング状態にされている。

【００４７】図５に、メモリ素子Ｍ₂₂を対象とした場合
の、書込時、読出時、スタンバイ時に、各ラインに与え
る電圧を表にして示す。

【００４８】書込時には、ソースラインＳＬ₂だけを接
地電圧とし、他のソースラインＳＬ₁、ＳＬ₃・・・はフ
ローティング状態としている。さらに、コントロールゲ
ートラインＣＧＬ₂だけに、記録する情報の電圧（５Ｖ
（Ｖ_DD）または接地電圧）を与え、他のコントロールゲ
ートラインＣＧＬ₁、ＣＧＬ₃・・・には基準電圧（しき
い値電圧）Ｖ_refを与えている。

【００４９】ソースラインＳＬ₁、ＳＬ₃・・・は、フロ
ーティング状態であるから、これに接続されたメモリ素
子Ｍ₁₁、Ｍ₂₁、Ｍ₃₁・・・、Ｍ₁₃、Ｍ₂₃、Ｍ₃₃・・・
は、コントロールゲートＣＧに電圧が印加されても、さ
れなくても、強誘電体層３２の両端には電圧が生じな
い。したがって、これらの素子には、書き込みによる影
響が与えられない。ソースラインＳＬ₂は接地電圧であ
るから、これに接続されたメモリ素子Ｍ₁₂、Ｍ₂₂、Ｍ₃₂
・・・は、コントロールゲートＣＧに印加される電圧に
よって、強誘電体層３２の両端に電圧が生じる。ここ
で、メモリ素子Ｍ₁₂とＭ₃₂のコントロールゲートＣＧに
は、基準電圧Ｖ_refが印加されているので、強誘電体層
３２の両端には電圧が生じない。メモリ素子Ｍ₂₂のコン
トロールゲートＣＧには、Ｖ_DDまたは接地電圧が印加さ
れている。したがって、メモリ素子Ｍ₂₂の強誘電体層３
２の両端には電圧が生じる。

【００５０】このようにして、メモリ素子Ｍ₂₂の強誘電
体層３２のみに、記録する情報に応じた電圧が印加され
て分極が行われる。つまり、記録する情報に応じて、メ
モり素子Ｍ₂₂の強誘電体層３２が、第ｌの状態または第
２の状態に分極する。

【００５１】読出時には、ソースラインＳＬ₂だけを接
地電圧とし、他のソースラインＳＬ₁、ＳＬ₃・・・はフ
ローティング状態としている。さらに、全てのコントロ
ールゲートラインＣＧＬ₁、ＣＣＬ₂、ＣＧＬ₃・・・に
基準電圧Ｖ_refを与えている。また、対象となるメモリ
素子Ｍ₂₂が接続されたドレインラインＤＬ₂のトランジ
ス夕Ｑ_O2のみをオンにして、統合ドレインラインＤＬに
接続する。

【００５２】ソースラインＳＬ₁、ＳＬ₃・・・は、フロ
ーティング状態である。したがって、これに接続された
メモリ素子Ｍ₁₁、Ｍ₁₂、Ｍ₁₃・・・、Ｍ₁₃、Ｍ₂₃、Ｍ₃₃
・・・は、オンであるかオフであるかにかかわらず、ド
レイン電流を流さない。また、ドレインラインＤＬ₁、
ＤＬ₃・・・のトランジスタＱ_O1、Ｑ_O3・・・はオフで
ある。したがって、ドレインラインＤＬ₁、ＤＬ₃・・・
に接続されたメモリ素子Ｍ1₁、Ｍ₁₂、Ｍ₁₃・・・Ｍ₃₁、
Ｍ₃₂、Ｍ₃₃・・・は、オンであるかオフであるかにかか
わらず、ドレイン電流を流さない（図５において、これ
らの素子に関しＩ＝Ｏとしているのはこの意味であ
る）。したがって、メモリ素子Ｍ₂₂の書き込み内容に応
じて（強誘電体層の分極方向に応じて）、統合ドレイン
ラインＤＬに、設定最大ドレイン電流Ｉ_OMAXか（図４の
点Ｘ）、Ｏか（図４の点Ｙ）の電流が流れる。この２つ
の状態を、基準電流Ｉ_Sによって判断し（つまり、基準
電流Ｉ_Sよりも大きいか小さいかによって判断し）、情
報を読み出すことができる。つまり、非破壊的に記録情
報を読み出すことができる。

【００５３】以上のようにして、所望のメモリ素子に対
して、記録、読み出しを行うことができる。

【００５４】上記の実施例では、書き込みのためにメモ
リゲートＭＧに印加する基準電圧をしきい値電圧と等し
い電圧とし、読み出しのためにメモリゲートＭＧに印加
する基準電圧をしきい値電圧と等しい電圧としている。
したがって、書き込み、読み出しの際に、対象となるメ
モリ素子以外の素子に与える影響を小さくすることがで
きる。また、書き込み時の電圧と読み出し時の電圧を等
しくすることにより、周辺回路を簡素化することができ
る。

【００５５】なお、書き込みのためにメモリゲートＭＧ
に印加する電圧は、設定最大ドレイン電続Ｉ_OMAXとゼロ
との間の電流に対応する電圧（中間電圧）であれば、読
み出しのためにメモリゲートＭＧに印加する電圧と異な
っていてもよい。

【００５６】ところで、図ｌの回路を動作させるには、
基準電圧Ｖ_refを発生する回路が必要である。図４から
も明らかなように、メモリを構成するメモリ素子に合致
した、正確な基準電圧Ｖ_refが得られなければ、誤まっ
た読み出しや書き込みを生じるおそれがある。この実施
例では、図６に示すような基準電圧発生回路４０を用い
ることによって、適正な基準電圧Ｖ_refを得るようにし
ている。

【００５７】図において、基準電圧発生用素子４２は、
基準電圧Ｖ_refを必要としているメモリ素子Ｍと同じ構
造のものを用いる。つまり、集積回路において、同じプ
ロセスでメモリ素子Ｍと同時に形成する。コントロール
ゲート電極ＣＧ、メモリゲート電極ＭＧ、ドレイン電極
Ｄを短絡するとともに、ドレイン電極Ｄに基準電流ＩS
（図４参照）の定電流源４４を接続する。この素子４２
は、コントロールゲート電極ＣＧとメモリゲート電極Ｍ
Ｇが短絡されているので、図４のβで示す特性を有す
る。また、ドレインにはＩ_Sの電流が与えられているの
で、コントロールゲート電極ＣＧの電圧は、基準電圧Ｖ
_refとなる。素子４２は、メモリ素子Ｍと同じ構造、同
じプロセスで作られる。したがって、製造時や動作時に
メモリ素子Ｍの特性が変動しても、素子４２の特性も同
じように変動するので、この基準電圧Ｖ_refは、当該メ
モリ素子Ｍとの相対的な関係において適切な値を維持で
きる。

【００５８】なお、中間電圧が必要な場合には、電流源
４４に代えて、その中間電圧に対応した電流源を設けれ
ばよい。

【００５９】また、図１の回路を動作させるには、ドレ
イン電流を判定する回路が必要である。上記図ｌの説明
においては、ドレインラインＤＬに流れるドレイン電流
が基準電流Ｉ_Sよりも大きいか小さいかによって、注目
するメモリ素子Ｍ₂₂の記録情報を判定する方法を説明し
た。つまり、注目するメモリ素子Ｍ₂₂が第１の状態に分
極している場合には、基準電流Ｉ_Sよりも小さいドレイ
ン電流Ｉ_Dしか流れず、第２の状態に分極している場合
には、基準電流Ｉ_Sよりも大きいドレイン電流Ｉ_Dが流れ
るように、統合ドレインラインＤＬに抵抗Ｒを介して電
源電圧Ｖ_DDを与えている。この統合ドレインラインＤＬ
を流れる電流を、電流計測回路で計測すれば、判定を行
うことができるが、回路構成が複雑となる。

【００６０】そこで、図７のような、ドレイン電流判定
回路５０を用いることもできる。この場合、図１の抵抗
Ｒは不要である。第ｌの電流判定用素子５２、第２の電
流判定用素子５４は、メモリ素子Ｍと同じ構造、同じプ
ロセスで作られたものである。素子５２のドレイン電極
Ｄには、設定最大ドレイン電流Ｉ_OMAXの約１／２の電流
Ｉ_S（しきい値電圧に対応した電圧）の定電流源５６が
接続されている。また、素子５４のドレイン電極Ｄに
は、Ｉ_S／２の定電流源５８が接続されている。この回
路の端子６０に、統合ドレインラインＤＬ（図ｌ）を接
続する。

【００６１】注目するメモリ素子Ｍ₂₂が、第２の状態に
分極しており、Ｉ_Sを越えるドレイン電流を流す能力を
有している場合には、定電流源５６の電流Ｉ_Sが、当該
メモリ素子Ｍ₂₂に流れ込み、素子５２には流れ込まな
い。このため素子５２がｏｆｆとなり、素子５４もｏｆ
ｆとなる。また、注目するメモリ素子Ｍ₂₂が、第１の状
態に分極しており、Ｉ_Sを越えるドレイン電流を流す能
力を有していない場合には、定電流源５６の電流Ｉ
_Sが、当該メモリ素子Ｍ₂₂に流れ込まないため、素子５
２には流れ込む。このため素子５２がｏｎとなり、素子
５４もｏｎとなる。したがって、読み出し出力端子６３
から、注目するメモリ素子Ｍ₂₂に書き込まれた情報に対
応した読み出し出力を得ることができる。この判定回路
５０においても、図６と同様、素子５６、５８がメモリ
素子Ｍと同じ構造、同じプロセスで作られているので、
特性変動による誤動作がない。

【００６２】なお、動作入力端子６１が「Ｌ」である場
合には、トランジスタ５３がｏｆｆであるので、上記の
ように動作する。しかし、動作入力端子６１が「Ｈ」で
ある場合には、トランジスタ５３がｏｎとなり、定電流
源５６の電流がトランジスタ５３を介して流れるので、
読み出し出力端子６３は「Ｌ」に固定される。

【００６３】なお、図６、図７の定電流源は、図８のよ
うな回路によって実現できる。メモり素子Ｍと同じ構成
の電流発生用素子６２の、メモリゲート電極ＭＧとコン
トロールゲート電極ＣＧとを短絡し、これに電源電圧Ｖ
_DDを与えている。また、ドレイン電極Ｄには、カレント
ミラ一回路５５の入力側が接続されている。したがっ
て、素子６２のドレインには、素子形状・能力に応じた
設定最大ドレイン電流I_OM_AXが続れる。カレントミラ一
回路５５の出力側５５ａには、抵抗Ｒａが接続されてい
る。この抵抗Ｒａの抵抗値を選択することにより、出力
側５５ａから、基準電流Ｉ_S（Ｉ_OMAX／２）を得ること
ができる。同様に、出力側５５ｂには、Ｉ_S／２（Ｉ
_OMAX／４）の電流が得られるような抵抗Ｒｂが接続され
ている。

【００６４】なお、上記実施例では、抵抗値を変えるこ
とによって所望の出力電流を得ているが、出力側のトラ
ンジスタの幅（トランジスタワイド）を変えてトランジ
スタの特性を変化させ、所望の出力電流を得るようにし
てもよい。また、双方を変化させて所望の出力電流を得
てもよい。

【００６５】この回路においても、メモリ素子Ｍと同じ
構造、同じプロセスで作った素子６２によって基本とな
る設定最大ドレイン電流Ｉ_omaxを得ているので、変動誤
差をキャンセルすることができる。

【００６６】図９に、図６の基準電圧発生回路４１、図
７のドレイン電流判定回路５０を用いて不揮発性メモリ
を構成した場合の回路図を示す。図面では、簡単のた
め、２×２のマトリクス部分のみを表しているが、ｎ×
ｎ個のメモリ素子Ｍを配置している。記録時における各
端子への印加電圧の状況を図１２に示す。なお、ここで
は、メモリ素子Ｍ₂₂に書き込みを行うものとする。端子
Ｗ／Ｒは、書き込みの際には「Ｈ」とする。これによ
り、ドレイン電流判定回路５０の動作人力端子６１が
「Ｈ」となって、ドレイン電流判定回路５０は読み出し
動作を行わない（読み出し出力端子６３を「Ｌ」に固定
する）。なお、この実施例では、「Ｈ」を５Ｖ、「Ｌ」
を０Ｖとした。また、メモリ素子のしきい値電圧Ｖ_ref
（図４Ａ参照）を２．５Ｖとした。

【００６７】書き込みの対象となるメモリ素子Ｍ₂₂が属
する行の端子Ｃ₂のみを「Ｈ」とし、他の行の端子Ｃ₁・
・・を「Ｌ」にする。これを受けて、第１の選択手段Ｃ
Ｓ₁、ＣＳ₂・・・のうち、対象となるメモリ素子Ｍ₂₂が
属する行の選択手段ＣＳ₂は、トランジスタＱ_M2をオン
にする。他の行の選択手段ＣＳ₁・・・は、トランジス
夕Ｑ_M1・・・をオフにする。

【００６８】また、書き込みの対象となるメモリ素子Ｍ
₂₂が属する列の端子Ｌ₂のみを「Ｈ」とし、他の列の端
子Ｌ₁・・・を「Ｌ」にする。これにより、対象となる
メモリ素子Ｍ₂₂の属する列のソーススイッチング手段Ｑ
_S2がオンとなり、その他の列のソーススイッチング手段
Ｑ_S1・・・がオフとなる。したがって、対象となるメモ
り素子Ｍ₂₂が属する列のソースラインＳＬ₂が接地さ
れ、他の列のソースラインＭＧＬ₁・・・がフローティ
ング状態となる。

【００６９】この状態で、記録したい電圧（情報）を、
端子ＩＮから「Ｈ」または「Ｌ」で与える。この電圧
は、トランジスタＱ_R2（端子Ｗ／ＲがＨの時にオン）、
トランジスタＱ_M2（端子Ｃ₂がＨの時にオン）を介し
て、対象となるメモリ素子Ｍ₂₂が属する行のコントロー
ルゲートラインＣＧＬ₂に印加される。なお、他の行の
コントロールゲートラインＣＧＬ₁・・・には、端子Ｃ₁
・・・が「Ｌ」であるため、トランジスタＱ_M1・・・が
オフとなって、基準電圧Ｖ_refが印加される。

【００７０】メモリ素子Ｍ₂₂のソース、基板（チャネ
ル）には接地電圧が印加され、コントロールゲートには
記録したい電圧が印加される。したがって、メモリ素子
Ｍ₂₂の強誘電体層は、記録したい電圧に応じて分極す
る。なお、記録したい電圧は、メモリ素子Ｍ₂₂と同じ行
のメモリ素子Ｍ₂₁・・・のコントロールゲートにも印加
される。しかし、メモリ素子Ｍ₂₁・・・のソース、基板
は、フローティング状態とされているので、これらの強
誘電体層は書き込み電圧の影響を受けない。また、メモ
リ素子Ｍ₂₂と同じ列のメモリ素子Ｍ₂₁・・・のソース、
基板にも、接地電圧が印加される。しかし、メモリ素子
Ｍ₁₂・・・のコントロールゲートには、基準電圧Ｖ_ref
が印加されるので、これらの強誘電体層は書き込み電圧
の影響を受けない。

【００７１】なお、対象となるメモリ素子Ｍ₂₂と行、列
の双方が異なるメモリ素子Ｍ₁₁・・・においては、ソー
ス、基板がフローティング状態にされ、コントロールゲ
ートに基準電圧Ｖ_refが印加されているので、これらの
強誘電体層は書き込み電圧の影響を受けない。

【００７２】以上のように、対象となるメモリ素子Ｍ₂₂
のみに対し、選択的に書き込みを行うことができる。

【００７３】図１０に、読み出しの際の動作状況を示
す。なお、ここでは、メモリ素子Ｍ₂₂を対象として読み
出しを行うものとする。図１２にあるように、端子Ｗ／
Ｒを「Ｌ」、端子Ｃ₁に「Ｌ」、端子Ｃ₂に「Ｈ」、端子
Ｌ₁に「Ｌ」、端子Ｌ₂に「Ｈ」を印加する。読み出し出
力は、端子ＯＵＴに得られる。

【００７４】端子Ｗ／Ｒは、読み出しの際には「Ｈ」と
する。これにより、ドレイン電流判定回路５０の動作入
力端子６１が「Ｌ」となって、ドレイン電流判定回路５
０は読み出し動作を行なう。つまり、ドレイン電流に基
づいて記録された情報を判定し、端子ＯＵＴから出力す
る。また、端子Ｗ／Ｒを「Ｌ」とすることにより、トラ
ンジスタＱ_R1、Ｑ_R2・・・がオフとなって、端子ＩＮの
電圧が、コントロールゲートラインに影響を与えること
がないようにしている。

【００７５】読み出しの対象となるメモリ素子Ｍ₂₂が属
する行の端子Ｃ₂、列の端子Ｌ₂のみを「Ｈ」とする点
は、書き込みの場合と同様である。したがって、メモリ
素子Ｍ2₂の属するドレインラインＤＬ₂のドレインスイ
ッチング手段であるトランジス夕Ｑ_O2がオンとなり、他
のドレインラインＤＬ₁のトランジスタＱ_O1がオフとな
る。さらに、対象となるメモリ素子Ｍ₂₂が属する列のソ
ースラインＳＬ₂が接地され、他の列のソースラインＭ
ＧＬ₁・・・がフローティング状態となる。また、対象
となるメモリ素子Ｍ₂₂の属するコントロールゲートライ
ンＣＧＬ₂を含めて、全てのメモリ素子のコントロール
ゲートラインＣＧＬ₁・・・に基準電圧Ｖ_refが印加され
る。

【００７６】メモリ素子Ｍ₂₂のソース、基板は接地さ
れ、コントロールゲートには基準電圧Ｖ_refが印加され
る。したがって、メモリ素子Ｍ₂₂の強誘電体が第２の状
態に分極していれば図４Ａの点Ｘの電流に対応するチャ
ネルが形成され、第１の状態に分極していればチャネル
が形成されない（点Ｙ）。さらに、メモリ素子Ｍ₂₂のソ
ースは接地されているので、メモリ素子Ｍ₂₂は、形成さ
れたチャネルに応じた電流を流す能力を有する状態とな
る。

【００７７】なお、メモリ素子Ｍ₂₂と同じ行のメモリ素
子Ｍ₂₁・・・においては、ソース、基板がフローティン
グ状態とされるので、電流を流す能力を有する状態とは
ならない。また、メモリ素子Ｍ₂₂と同じ列のメモリ素子
Ｍ₁₂・・・のソース、基板にも接地電圧が与えられる
が、トランジスタＱ_O1がオフであるため、電流を流す能
力を有する状態とはならない。また、メモリ素子Ｍ₂₂と
行、列の双方が異なるメモリ素子Ｍ₁₁・・・において
も、ソースがフローティング状態とされるので、チャネ
ルが形成されず、電流を流す能力を有する状態とはなら
ない。

【００７８】したがって、メモリ素子Ｍ₂₂の属する行の
ドレインラインＤＬ₂は、記録内容に応じた電流能力を
有することとなる。統合ドレインラインＤＬには、この
ドレインラインＤＬ₂のみが接続されている。したがっ
て、メモリ素子Ｍ₂₂の書き込み内容に応じて（強誘電体
層の分極方向に応じて）、統合ドレインラインＤＬに、
設定最大ドレイン電流Ｉ_OMAXか（図４の点Ｘ）、Ｏか
（図４の点Ｙ）の電流が流れる。統合ドレインラインＤ
Ｌは、ドレイン電流判定回路５０の判定入力端子６０に
接続されている。したがって、メモリ素子Ｍ₂₂の記録内
容に応じて、出力端子ＯＵＴから読み出し出力が得られ
る。

【００７９】図１１に、スタンバイ時の動作状況を示
す。この実施例では、対象となる素子を選択するための
端子Ｃ₁、Ｃ₂・・・、Ｌ₁、Ｌ₂・・・を全て「Ｌ」にす
れば（アドレス選択を行わなければ）、自動的にスタン
バイ状態となるようにしている。全てのメモリ素子
Ｍ₁₁、Ｍ₁₂・・・、Ｍ₂₁、Ｍ₂₂・・・において、コント
ロールゲートに基準電圧が印加され、ソース、基板がフ
ローティング状態とされて、書き込み内容の変動が防止
される。

【００８０】ところで、図１や図９に示すような回路に
おいては、強誘電体の特性やバイアスの選択によって
は、次のような誤動作を生じる場合もある。図１３に、
不揮発性メモリ素子Ｍ₂₂のコントロールゲートに「Ｈ」
レベルを与えて、書き込みを行う場合の状態を示す。対
象となるメモリ素子Ｍ₂₂に書き込みを行う場合には、ソ
ースラインＳＬ₂を接地電圧とし、他のソースラインＳ
Ｌ₁、ＳＬ₃・・・は、フローティング状態とする。ここ
で、メモリ素子Ｍ₂₂ヘの書き込み時には、メモリＭ₂₂は
オンとなるため、ドレインラインＤＬ₂は接地電位とな
る。

【００８１】この時、メモリ素子Ｍ₂₂と同じ行にあるメ
モリ素子Ｍ₂₁、Ｍ₂₃・・・のうち、記憶状態によってオ
ンとなるものも存在する。たとえば、メモリ素子Ｍ₂₁が
オンになったとする。すると、メモリ素子Ｍ₂₁のドレイ
ン・ソース間が導通して、ソースが接地電位となる。一
方、書き込みのためコントロールゲートラインＣＧＬ2
に与えられた電圧により、メモリ素子Ｍ₂₁のコントロー
ルゲートには、「Ｈ」レベルの電圧が印加されている。
したがって、メモリ素子Ｍ₂₁に誤書き込みを起こすおそ
れがある。

【００８２】図１４に、メモリ素子Ｍ₂₂の読み出しを行
う場合の状態を示す。対象となるメモリ素子Ｍ₂₂の内容
を読み出す場合には、コントロールゲートラインＣＧＬ
₂を基準電圧Ｖ_refにする。また、ソースラインＳＬ₂を
接地電圧とし、他のソースラインＳＬ₁、ＳＬ₃・・・を
フローティング状態とする。ここで、メモリ素子Ｍ₂₂が
オンとなるような記憶状態にあれば、ドレインラインＤ
Ｌ₂が接地電圧になる。

【００８３】この時、同一行のメモリ素子Ｍ₂₁、Ｍ₂₃・
・・のコントロールゲートにも基準電圧Ｖ_refが与えら
れる。したがって、記憶状態によっては、これらのメモ
リ素子Ｍ₂₁、Ｍ₂₃がオンとなる。たとえば、メモリ素子
Ｍ₂₁がオンとなった場合には、メモリ素子Ｍ₂₁のドレイ
ンの接地電圧が、メモリ素子Ｍ₂₁のソース、ソースライ
ンＳＬ₁、メモリ素子Ｍ₁₁のソースの経路で伝達され
る。一方、メモリ素子Ｍ₁₁のコントロールゲートには、
基準電圧Ｖ_refが印加されている。したがって、メモリ
素子Ｍ₁₁に対して、誤書き込みを起こすおそれがある。

【００８４】上記のような問題点を解決したのが、図１
５、図１６に示す回路である。この実施例では、各メモ
リ素子のコントロールゲートにコントロールゲート保護
スイッチング手段であるコントロールゲート保護トラン
ジスタＨＣ₁₁、ＨＣ₁₂・・・ＨＣ₂₁、ＨＣ₂₂・・・を設
けている。同一行のメモリ素子は、コントロールゲート
保護トランジスタを介して、同一のコントロールゲート
ラインに接続されている。また、このコントロールゲー
ト保護トランジスタＨＣ₁₁、ＨＣ₂₁・・・は、選択端子
Ｌ₁に「Ｈ」が与えられるとオンとなり、コントロール
ゲート保護トランジスタＨＣ₁₂、ＨＣ₂₂・・・は、選択
端子Ｌ₂に「Ｈ」が与えられるとオンとなる。つまり、
対象となるメモリ素子の属する列以外のコントロールゲ
ート保護トランジスタは、オフとなるように構成されて
いる。

【００８５】さらに、各メモリ素子のドレインにドレイ
ン保護スイッチング手段であるドレイン保護トランジス
タＨＤ₁₁、ＨＤ₁₂・・・ＨＤ₂₁、ＨＤ₂₂・・・を設けて
いる。同一行のメモリ素子は、ドレイン保護トランジス
タを介して、同一のドレインラインに接続されている。
また、このドレイン保護トランジスタＨＤ₁₁、ＨＤ₁₂・
・・は、選択端子Ｃ₁に「Ｈ」が与えられるとオンとな
り、ドレイン保護トランジスタＨＤ₂₁、ＨＤ₂₂・・・
は、選択端子Ｃ₂に「Ｈ」が与えられるとオンとなる。
つまり、対象となるメモリ素子の属する行以外のドレイ
ン保護トランジスタは、オフとなるように構成されてい
る。

【００８６】図１６、図１７に、書き込み時の動作状態
を示す。ここでは、メモリ素子Ｍ₂₂を書き込みの対象と
するメモリ素子として説明する。この場合には、端子Ｃ
₂だけを「Ｈ」とし、他の端子Ｃ₁・・・を「Ｌ」とする
とともに、端子Ｌ₂だけを「Ｈ」とし、他の端子Ｌ₁・・
・を「Ｌ」とする。これにより、保護トランジス夕ＨＣ
₁₂、ＨＣ₂₂・・・がオンとなり、対象とするメモリ素子
Ｍ₂₂に、コントロールゲートラインＣＧＬ₂を介して、
書き込みに必要な電圧が印加される。一方、保護トラン
ジスタＨＣ₁₁、ＨＣ₂₁・・・は、オフであるから、メモ
リ素子Ｍ₁₁、Ｍ₂₁・・・のコントロールゲートは、コン
トロールゲートラインＣＧＬ₁から切り離される。した
がって、図ｌ３、図１４に示すような経路が形成され
ず、誤書き込みや誤消去のおそれがない。

【００８７】また、端子Ｃ₂だけを「Ｈ」とし、他の端
子Ｃ₁・・・を「Ｌ」としているので、保護トランジス
タＨＤ₂₁、ＨＣ₂₂・・・がオンとなり、対象とするメモ
リ素子Ｍ2₂が、統合ドレインラインＤＬに接続される。
一方、保護トランジスタＨＣ₁₁、ＨＣ₁₂・・・は、オフ
であるから、メモリ素子Ｍ₁₁、Ｍ₁₂・・・のドレイン
は、ドレインラインＤＬ₁から切り離される。したがっ
て、図１３、図１４に示すような経路が形成されず、誤
書き込みや誤消去のおそれがない。

【００８８】図１７、図１８は、メモリ素子Ｍ₂₂を対象
として読み出す場合の動作状態を示すものである。読み
出しの際においても、対象メモリ素子Ｍ₂₂の属する列以
外の列の保護トランジスタＨＣ₁₁、ＨＣ₂₁・・・はオフ
となる。また、対象メモリ素子Ｍ₂₂の属する行以外の行
の保護トランジスタＨＤ₁₁、ＨＤ₁₂・・・はオフとな
る。したがって、図１３、図１４の太線で示すような経
路が形成されず、誤書き込みや誤消去のおそれがない。

【００８９】図１９、図２０は、スタンバイ時の動作状
態を示すものである。スタンバイ時には、端子Ｃ₁、Ｃ₂
・・・、Ｌ₁、Ｌ₂・・・をすべて「Ｌ」とする。端子Ｌ
₁、Ｌ₂・・・の反転出力Ｒiは、スタンバイ判定回路で
あるアンド回路９１に与えられる。したがって、スタン
バイ判定回路９１からは、「Ｈ」の判定出力ＲOが得ら
れる。これにより、トランジスタＱ_Z1、Ｑ_Z2・・・がオ
ンとなって、全てのコントロールゲート保護トランジス
タＨＣ₁₁、ＨＣ₁₂・・・、ＨＣ₂₁、ＨＣ₂₂・・・がオン
となる。また、全てのトランジスタＱ_V1、Ｑ_V2・・・が
オンとなって、全てのソースラインＳＬ₁、ＳＬ₂・・・
が接地電位となる。したがって、各メモリ素子のコント
ロールゲートに基準電圧Ｖ_refが印加され、強誘電体層
の両端に外部電圧が印加されない。したがって、スタン
バイ時において、全てのメモリ素子の書き込み内容の変
化を防ぐことができる。

【００９０】また、端子Ｃ₁、Ｃ₂・・・が「Ｌ」である
から、全てのドレイン保護トランジスタＨＤ₁₁、ＨＤ₁₂
・・・、ＨＤ₂₁、ＨＤ₂₂・・・がオフとなる。したがっ
て、各メモリ素子のドレインが、ドレインラインから切
り離される。したがって、スタンバイ時において、全て
のメモリ素子の書き込み内容の変化を防ぐことができ
る。

【００９１】なお、上記各実施例マトリクス配置に代え
て、図２１に示すようなペアセル構造にしてマトリクス
を構成してもよい。

【００９２】なお、この上記各実施例によれば、メモリ
ゲートＭＧをフローティング状態にして、書き込みおよ
び読み出しを行なうことができるので、メモリゲートＭ
Ｇを制御するラインが不要となり、構成を簡素化するこ
とができる。

【００９３】また、上記各実施例では、ソーススイッチ
ング手段によって、ソースラインを接地するか否かをス
イッチングしているが、基準電圧を与えるか否かをスイ
ッチングするようにしてもよい。

【図面の簡単な説明】

【図ｌ】この発明の一実施例による不揮発性メモリの回
路図である。

【図２】図１の不揮発性メモリに用いた不揮発性メモリ
素子Ｍの構造を示す図である。

【図３】図２の不揮発性メモリ素子Ｍのシンボルを示す
図である。

【図４】図４Ａは、不揮発性メモリ素子Ｍの特性を示す
図である。図４Ｂは、図４Ａの特性を測定した時の回路
を示す図である。

【図５】図ｌの回路において、各モードでの印加電圧を
示す表である。

【図６】基準電圧発生回路４１を示す図である。

【図７】ドレイン電流判定回路５０を示す図である。

【図８】電流発生回路を示す図である。

【図９】この発明の一実施例による不揮発性メモリの書
き込みモードに於ける各部の電圧状況を示す図である。

【図１０】この発明の一実施例による不揮発性メモリの
読み出しモードに於ける各部の電圧状況を示す図であ
る。

【図ｌｌ】この発明の一実施例による不揮発性メモリの
スタンバイモードに於ける各部の電圧状況を示す図であ
る。

【図１２】図９の回路において、各モードでの印加電圧
を示す表である。

【図１３】書き込み時における電圧印加経路を示す図で
ある。

【図１４】読み出し時における電圧印加経路を求す図で
ある。

【図１５】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手徴を設けた実施例の書
き込みモードに於ける各部の電圧状況を示す図である。

【図１６】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手段を設けた実施例の書
き込みモードに於ける各部の電圧状況を示す図である。

【図１７】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手段を設けた実施例の読
み出しモードに於ける各部の電圧状況を示す図である。

【図１８】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手段を設けた実施例の読
み出しモードに於ける各部の電圧状況を求す図である。

【図１９】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手段を設けた実施例のス
タンバイモードに於ける各部の電圧状況を示す図であ
る。

【図２０】コントロールゲート保護スイッチング手段お
よびドレイン保護スイッチング手段を設けた実施例のス
タンバイモードに於ける各部の電圧状況を示す図であ
る。

【図２１】他のマトリクス構成を示す図である。

【図２２】従来の不揮発性メモリの回路を示す図であ
る。

【符号の説明】

ＣＧ・・・コントロールゲートＣＧＬ₁、ＣＧＬ₂・・・コントロールゲートラインＭＧ・・・メモリゲートＭＧＬ₁、ＭＣＬ₂・・・メモリゲートラインＤＬ・・・ドレインラインＳＬ₁・・・・ソースラインＭ・・・不揮発性メモリ素子

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/10 ４５１ 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１ (72)発明者淵上貴昭京都府京都市右京区西院溝崎町21番地ローム株式会社内 (72)発明者上野山博巳京都府京都市右京区西院溝崎町21番地ローム株式会社内

Claims

【特許請求の範囲】

【請求項１】第１導電型のソース領域およびドレイン領
域、ソース領域とドレイン領域との間に形成された第２導電
型のチャネル領域、チャネル領域の上に、チャネル領域と絶縁して形成され
た導電体層であるメモリゲート、下部導電体層の上に形成された強誘電体層、強誘電体層の上に形成された導電体層であるコントロー
ルゲート、を備えた不揮発性メモリ素子をマトリクス状に接続した
不揮発性メモリであって、各列の同一行の不揮発性メモリ素子のドレイン領域を接
続するドレインライン、各列の同一行の不揮発性メモリ素子のコントロールゲー
トを接続するコントロールゲートライン、各行の同一列の不揮発性メモリ素子のソース領域および
チャネル領域を接続するソースライン、を備えた不揮発性メモリ。
【請求項２】請求項１の不揮発性メモリにおいて、各列のドレインラインを互いに接続する統合ドレインラ
イン、各ドレインラインごとに設けられ、各ドレインラインを
統合ドレインラインを介してドレイン電流検出手段に接
続するか否かのスイッチングをするドレインスイッチン
グ手段、を設けるとともに、対象となる不揮発性メモリ素子の接続されたドレインラ
インに設けられたドレインスイッチング手段をオンに
し、他のドレインスイッチング手段をオフとするように
構成したことを特徴とするもの。
【請求項３】請求項１の不揮発性メモリにおいて、各列のドレインラインを互いに接続する統合ドレインラ
イン、各ドレインラインごとに設けられ、各ドレインラインを
統合ドレインラインを介してドレイン電流検出手段に接
続するか否かのスイッチングをするドレインスイッチン
グ手段、各ソースラインごとに設けられ、各ソースラインを接地
電圧に接続するか否かまたは基準電圧に接続するか否か
のスイッチングをするソーススイッチング手段、各コントロールゲートラインごとに設けられ、書き込み
のためのＨレベルの電圧またはＬレベルの電圧を印加す
るか否かのスイッチングをするコントロールゲートスイ
ッチング手段、を備えたもの。
【請求項４】請求項３の不揮発性メモリにおいて、不揮発性メモリの各行に対応して設けられ、第１の選択
入力を受けて、前記ドレインスイッチング手段をオン・
オフさせるとともに、第１の選択入力をコントロールゲ
ートスイッチング手段のオン・オフの少なくとも一条件
として用いる第１の選択手段、不揮発性メモリの各列に対応して設けられ、第２の選択
入力を受けて、前記ソーススイッチング手段をオン・オ
フさせる第２の選択手段、を備えたもの。
【請求項５】請求項３または請求項４の不揮発性メモリ
において、各コントロールゲートラインに、それぞれ不揮発性メモ
リ素子のしきい値電圧と実質的に等しい基準電圧を供給
する基準電圧発生回路が接続されていることを特徴とす
るもの。
【請求項６】請求項３または請求項４の不揮発性メモリ
において、何れの行にも選択入力が与えられていない場合には、す
べてのコントロールゲートスイッチング手段をオフにし
て、コントロールゲートに基準電圧を与え、すベてのソ
ーススイッチング手段をオンにして、ソースに接地電圧
を与えるようにしたことを特徴とするもの。
【請求項７】請求項１、２、３、４、５または６の不揮
発性メモリにおいて、各列の同一行の不揮発性メモリ素子のコントロールゲー
トは、コントロールゲート保護スイッチング手段を介し
て、コントロールゲートラインに接続されていることを
特徴とするもの。
【請求項８】請求項７の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する列のコントロー
ルゲート保護スイッチング手段をオンとして、対象とな
る不揮発性メモリ素子の属する列以外の列のコントロー
ルゲート保護スイッチング手段をオフとして、読み出し
および書き込み動作を行うことを特徴とするもの。
【請求項９】請求項１、２、３、４、５、６または７の
不揮発性メモリにおいて、各列の同一行の不揮発性メモリ素子のドレイン領域は、
ドレイン保護スイッチング手段を介して、ドレインライ
ンに接続されていることを特徴とするもの。
【請求項１０】請求項９の不揮発性メモリにおいて、対象となる不揮発性メモリ素子の属する行のドレイン保
護スイッチング手段をオンとして、対象となる不揮発性
メモリ素子の属する行以外の行のドレイン保護スイッチ
ング手段をオフとして、読み出しおよび書き込み動作を
行うことを特徴とするもの。
【請求項１１】請求項１の不揮発性メモリに情報を書き
込む方法であって、対象となる不揮発性メモリ素子が接続されたソースライ
ンを接地し、他のソースラインをフローティング状態と
し、対象となっていない不揮発性メモリ素子が接続されたコ
ントロールゲートラインに、不揮発性メモリ素子のしき
い値電圧と実質的に等しい電圧を基準電圧として印加す
るとともに、対象となる不揮発性メモリ素子が接続され
たコントロールゲートラインに、前記基準電圧よりも大
きいＨレベルの電圧を印加して、対象となる不揮発性メ
モリ素子の誘電体層を第１の状態に分極させるか、また
は前記基準電圧よりも小さいＬレベルの電圧を印加し
て、対象となる不揮発性メモリ素子の誘電体層を第２の
状態に分極させることにより、情報の書き込みを行うこ
とを特徴とする書き込み方法。
【請求項１２】請求項１の不揮発性メモリに書き込まれ
た情報を読み出す方法であって、対象となる不揮発性メモリ素子が接続されたソースライ
ンを接地し、他のソースラインをフローティング状態と
し、全てのコントロールゲートラインに、不揮発性メモリ素
子のしきい値電圧と実質的に等しい電圧を基準電圧とし
て印加し、対象となる不揮発性メモリが接続されたドレインライン
に流し得る電流が、前記しきい値電圧に対応する電流よ
りも小さいか大きいかを判定して、書き込まれた情報を
非破壊的に読み出すこと、を特徴とする読み出し方法。
【請求項１３】請求項ｌの不揮発性メモリのスタンバイ
方法であって、コントロールゲートラインの全てに不揮発性メモリ素子
のしきい値電圧と実質的に等しい電圧を基準電圧を印加
し、ソースラインの全てに接地電圧を印加するスタンバ
イ方法。
【請求項１４】書き込み時には請求項１１の書き込み方
法を用い、読み出し時には請求項１２の読み出し方法を
用い、スタンバイ時には請求項１３のスタンバイ方法を
用いる請求項１の不揮発性メモリの動作方法。