KR19980037162A - 강유전체 커패시터 제조방법 - Google Patents

강유전체 커패시터 제조방법 Download PDF

Info

Publication number
KR19980037162A
KR19980037162A KR1019960055863A KR19960055863A KR19980037162A KR 19980037162 A KR19980037162 A KR 19980037162A KR 1019960055863 A KR1019960055863 A KR 1019960055863A KR 19960055863 A KR19960055863 A KR 19960055863A KR 19980037162 A KR19980037162 A KR 19980037162A
Authority
KR
South Korea
Prior art keywords
film
layer
mask pattern
planarization
hard mask
Prior art date
Application number
KR1019960055863A
Other languages
English (en)
Other versions
KR100213263B1 (ko
Inventor
박순오
Original Assignee
김광호
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자 주식회사 filed Critical 김광호
Priority to KR1019960055863A priority Critical patent/KR100213263B1/ko
Publication of KR19980037162A publication Critical patent/KR19980037162A/ko
Application granted granted Critical
Publication of KR100213263B1 publication Critical patent/KR100213263B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

강유전체를 구비하는 커패시터 제조방법에 관하여 개시되어 있다. 이를 위하여 본 발명은 트랜지스터가 형성된 반도체 기판상에 콘택홀을 갖는 제1 절연막을 형성하는 제1 단계와, 상기 콘택홀을 채우도록 반도체 기판의 전면에 도전성 물질막을 형성하고 평탄화를 달성하는 제2 단계와, 상기 결과물의 전면에 하부전극막, 유전체막 및 상부전극막을 적층하는 제3 단계와, 상기 상부전극막이 적층된 반도체 기판상에 식각마스크로 쓰이는 경질마스크패턴을 형성하는 제4 단계와, 상기 경질마스크패턴을 식각마스크로 하부에 있는 상부전극막, 유전체막 및 하부전극막을 식각하는 제5 단계와, 상기 결과물의 전면에 산화티타늄(TiO2)막을 증착하고 평탄화를 진행하기 위한 제2 절연막을 증착하는 제6 단계와, 상기 제2 절연막을 이용하여 평탄화 공정을 진행하여 제2 절연막과 산화티타늄(TiO2)막의 일부와 경질마스패턴을 제거하여 평탄화를 달성하는 제7 단계와, 상기 평탄화가 달성된 결과물의 전면에 제3 절연막을 증착하고 콘택홀을 형성하여 금속막으로 매립하는 제8 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 따라서, 수율을 높이고 신뢰성있는 반도체 소자를 제조할 수 있다.

Description

강유전체 커패시터 제조방법.
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 강유전체를 구비하는 커패시터 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 이는, 첫째, 유전체막을 박막화하는 방법, 둘째, 커패시터의 유효면적을 증가시키는 방법, 및 셋째, 유전상수가 큰 물질을 사용하는 방법이 그것이다.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.
두번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 제조 수율이 저하되어 공정 단가가 증가하게 되는 단점이 있다.
따라서, 최근에는 세번째 방법인, 유전율이 수백 이상 되는 고유전율의 재료를 유전체막으로서 사용하는 방법이 제안되고 있다.
PZT(Pb(Zr, Ti)O3)와 같은 강유전체를 이용한 커패시터는 자발분극을 이용하여 메모리소자의 읽기/쓰기 동작을 수행하기도 하고, 트랜지스터를 대신하여 스위칭 역할도 하는 것이 가능하기 때문에 그 이용범위가 매우 광범위하다. 그러나 강유전체막을 커패시터로 사용하기 위해서는 고온에서 산화가 되지 않는 전극을 사용하여야 하기 때문에 백금(Pt)과 같은 금속이 주로 사용된다.
하지만 백금은 제조공정중, 건식식각 공정에서 많은 문제점을 가지고 있다. 그 중에 대표적인 것으로 식각하는 백금막의 식각경사도(etch slope) 제어가 어렵다는 문제점과, 식각시에 많은 폴리머(Polymer)가 발생하는 문제점이 있다. 즉, 백금의 건식식각은 아르곤(Ar)/C12 가스의 플라즈마 분위기에서 이온포격에 의한 백금막의 식각이 주로 사용되는데, 이때, 백금막의 식각 경사도가 낮아지고 백금막의 측벽에 폴리머가 많이 생기는 문제점들이 있다.
이를 개선하기 위해서는, 건식식각 공정에서 포토레지스트 마스크 대신에 산화막(SiO2)과 같은 경질마스크를 사용하고, 아르곤(Ar)/C12 가스의 플라즈마 분위기 대신에 산소(O2)/C12 가스의 플라즈마의 분위기를 사용하면 이온포격에 의한 식각보다는 화학물에 의한 식각 정도가 더욱 우세하게 되어 식각경사도와 백금막의 측벽에서 폴리머의 발생을 억제하여 공정을 개선하는 것이 가능하다.
그러나, 강유전체 커패시터 형성공정에서 백금(Pt)막/강유전체막(PZT)/백금(Pt)막을 산화막 마스크와 같은 경질마스크를 사용하여 동시에 식각하는 경우에는, 산화막 마스크를 제거하기가 어려운 문제점이 있다. 종래의 기술에서는 백금(Pt)막/강유전체막(PZT)/백금(Pt)막을 한 공정으로 동시에 식각한 후에, 마스크로 이용되었던 산화막마스크는 불산(HF)이나 버퍼산화막 식각용액(BOE)에 집어넣어서 제거한다. 이때, 강유전체막(PZT)이 불산(HF)이나 버퍼산화막 식각용액(BOE)과 같은 습식식각액에 대하여 식각율이 매우 빠르기 때문에 산화막마스크와 함께 제거될 수 있어서 커패시터의 신뢰도에 치명적이 손상을 가할 수 있다.
이하, 첨부된 도면을 참조하여 종래기술에 있어서의 강유전체막을 구비하는 반도체 장치의 커패시터 제조방법을 설명한다.
도 1 내지 도 4는 종래기술을 이용한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 트랜지스터가 완성된 반도체 기판(1)상에 층간절연막(3)을 증착하고 콘택형성을 위한 콘택홀을 형성한 후, 상기 콘택홀을 매몰 특성이 우수한 불순물이 도핑된 폴리실리콘(5)을 적층하고 화학기계적 연마(Chemical Mechanical Polishing : 이하 'CMP'라 칭함) 공정이나 건식 에치백(Dry EtchBack)을 통하여 콘택홀을 매몰한다. 이어서, 상기 폴리실리콘(5)의 상부에 티타늄텅스텐(TiW)과 같은 오믹(Ohmic)층(7)을 형성한다. 이러한 오믹(Ohmic)층(7)은 후속공정에서 증착되는 알루미늄과 같은 금속층과 전기 전도도를 향상시키고 알루미늄과 폴리실리콘을 떼어놓는 역할을 하는 오믹층(Ohmic layer) 또는 확산방지층(Barrier layer)으로 작용하게 된다.
도 2를 참조하면, 상기 결과물의 전면에 커패시터의 하부전극으로 쓰이는 하부백금막(9)을 증착하고, 하부백금막(9)의 상부에 PZT와 같은 강유전체 물질을 사용하여 강유전체막(11)을 형성한 후, 순차적으로 강유전체막(11)의 상부에 커패시터의 상부전극의 역할을 하는 상부백금막(13)을 형성한다. 연속해서, 상부백금막(13)의 상부에 산화막을 형성하고 사진/식각공정을 진행하여 후속되는 건식식각 공정에서 식각마스크로 사용될 산화막마스크패턴(15)을 형성한다.
도 3을 참조하면, 상기 산화막마스크패턴(15)을 식각마스크로 산소(O2)/C12 가스의 플라즈마의 분위기에서 건식식각을 진행하여 하부의 상부백금막(13), 강유전체막(11), 하부백금막(9)을 식각하여 스토리지 노드(Storage node)를 완성하였을 때의 단면도이다.
도 4를 참조하면, 스토리지 노드(Storage node)를 형성하기 위한 건식식각을 진행한 후에, 산화막마스크패턴(15)을 제거해야 하는데 불산(HF)이나 버퍼산화막 식각용액(BOE)과 같은 습식식각액을 사용할 경우에는 상술한 바와 같이 강유전체막(11)이 식각이 빨리 진행되어 상부백금막(13)이 일어나는(Lift) 문제를 방지하기 위하여 건식식각을 통한 에치백 방법으로 산화막마스크패턴(15)을 제거하였을 때의 단면도이다. 하지만, 이때 산화막마스크패턴은 제거가 가능하나 층간절연막(3)의 하부까지 식각이 됨으로 말미암아 증간절연막을 포함한 반도체 기판에 형성되어 있는 트랜지스터까지 손상을 받으면서, 심한 경우에는 층간절연막의 하부에 형성되어 있는 게이트 전극이 손상되는 문제점이 발생하고 있는 실정이다.
본 발명이 이루고자 하는 기술적 과제는 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 스토리지 노드와 스토리지 노드 사이에 산화막을 채움으로써 게이트 전극이 손상되는 문제점을 해결하고 커패시터 패턴을 식각시에 유전체막의 측벽침해를 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다.
도 1 내지 도 4는 종래기술을 이용한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.
도면의 주요부분에 대한 부호의 설명
100: 트랜지스터가 형성된 반도체 기판, 102: 제1 절연막
104: 도전성 물질층,106: 오믹(Ohmic)층
108: 하부전극막,110: 유전체막
112: 상부전극막,114: 경질마스크패턴
116: 산화티타늄막,118: 제2 절연막
120: 제3 절연막,122: 메탈
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 콘택홀을 갖는 제1 절연막을 형성하는 제1 단계와, 상기 콘택홀을 채우도록 도전성 물질막을 형성하고 평탄화하는 제2 단계와, 상기 결과물의 전면에 하부전극막, 유전체막 및 상부전극막을 적층하는 제3 단계와, 상기 상부전극막상에 식각마스크로 쓰이는 경질마스크패턴을 형성하는 제4 단계와, 상기 경질마스크패턴을 식각마스크로 하부에 있는 상부전극막, 유전체막 및 하부전극막을 식각하는 제5 단계와, 상기 결과물의 전면에 물질막을 증착하는 제6 단계와, 상기 물질막의 상부에 평탄화를 진행하기 위한 제2 절연막을 증착하는 제7 단계와, 상기 제2 절연막을 이용하여 평탄화 공정을 진행하여 제2 절연막, 물질막의 일부와 경질마스패턴을 제거하여 평탄화를 달성하는 제8 단계와, 상기 결과물의 전면에 제3 절연막을 증착하고 콘택홀을 형성하여 금속막으로 매립하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.
상기 제4 단계의 경질마스크패턴은 산화막(SiO2), 질화막(SiN), 및 산화티타늄(TiO2)막중에 선택된 하나인 것이 바람직하다.
상기 제3 단계의 하부전극막과 상부전극막은 백금(Pt), 이리듐(Ir), 산화이리듐(IrO2), 루테늄(Ru), 및 산화루테늄(RuO2) 및 그 조합으로 이루어진 것중에 적어도 선택된 하나인 것이 바람직하다.
상기 제8 단계의 평탄화는 화학기계적 연마 또는 스퍼터링에 의한 에치백 공정에 의하여 달성되는 것이 바람직하다.
상기 스퍼터링에 의한 에치백 공정은 경질마스크패턴과 포토레지스트와 상부전극막의 식각선택비가 각각 1: 1: 1인 아르곤 가스를 이용하는 것이 적합하다.
제1항에 있어서, 상기 제3 단계의 유전체막은 강유전체나 상유전체로 형성하는 것이 적합하며, 강유전체인 경우에는 PZT 또는 Y1(SrBi2Ta209)중에 하나로 형성하는 것이 바람직하다.
상기 제2 절연막은 스핀 온 글라스(SOG: Spin On Glass)로 형성하는 것이 바람직하다.
상기 제2 단계의 도전성 물질막은 불순물이 도핑된 폴리실리콘인 것이 바람직하다.
상기 제2 단계후에 도전성 물질막과 하부전극막의 접촉저항과 계면반응을 개선하기 위하여 도전성 물질층의 상부에 오믹층을 추가로 형성할 수 있으며, 이러한 오믹(Ohmic)층은 Y2O3,MgTiO3및 TiO2등의 산화물 중에 선택된 하나를 사용하는 것이 적합하다.
상기 제8 단계에서 평탄화가 끝난 후에 습식식각을 진행하여 제2 절연막을 제거하는 공정을 추가할 수 있으며, 습식식각시에 식각액은 버퍼산화막 식각용액(BOE: Buffered Oxide etch)과 불산(HF)을 혼합한 식각액을 사용하는 것이 바람직하다.
상기 물질막은 산화티타늄(TiO2)막인 것이 적합하다.
본 발명에 따르면, 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 반도체 기판내의 게이트 전극이 손상되는 문제점을 해결할 수 있는 반도체 장치의 커페시터 제조방법을 구현할 수 있다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 5 내지 도 10은 본 발명의 바람직한 실시예를 설명하기 위하여 공정의 순서에 따라서 도시한 단면도이다.
도 5를 참조하면, 트랜지스터가 형성된 반도체 기판(100)의 상부에 콘택홀을 갖는 제1 절연막(102)을 형성(제1 단계)한다. 여기서, 커패시터의 하부전극으로 사용되는 메탈이 콘택홀을 채우는 능력이 떨어지기 때문에 이를 방지하기 위하여 콘택홀을 채우는 능력이 커패시터의 하부전극으로 사용되는 메탈보다 우수한 도전성 물질막(104), 예컨대, 불순물이 도핑된 폴리실리콘을 증착하여 콘택홀을 채운다. 상기 도전성 물질막(104)에 화학기계적 연마공정(CMP: Chemical Mechanical Polishing)이나, 건식식각을 이용한 에치백(Etchback) 공정을 진행하여 상기 결과물의 전면에 대한 평탄화를 달성(제 2단계) 한다.
연속해서, 후속공정에서 형성되는 커패시터의 하부전극용 메탈과 콘택홀을 채우는 도전성 물질층(104), 예컨대, 불순물이 도핑된 폴리실리콘과 저항 특성을 개선시키고, 불순물이 도핑된 폴리실리콘으로부터 커패시터의 하부전극용 메탈로 불순물이 확산되는 것을 방지하기 위한 확산방지의 역할을 하는 오믹(Ohmic, 106)층을 형성한다. 이러한 오믹층(106)의 적당한 재질로써는 Y2O3,MgTiO3및 TiO2등의 산화물 중에 선택된 하나를 사용하여 형성한다.
도 6을 참조하면, 상기 결과물의 전면에 메탈로 구성된 커패시터의 하부전극막(108)을 화학기상증착이나 스퍼터링 방식으로 적층한다. 이어서 상기 하부전극막 (108)의 상부에 고유전율을 갖는 유전체막(110)을 적층한다. 여기서 유전체막의 재질은 강유전체나 상유전체가 바람직하고, 강유전체인 경우에는 PZT 또는 Y1(SrBi2Ta209)중에 하나를 포함하는 것을 사용하는 것이 적합하다. 이어서, 상기 유전체막(110)의 상부에 커패시터의 상부전극막(112)을 적층(제3 단계)하여 커패시터 형성을 위한 물질층의 적층을 완료한다. 여기서, 상기 상부전극막(112) 및 하부전극막(108)은 백금(Pt), 이리듐(Ir), 산화이리듐(IrO2), 루테늄(Ru), 및 산화루테늄(RuO2)중에 선택된 하나이거나, 또는 그 조합으로 이루어진 재질을 사용하여 적층한다. 연속해서 상기 상부전극막(112)의 전면에 후속되는 건식식각 공정에서 경질마스크로 사용될 물질층, 예컨대, 산화막을 증착하고 사진 및 식각공정을 진행하여 커패시터가 형성되는 영역에 경질마스크패턴(114)을 완성(제4 단계)한다.
도 7을 참조하면, 상기 경질마스크패턴(114)을 식각마스크로 O2/C12가스를 이용하여 플라즈마 식각을 진행하여 상부전극막(112), 유전체막(110), 하부전극막(108)을 동시에 식각(제5 단계)하여 커패시터의 패턴, 즉, 스토리지 노드(storage node)를 완성한다. 여기서, 플라즈마 식각시에 O2/C12가스를 이용하는 것은 식각이 진행될 때, 이온포격에 의한 식각보다는 화학적 성분에 의한 식각이 더욱 우세하게 되어 식각경사도가 개선되고, 폴리머의 제거를 용이하게 하기 위해서이다.
도 8을 참조하면, 상기 커패시터 패턴이 형성된 결과물의 전면에 산화티타늄(TiO2)을 화학기상증착이나 스퍼터링 방식으로 증착하여 산화티타늄막(116)을 형성하고 평탄화공정을 진행하기 위한 제2 절연막(118)을 증착한다. 여기서, 제2 절연막은 스핀 온 글라스(SOG: Spin On Glass)를 사용하여 형성한다.
도 9를 참조하면, 상기 제2 절연막(118)을 이용하여 커패시터의 상부전극막(112)이 노출될때까지 평탄화 공정을 진행하여 제2 절연막(118)과 산화티타늄막(116)의 일부와 경질마스크패턴(114)을 제거함으로써 전체적인 평탄화를 달성(제7 단계)한다. 여기서 제2 절연막(118)을 이용하여 평탄화를 달성하는 방법은 CMP 또는 스퍼터링에 의한 식각방법을 사용한다.
여기서 CMP 공정을 사용하여 경질마스크패턴(114)을 제거하는 것은 본 발명의 목적을 달성하는 핵심 사상이다. 종래에는 습식식각으로 경질마스크패턴을 제거할 경우에는 유전체막의 측벽이 침해되어 커패시터 형성이 어려운 문제점이 있었으나, 본 발명에서는 CMP 공정을 이용하여 제거하기 때문에 이러한 문제를 해결할 수 있다.
또한 스퍼터링 식각을 이용한 에치백 방법에 의하여 경질마스크패턴(114)을 제거할 수도 있다. 종래의 경우에 있어서는 산화티타늄막(116)을 증착하지 않고 건식식각을 진행함으로 말미암아 경질마스크패턴(114)을 식각할때, 제1 절연막 및 제1 절연막의 하부에 형성되어 있는 트랜지스터의 게이트 패턴이 손상되는 문제점이 있었지만, 본 발명에서는 산화티타늄막(116)을 식각저지막으로 활용함으로써, 제1 절연막의 하부에 형성되어 있는 게이트 패턴이 손상되는 문제점을 해결하면서 경질마스크패턴(114)을 제거하는 것이 가능하다. 이러한 식각저지층으로써 산화티타늄막(116)을 형성한후, 스퍼터링 식각을 통한 에치백 공정으로 경질마스크패턴(114)을 제거하는 방식도 본 발명의 목적을 달성하는 핵심 사상이라 할 수 있다.
여기서, 상기 제7 공정을 진행한 후, 커패시터의 스토리지 노드와 노드 사이에 잔류하는 제2 절연막(118)은 스토리지 노드사이를 채우는 물질층으로 사용하여도 무방하지만, 버퍼산화막 식각용액(BOE)과 불산(HF)을 혼합한 식각액을 사용한 습식식각을 진행하여 제거할수도 있다. 이때에도, 산화티타늄막(116)이 커패시터 유전체막(108)의 측벽침해가 일어나지 않토록 방호막으로써의 기능을 하게된다.
도 10을 참조하면, 전체적인 평탄화가 달성된 결과물의 전면에 제3 절연막(120)을 증착하고 콘택홀을 형성한 후, 알루미늄과 같은 메탈(122)을 사용하여 콘택홀을 매립함으로써 커패시터 형성공정을 완료한다.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
따라서, 상술한 본 발명에 따르면, 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 스토리지 노드와 스토리지 노드사이에 산화막을 채움으로써 게이트 전극이 손상되는 문제점을 해결하고 유전체막의 측벽침해를 방지할 수 있는 반도체 장치의 커페시터 제조방법을 구현함으로써 수율을 높이고 신뢰성있는 반도체 소자를 제조할 수 있다.

Claims (14)

  1. 반도체 기판 상에 콘택홀을 갖는 제1 절연막을 형성하는 제1 단계;
    상기 콘택홀을 채우도록 반도체 기판의 전면에 도전성 물질막을 형성하고 평탄화하는 제2 단계;
    상기 결과물의 전면에 하부전극막, 유전체막 및 상부전극막을 적층하는 제3 단계;
    상기 상부전극막상에 식각마스크로 쓰이는 경질마스크패턴을 형성하는 제4 단계;
    상기 경질마스크패턴을 식각마스크로 하부에 있는 상부전극막, 유전체막 및 하부전극막을 식각하는 제5 단계;
    상기 결과물의 전면에 물질막을 증착하는 제6 단계;
    상기 물질막의 상부에 평탄화를 진행하기 위한 제2 절연막을 증착하는 제7 단계;
    상기 제2 절연막을 이용하여 평탄화 공정을 진행하여 제2 절연막과 및 물질막의 일부와 경질마스패턴을 제거하여 평탄화를 달성하는 제8 단계; 및
    상기 결과물의 전면에 제3 절연막을 증착하고 콘택홀을 형성하여 금속막으로 매립하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  2. 제1항에 있어서, 상기 제4 단계의 경질마스크패턴은 산화막(SiO2), 질화막(SiN), 및 산화티타늄(TiO2)막중에 선택된 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 제3 단계의 하부전극막과 상부전극막은 백금(Pt), 이리듐(Ir), 산화이리듐(IrO2), 루테늄(Ru), 산화루테늄(RuO2) 및 그 조합으로 이루어진 것중에 적어도 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  4. 제1항에 있어서, 상기 제8 단계의 평탄화는 화학기계적 연마 또는 스퍼터링에 의한 에치백 공정에 의하여 달성되는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  5. 제4항에 있어서, 상기 스퍼터링에 의한 에치백 공정은 경질마스크패턴과 포토레지스트와 상부전극막의 식각선택비가 각각 1: 1: 1인 아르곤 가스를 이용하여 수행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 제3 단계의 유전체막은 강유전체나 상유전체로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  7. 제6항에 있어서, 상기 강유전체는 PZT 또는 Y1(SrBi2Ta209)중에 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  8. 제1항에 있어서, 상기 제2 절연막은 스핀 온 글라스(SOG: Spin On Glass)로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  9. 제1항에 있어서, 상기 제2 단계의 도전성 물질막은 불순물이 도핑된 폴리실리콘인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  10. 제1항에 있어서, 상기 제2 단계후에 도전성 물질막과 하부전극막의 접촉저항과 계면반응을 개선하기 위하여 도전성 물질층의 상부에 오믹층을 추가로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  11. 제10항에 있어서, 상기 오믹(Ohmic)층은 Y2O3,MgTiO3및 TiO2중에서 선택된 하나로 형성하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  12. 제1항에 있어서, 상기 제8 단계에서 평탄화가 끝난 후에 습식식각을 진행하여 제2 절연막을 제거하는 공정을 추가하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  13. 제10항에 있어서, 상기 습식식각은 버퍼산화막 식각용액(BOE)과 불산(HF)을 혼합한 용액을 식각액으로 하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
  14. 제1항에서 있어서, 상기 물질막은 산화티타늄(TiO2)막인 것을 특징으로 하는 반도체 장치의 커패시터 제조방법.
KR1019960055863A 1996-11-20 1996-11-20 강유전체 커패시터 제조방법 KR100213263B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019960055863A KR100213263B1 (ko) 1996-11-20 1996-11-20 강유전체 커패시터 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960055863A KR100213263B1 (ko) 1996-11-20 1996-11-20 강유전체 커패시터 제조방법

Publications (2)

Publication Number Publication Date
KR19980037162A true KR19980037162A (ko) 1998-08-05
KR100213263B1 KR100213263B1 (ko) 1999-08-02

Family

ID=19482771

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960055863A KR100213263B1 (ko) 1996-11-20 1996-11-20 강유전체 커패시터 제조방법

Country Status (1)

Country Link
KR (1) KR100213263B1 (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432787B1 (ko) * 2002-06-29 2004-05-24 주식회사 하이닉스반도체 강유전체 소자의 제조 방법
KR100846366B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
US7459736B2 (en) 2004-07-28 2008-12-02 Samsung Electronics Co., Ltd. Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10066082B4 (de) * 2000-06-14 2006-05-18 Infineon Technologies Ag Gezielte lokale Erzeugung von Öffnungen in einer Schicht

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100432787B1 (ko) * 2002-06-29 2004-05-24 주식회사 하이닉스반도체 강유전체 소자의 제조 방법
KR100846366B1 (ko) * 2002-06-29 2008-07-15 주식회사 하이닉스반도체 강유전체 메모리 소자 및 그 제조 방법
US7459736B2 (en) 2004-07-28 2008-12-02 Samsung Electronics Co., Ltd. Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same
US7745233B2 (en) 2004-07-28 2010-06-29 Samsung Electronics Co., Ltd. Ferroelectric capacitor and ferroelectric memory with Ir-Ru alloy electrode and method of manufacturing the same

Also Published As

Publication number Publication date
KR100213263B1 (ko) 1999-08-02

Similar Documents

Publication Publication Date Title
US5701647A (en) Method for making an isolated sidewall capacitor having a compound plate electrode
US6929997B2 (en) Triple metal line 1T/1C ferroelectric memory device and method for fabrication thereof
KR100643426B1 (ko) 스택 캐패시터용 테이퍼형 전극
US6638775B1 (en) Method for fabricating semiconductor memory device
KR100227843B1 (ko) 반도체 소자의 콘택 배선 방법 및 이를 이용한 커패시터 제조방법
US6538272B2 (en) Semiconductor storage device and method of producing same
JPH0774313A (ja) 薄膜キャパシタおよびその製造方法
US6184074B1 (en) Method of fabrication a self-aligned polysilicon/diffusion barrier/oxygen stable sidewall bottom electrode structure for high-K DRAMS
US20060183252A1 (en) Ferroelectric memory devices
KR100690567B1 (ko) 반도체장치의 제조방법과 반도체장치
JPH06268156A (ja) 薄膜キャパシタおよびその製造方法
KR19980020386A (ko) 반도체소자의 캐패시터 형성방법
KR100413606B1 (ko) 캐패시터의 제조 방법
JP3666877B2 (ja) 半導体記憶装置およびその製造方法
US6277687B1 (en) Method of forming a pair of capacitors having a common capacitor electrode, method of forming DRAM circuitry, integrated circuitry and DRAM circuitry
KR100640563B1 (ko) 콘케이브 구조의 캐패시터를 가지는 반도체 소자 및 그제조방법
US6232174B1 (en) Methods for fabricating a semiconductor memory device including flattening of a capacitor dielectric film
KR100555445B1 (ko) 고유전체막을갖는반도체장치의커패시터전극및커패시터형성방법
KR100213263B1 (ko) 강유전체 커패시터 제조방법
KR100355777B1 (ko) 집적회로 구조물 및 그 제조방법
JPH10223855A (ja) 半導体メモリ装置及び半導体メモリ装置の製造方法
KR19980040642A (ko) 반도체 메모리 소자의 커패시터 제조 방법
JP2001210806A (ja) 電気メッキ法を利用して下部電極を形成する方法
KR19980086199A (ko) 강유전체를 이용한 반도체 메모리의 커패시터 형성방법
WO2005022612A1 (en) Fence-free etching of iridium barrier having a steep taper angle

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20070418

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee