KR970072429A - 전자 디바이스 및 그의 제조 방법 - Google Patents

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Abstract

DRAM용의 캐패시터 및 FRAM용의 강유전성 메모리 셀을 비롯한 메모리 셀 응용을 위한 구조와 이를 제조하는 방법이 개시된다. 이 방법은 강유전성 또는 고-엡실론 유전성 재료를 침착하여 공동부를 완전히 채우는 것을 포함하는데, 그 공동부의 폭은 최종 디바이스에서 강유전성 또는 고-엡실론 유전성 층의 전기적 활성영역의 두께에 대한 유일의 결정요소로서 작용한다. 바람직한 실시예에 있어서, 유전성 재료가 내부에 침착되는 공동부는 그 유전성 재료의 침착 전에 관통-마스크 도금 단계에서 침착되고 패터닝되는 플레이트 전극과 스택 전극 사이의 갭에 의해 규정된다.

Description

전자 디바이스 및 그의 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도는 제1 및 제2전극의 배치 형태를 도시한 본 발명에 따른 캐패시터 구조의 일 실시예에 대한 단면도, 제1b도 및 제1c도의 구조에서 제1전극과 제2전극 사이에 존재하는 캡의 두가지 형상에 대한 정면도.

Claims (38)

  1. 전자 디바이스(electrical device)에 있어서, ① 기판(substate)과, ② 상기 기판 내에 형성된 제1도전성 재료(first conductive material)의 제1도전성 영역과, ③ 상기 기판의 위에 형성된 제1유전성 층(first dielectric layer)-상기 제1유전성 층은 상기 제1도전성 영역의 일부분 위에 형성된 접점 비아(contact via)를 포함하며, 상기 접점 비아는 제2도전성 재료에 의해 실제적으로 채워짐-과, ④ 상기 제1유전성 층 위에 형성된 실제적으로 평면형의 층(substantially planar layer)- 상기 실제적으로 평면형의 층은 제각기 제3 및 제4도전성 재료로 형성되고 서로 분리된 제1과 제2전극을 포함하고, 상기 제1 및 제2전극은 제1 및 제2전극의 측벽들간의 간격과 동일한 폭을 가진 갭(gap)이 규정되게 침착되며, 상기 제1전극은 상기 제2전극을 둘러싸며, 상기 제2전극은 상기 접점 비아 위에 위치되고 제1전극으로부터 절연됨-과, ⑤ 상기 제1전극과 제2전극 사이의 갭을 채우는 제2유전성 재료 층을 구비하는 전자 디바이스.
  2. 제1항에 있어서, 상기 제3 및 제4도전성 재료는 동일하거나 다른 전자 디바이스.
  3. 제1항에 있어서, 상기 제1 및 제2전극은 둘 이상의 도전성 재료로 된 다층(multilayer)으로 형성되며, 이 층들은 두 전극 모두에 대해 동일하거나 다른 전자 디바이스.
  4. 제1항에 있어서, 상기 제1 또는 제2전극이나 이들 두 전극의 상에 또는 그 위에 제3유전성 층을 더 구비한 전자 디바이스.
  5. 제1항에 있어서, 한 개 이상의 추가적인 유전성 층이 상기 제1유전성 층과 상기 제1전극 사이에 위치하는 전자 디바이스.
  6. 제1항에 있어서, 상기 제2도전성 재료는 불순물이 첨가된 폴리실리콘 또는 텅스텐(doped polysilicon or tungsten)에 의해 실제적으로 이루어진 전자 디바이스.
  7. 제1항에 있어서, 상기 제2도전성 재료의 상면에 위치되어 산소 확산에 대한 장벽(barrier) 및 실리콘 또는 텅스텐 확산에 대한 장벽으로서 작용하는 제5도전성 재료 층을 더 포함하는 전자 디바이스.
  8. 제1항에 있어서, 상기 제2도전성 재료는 산소 확산에 대한 장벽 및 실리콘 또는 텅스텐 확산에 대한 장벽인 전자 디바이스.
  9. 제1항에 있어서, 상기 제2유전성 재료는 강유전성(ferroelectric), 상유전성(paraelectric), 페로브스카이트(perovskite), 파이로클로르(pyrochlores), 릴렉서(relaxors), 층형 페로브스카이트(layered perovskites) 또는 유전상수가 20 이상인 재료로 이루어진 그룹에서 선택되는 전자 디바이스.
  10. 제9항에 있어서, 상기 제2유전성 재료는 Ta2O5, (Ba, Sr)TiO3(BST 또는 BSTO), BaTiO3, SrTiO3, PbZr1-xTixO3(PZT), PbZrO3, Pb1-xLaxTiO3(PLT), Pb1-xLax(ZrTi1-y)1-x/4O3(PLZT) 및 SrBi2Ta2O9(SBT)로 이루어진 그룹에서 선택되는 전자 디바이스.
  11. 제1항에 있어서, 상기 제3 또는 제4도전성 재료는 귀금속(noble metals), 귀금속과 귀금속의 합금 또는 귀금속과 비-귀금속(non-noble metals)의 합금, 산화물이 도전성을 갖는 금속, 도전성 산화물(oxides), 도전성 질화물(nitrides), 도전성 규화물(silicides) 및 산화물이 절연성을 갖는 도전성 재료로 이루어진 그룹에서 선택되는 전자 디바이스.
  12. 제11항에 있어서, 상기 제3 및 제4도전성 재료는 Au, Pt, Pd, Ir, Rh, Ru, Mo, RuO2, IrO2, Re2O3, TiN, TaN, TaSiN, TaSi2및 WN로 이루어진 그룹에서 선택되는 전자 디바이스.
  13. 제1, 4, 5, 7 또는 8항에 기재된 단면구조를 가진 캐패시터에 있어서, 상기 제2유전성 재료로 채워진 측벽 갭은 원형 또는 중공 십자형 (hollow cross)의 형태를 갖는 캐패시터.
  14. 제13항에 기재된 단면 구조를 가진 캐패시터에 있어서, 상기 제2유전성 재료로 채워진 갭 또는 공동부는 300∼1200Å의 폭 및 500Å∼3㎛의 높이를 갖는 캐패시터.
  15. 제1, 4, 5, 7 또는 8항에 기재된 구조를 갖는 DRAM용의 용량성 메모리 소자.
  16. 제1, 4, 5, 7 또는 8항에 기재되 구조를 갖는 NVRAM 또는 FRAM용의 용량성 메모리 소자.
  17. 제1, 4, 5, 7 또는 8항에 기재된 구조를 갖는 반도체 디바이스.
  18. 전자 디바이스 제조 방법에 있어서, ① 기판 내에 제1도전성 재료의 제1도전성 영역을 형성하는 단계와, ② 상기 기판 위에 제1유전성 층을 형성하는 단계 - 상기 제1유전성 층은 상기 제1도전성 영역의 어떤 부분위에 제1개구(opening)를 포함하며, 상기 제1개구는 제2도전성 재료에 의해 실제적으로 채워짐-와, ③ 상기 제1유전성 층 상에 도전성 블랭킷 시드 층 또는 도금 베이스(blanket seed layer or plating base)를 침착하는 단계와, ④서로 이격된 임시 충진 영역들(spaced temporary fill regions)을 규정하기 위해 상기 시드 층 또는 도금 베이스 상에 제1임시 재료(disposable material)를 적용하고 패터닝하는(applying and patterning) 단계와, ⑤ 상기 제1임시 재료에 의해 덮혀지지 않은 영역을 제3도전성 재료로 전기 도금하여(electroplating) 제1전극과 제2전극을 형성하는 단계와, ⑥상기 제1임시 재료를 제거하여 상기 제1전극과 제2전극 간에 갭을 형성하는 단계와, ⑦상기 제1전극과 제2전극 간의 갭의 기부에 (at the base of the gap) 남아 있는 시드 층 또는 도금 베이스 부분을 제거하는 것에 의해서 상기 제1전극과 제2전극을 전기적으로 절연시키는 단계와, ⑧제2유전성 재료를 상기 갭에 채우는 단계를 포함하는 전자 디바이스 제조 방법.
  19. 제18항에 있어서, 상기 제1임시 재료는 포토레지스트(photoresist), x-선(x-ray), 이온-빔(ion-beam) 또는 전자-빔(e-beam) 레지스트인 전자 디바이스 제조 방법.
  20. 제18항에 있어서, 상기 제1전극과 제2전극 사이의 잔류 시드 층은 습식 에칭(wet etching), 이온 빔스퍼터링(ion beam sputtering), 또는 반응성 이온 식각(RIE)으로 이루어진 그룹에서 선택된 식각 프로세스에 의해 제거되는 전자 디바이스 제조 방법.
  21. 제18항에 있어서, 상기 제1전극과 제2전극 사이의 시드 층은 산화(oxidation) 또는 양극처리(anodization)에 의해 절연되게 만들어지는 전자 디바이스 제조 방법.
  22. 제18항에 있어서, 상기 시드 층 또는 도금 베이스는 스퍼터링(sputtering), 증발(evaporation), 무전해침착(electoless deposition)으로이루어진 그룹에서 선택된 프로세스에 의해 침착되는 전자 디바이스 제조 방법.
  23. 전자 디바이스 제조 방법에 있어서, ① 기판 내에 제1도전성 재료의 제1도전성 영역을 형성하는 단계와, ② 상기 기판 위에 제1유전성 층을 형성하는 단계-상기 제1유전성 층은 상기 제1도선성 영역의 어떤 부분위에 제1개구(opening)를 포함하며, 상기 제1개구는 제2도전성 재료에 의해 실제적으로 채워짐-와, ③ 상기 제1유전성 층 상에 제1전극과 임시 전극을 형성하는 단계-상기 제1전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨-와, ④ 상기 제1전극과 임시 전극 간에 제2유전성 재료를 침착하는 단계를 포함하는 전자 디바이스 제조 방법.
  24. 제23항에 있어서, 상기 제1유전성 층 상에 제1전극과 임시 전극을 형성하는 단계와 상기 제1전극과 임시 전극 간에 제2유전성 재료를 침착하는 단계는, a) 제3도전성 재료, 제3유전성 재료, 및 제 1임시 재료를 블랭킷 침착하여 상기 제1유전성 층 상에 층형 스택(layered stack)을 형성하는 단계와, b) 이층형 스택을 이방성(anisotropic) 식각하여 측방향 치수(lateral dimensions)의 제1전극을 갖는 구조를 남기는 단계와, c) 상기 제1전극을 구비하는 상기 스택의 노출된 수직면 상에 식각이 용이한 제2임시 재료로 측벽 스페이서를 형성하는 단계와, d) 제1 및 제2임시 재료를 제거하는데 사용하는 식각 조건에 대해 내성을 갖는 성질의 제3임시 재료를 상기 스택의 두께와 거의 동일한 두께로 부합적으로 침착시키는 단계와, e) 상기 제3임시재료를 평면화하여 상기 제2임시 재료를 노출시키는 단계와, f) 상기 제1 및 제2임시 재료를 제거하여 상기 제3임시 재료를 남기는 단계와, g) 상기 전극 스택과 상기 제3임시 재료 사이의 갭을 상기 제2유전성 재료로 채우는 단계와, h) 상기 제2유전성 재료를 평면화하여 상기 제3임시 재료를 노출시키는 단계와, i) 상기 제3임시 재료를 제4도전성 재료로 대체하여 상기 제2전극을 형성하는 단계에 의해 수행되는 전자 디바이스 제조 방법.
  25. 제24항에 있어서, 상기 제1 전극과 제2임시재료는 SiO2이고, 상기 제3임시 재료는 질화 실리콘(silicon nitride)또는 TiN이고, 전자 디바이스 제조 방법.
  26. 제24항에 있어서, 상기 제1 및 제2임시재료는 질화 실리콘 또는 TiN이고, 상기 제3임시재료는 SiO2인 전자 디바이스 제조 방법.
  27. 제24항에 있어서, 상기 제3유전성 재료는 폴리싱(polish) 또는 식각-저지(etch-stop)수단으로서 작용하는 전자 디바이스 제조 방법.
  28. 제24항에 있어서, 상기 제2전극은 한개 이상의 재료로 이루어지는 전자 디바이스 제조 방법.
  29. 제22항에 있어서, 상기 제3유전성 재료는 한개 이상의 유전성 재료로 된 다층(multilayer)인 전자 디바이스 제조 방법.
  30. 제5항에 있어서, 상기 한개 이상의 추가적인 유전성 층은 SiO2또는 SiNx로 형성되는 전자 디바이스 제조 방법.
  31. 제5항에 있어서, 상기 한개 이상의 추가적인 유전성 층은 식각-저지, 완충(buffer) 층 또는 접착(adhesion)층 재료들 중의 한개로 형성되는 전자 디바이스.
  32. 제5항에 있어서, 상기 한 개 이상의 추가적인 유전성 층은 상기 제2유전성 재료와 동일하거나 다른 전자 디바이스.
  33. 제23항에 있어서, 상기 임시 전극은 비도전성 또는 도전성을 갖는 전자 디바이스 제조 방법.
  34. 용량성 또는 강유전성 메모리 디바이스를 제조하는 방법에 있어서, 상기 메모리 디바이스내의 유전성층 구조의 두께를 결정하는 폭을 가진 재료 층내에 이미 존재하는 공동부를 채우기 위해 상기 유전성 층 구조를 침착하는 것을 포함하는 용량성 또는 강유전성 메모리 디바이스 제조 방법.
  35. 제34항에 있어서, 상기 유전성 층은 강유전성 또는 고-엡시론(high-epsilon) 재료로 형성되는 용량성 또는 강유전성 메모리 디바이스 제조 방법.
  36. 제35항에 있어서, 기판 내에 제1도전성 재료의 제1도전성 영역을 형성하는 단계와, 상기 기판위에 제1유전성 층을 형성하는 단계-상기 제1유전성 층은 상기 제1도전성 영역의 어떤 부분 위에 제1개구를 포함하며, 상기 제1개구는 제2도전성 재료에 의해 실제적으로 채워짐-와, 상기 제1유전성 층 상에 도전성 블랭킷 시드 층을 침착하는 단계와, 서로 이격된 임시 충진 영역들을 규정하기 위해 상기 시드 층 상에 제1임시 재료를 적용하고 패터닝하는 단계와, 상기 제1임시 재료에 의해 덮혀지지 않은 영역을 제3도전성 재료로 전기 도금하여 제1전극과 제2전극을 형성하는 단계와, 상기 제1임시 재료를 제거하여 상기 제1전극과 제2전극 간에 갭을 형성하는 단계와, 상기 제1전극과 제2전극 간의 갭의 기부에 남아 있는 시드 층 부분을 제거하는 것에 의해서 상기 제1전극과 제2전극을 전기적으로 절연시키는 단계와, 제2유전성 재료를 상기 갭에 채우는 단계를 포함하는 전자 디바이스 제조 방법.
  37. 제35항에 있어서, ① 기판 내에 제1도전성 재료의 제1도전성 영역을 형성하는 단계와, ② 상기 기판위에 제1유전성 층을 형성하는 단계-상기 제1유전성 층은 상기 제1도전성 영역의 어떤 부분 위에 제1개구를 포함하며, 상기 제1개구는 제2도전성 재료에 의해 실제적으로 채워짐-와, ③ 상기 제1유전성 층 상에 서로 이격된 제1전극과 제2전극을 형성하는 단계-상기 제2전극은 상기 제2도전성 영역 위에 있으며, 상기 제1전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨-와, ④ 상기 측벽 스페이서를 제거하고 상기 제1전극과 임시 전극 간의 갭에 제2유전성 재료를 침착하는 단계를 포함하는 전자 디바이스 제조 방법.
  38. 제35항에 있어서, ①기판 내에 제1도전성 재료의 제1도전성 영역을 형성하는 단계와, ② 상기 기판위에 제1유전성 층을 형성하는 단계-상기 제1유전성 층은 상기 제1도전성 영역의 어떤 부분 위에 제1개구를 포함하며, 상기 제1개구는 제2도전성 재료에 의해 실제적으로 채워짐-와, ③ 상기 제1유전성 층 상에 제1전극과 임시 전극을 형성하는 단계-상기 제1전극과 임시 전극 간의 갭은 임시 측벽 스페이서에 의해 규정됨 - 와, ④ 상기 제1전극과 임시 전극 간에 제2유전성 재료를 침착하는 단계를 포함하는 전자 디바이스 제조방법.
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