KR100756587B1 - 반도체디바이스형성방법 - Google Patents

반도체디바이스형성방법

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KR100756587B1
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로버트 이. 쥬니어 조운즈
파푸 디. 마니아
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프리스케일 세미컨덕터, 인크.
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Abstract

본 발명은 커패시터를 가진 반도체 디바이스를 형성하는 방법에 관한 것으로, 커패시터는 고밀도 메모리의 부분과 반도체 기판 내에서 형성되는 캐버티(cavity)내에 인레이드되어 있다. 일 실시예는 먼저 캐버티 내에 하부 전극을 형성하고, 그 다음 커패시터 전극들 중 적어도 하나에 관해 화학적 기계적 폴리싱(chemical mechanical polishing : CMP)을 허용하기 위해 캐버티를 희생층(sacrificial layer)으로 채운다. 하부 전극의 부분들과 희생층의 부분들을 제거한 후에는, 유전체 층이 형성된다. 그 다음 상부 전극이 유전체 층위에 형성된다. 이 렇게 형성되는 유전체 층은 하부 전극을 상부 전극으로부터 분리시켜 단락과 누설 전류들을 방지한다. 일 실시예에서는, 한 개의 상부 전극 층이 다수 하부 전극들을 위해 형성되어, 메모리 회로의 복잡성을 감소시킨다.

Description

반도체 디바이스 형성 방법{Method of forming a semiconductor device}
본 발명은 일반적으로 반도체 디바이스들에 관한 것이고, 특히 고밀도 집적회로 제조(high density integrated circuit manufacturing)를 가능하게 하는 축소된(scale down) 메모리 커패시터에 관한 것이다.
반도체 디바이스들은 점점 더 큰 메모리 밀도들을 요구하고 있다. 동적 랜덤 액세스 메모리(DRAM : dynamic-random-access memory) 셀은 한 가지 형태의 메모리의 예이다. 도 1은 트랜지스터(5)와 커패시터(10)를 포함하는 DRAM 메모리 셀(25)의 개략도를 포함하고 있다. 트랜지스터(5)의 소스/드레인 영역은 비트 라인(20)에 전기적으로 접속되어 있고, 트랜지스터(5)의 다른 소스/드레인 영역은 커패시터 (10)의 전극들 중 한 전극에 전기적으로 접속되어 있다. 트랜지스터(5)의 게이트 전극은 워드 라인(15)에 전기적으로 접속되어 있다. 커패시터(10)의 다른 전극은 VSS 또는 실질적으로 일정한 전위(도시 안됨)에 전기적으로 접속되어 있다. 한 개의 트랜지스터와, 한 개의 커패시터로 구성된 강유전성 랜덤 액세스 메모리(FeRAM : ferroelectric random-access memory)는 커패시트(10)의 전극이 VSS 또는 실질적으로 일정한 전위 대신에 구동 라인에 전기적으로 접속되어 있다는 것 외에는 유사하다.
메모리 셀(25)의 크기가 줄면 메모리 셀(25)의 적절한 감지를 허용할 수 있는 만큼 커패시터(10)의 용량이 충분히 높게 유지되어야 한다. 처리 기술이 0.50㎛이하로 되면, 문제들이 발생한다.
용량은 수학식,
으로 주어진다.
실리콘 이산화물은 커패시터 유전체의 일반적인 형태이다. 그러나, 커패시터의 두께는 40Å보다 더 작을 수 없는데 그 이유는 커패시터가 제조 환경에서 결함없이 재현 가능하게 생산될 수 없기 때문이다. 게다가, 감소된 두께는 전위 누설 전류를 증가시키고, 이것은 메모리 셀을 리프레쉬하는데 필요한 시간에 영향을 준다. 10보다 큰 유전율을 가진 비전통적인 높은 유전율의 물질들은 통상적으로 공정호환성 (process compatibility) 문제들을 가지고 있다. 폴리실리콘 전극들이 사용되지 않을 수 있는데 그 이유는 비전통적인 높은 유전율 물질들의 대부분이 이들 물질들과 부정적으로 상호작용할 수 있기 때문이다.
용량을 증가시키는 또 하나의 시도는 커패시터 영역을 증가시키는 것이다. 추가 기판 영역을 점유하지 않고, 더 높은 커패시터 영역을 달성하기 위해서, 커패시터들은 도 2에 도시된 것과 같은 수직 성분을 포함한다. 메모리 셀(25)은 점선으로 표시된 트렌지스터(5)와 커패시터(10)를 포함한다. 트랜지스터(5)는 "f"라는 폭을 가지고 있는 접촉 플러그(26)에 의해 커패시터(10)에 전기적으로 접속되어 있다. 커패시터는 "U"자형을 갖는 하부 전극(30), 커패시터 유전체 층(40)과 상부 전극(35)을 구비한다. 커패시터(10)는 도 2에 도시된 바와 같이, Z 방향으로 배향되어 있는 측면 확장부들(side extensions)을 가지고 있다. Z 방향 배향성은 메모리셀(25)의 제조를 복잡하게 만든다. 커패시터(10)를 구성하는 막들은 등각으로 (conformally) 증착되고, 그 다음 후속하는 레벨간 막의 유전체 층(도시 안됨)이 증착되며 상부 전극(35)에 영향을 주거나 또는 보이드들(voids)을 형성하지 않고, 평탄화될(planarized) 필요가 있을 수 있다.
본 발명은 0.5㎛이하의 반도체 기술들에 대한 다중레벨 금속 처리와 양립하는 고밀도 비트 셀 커패시터를 형성하는 방법을 제공하고 있다. 전술한 바와 같이, 더 작은 규모들로 커패시터들을 형성하는 종래의 많은 방법들은 커패시터 영역과 용량과의 관계의 이점을 이용하려 하고 있다. 커패시터가 증가된 수직 높이를 가지고 있는 일 예에서, 상기 방법은 글로벌 평탄화(global planarization)가 감소되는 결과를 낳는다. 본 발명은 종래의 방법들에 관련되는 많은 문제점들을 해결하고 있다. 본 발명은 동적 랜덤 액세스 메모리(DRAM), 강유전성 랜덤 액세스 메모리(FeRAM) 디바이스들과 같은 비휘발성 강유전성 메모리들의 제조 시에 도움을 준다.
도 3-10은 본 발명의 커패시터의 제 1 실시예를 제조하는 방법을 도시하고 있으며, 도 11-16은 본 발명의 커패시터의 제 2 실시예를 제조하는 방법을 도시하고, 도 17은 본 발명의 커패시터의 제 3 실시예를 제조하는 방법을 도시하고 있다.
제 1 실시예에서는, 본 발명은 인레이드(inlaid) 커패시터를 제공하고 여기서 각각의 전극이 산소에 대한 내성을 지닌(oxygen-tolerant) 물질을 이용하여 형성되며, 유전 물질은 높은 유전율 물질을 가지고 있다. 이 처리가 도3-10에 도시되어 있다.
도 3은 본 발명의 제 1 실시예를 제조하는 처리의 제 1 단계의 단면도이다. 도 3에서, 기판(65)은 기판 레벨간 유전체(interlevel dielectric)(45) 위에 에치 스톱(etch stop)(55)과 기판 레벨간 유전체(interlevel dielectric)(45)를 가지고 있다.에치 스톱(55)은 통상적으로 실리콘 질화물이지만, 다른 물질들도 사용될 수 있다. 접촉 플러그(50)는 기판 레벨간 유전체(45)와 에치 스톱(55)내에 배치되어 있다. 제 1 레벨간 유전체 층(60)은 기판(65)의 위에 놓여 있다. 제 1 단계는 기판(65) 위에 제 1 레벨간 유전체 층(60)을 증착하는 것이다. 제 1 레벨간 유전체 층(60)은 상부 표면(66)을 가지고 있다. 도 4에 도시된 바와 같은 처리는 제 1 레벨간 유전체 층(60)내에 제 1 커패시터 캐버티(69)를 형성함으로써 계속된다. 제1 커패시터 캐버티(69)가 형성되고 접촉 플러그(50) 주위에 있는 에치 스톱(55)의 부분들과 함께 접촉 플러그(50)를 노출시킨다. 제1 커패시터 캐버티(69)의 별들은 등각으로 후속하는 층들(conformally subsequent layers)이 캐버티(69)내에 증착되는 방법에 따라 조절될 수 있다. 전체 제 1 커패시터 캐버티(69) 표면 위에 균일한 등각으로 증착된 층들이 제 1 커패시터 캐버티(69)의 벽들이 수직이 되도록 한다(도시 안됨). 이와는 반대로, 스퍼터 증착(sputter deposition)에서 통상적으로 발생하는 것과 같이, 등각으로 증착된 층들이 전체 제 1 커패시터 캐버티(69) 표면 위에 균일하게 되어 있지 않다면, 제 1 커패시터 캐버티(69)의 벽들은 도 5에 도시된 바와 같이 테이퍼링될(tapered) 수 있다. 테이퍼링은 종래의 처리에 의해 달성된다. 그러나, 본 발명의 실시예에 따르면, 후속하는 층들, 특히 커패시터의 전극 층들은 전기를 이용하지 않는 도금(plating)과 전기도금(electroplation : electrolytic plating)을 포함하는 도금으로 형성될 수 있다. 본 발명의 이들 양상들은 이하 상술된다.
도 5는 다른 처리 후의 본 발명의 제 1 실시예의 단면도이다. 도 5에서, 제 1 커패시터 전극 층(70)이 제 1 레벨간 유전체 층(60)의 상부 표면(66)위와 접촉 플러그(50)와 에치 스톱(55)의 노출된 부분들 위에 놓이도록 제 1 커패시터 캐버티(69) 내에 증착된다. 제 1 커패시터 전극 층(70)은 전도층이고, 전도 층은 귀금속(플라티늄(Pt), 팔라듐(Pd),등), 즉 전도성 금속 산화물(루테늄(Ru), 레늄(Re), 로듐(Rh), 이리듐(Ir), 오스뮴(Os)등), 전도성 금속 산화물(루테늄 산화물(RuO2), 레늄 산화물(ReO2, ReO3)) 이리듐 산화물(IrO2), 오스뮴 산화물(OsO2 등), 또는 그들의 조합들들 형성하는 금속으로 구성될 수 있다. Pt-Ti, Pt-Pd, Pt-Ir등과 같은 합금들 또는 다중의 층들이 사용될 수 있다. 다른 예들은 스트론튬 루테나트(SrRuO3), 란타늄 스트론튬 코발트 산화물(LSCO) 또는 이트륨 바륨 구리 산화물(YBCP)을 포함하고 있다. 제 1 커패시터 전극 층(70)은 또한 하부 전극으로 불린다.
본 발명의 다른 실시예는 먼저 도 4에 도시된 바와 같이, 제 1 커패시터 캐버티(69)와 접촉 플러그(50)에 의해 채워진 영역을 포함하는 접촉 플러그 개구 (contact plug opening)를 형성한다. 이 대안적인 실시예에 따르면, 제 1 커패시터 전극 층(70)은 접촉 플러그 개구 내에 증착되고, 접촉 플러그(50)를 채우고 제 1 커패시터 캐버티(69)와 등각을 이루게 된다.
도 6은 추가 처리 단계들 후의 본 발명의 제 1 실시예의 단면도이다. 도 6에 도시한 바와 같이, 커패시터 유전체 층(75)이 제 1 커패시터 전극 층(70) 위에 증착된다. 커패시터 유전체 층(75)은 화학 기상 증착(CVD : chemical vapor deposition), 스퍼터 증착 등에 의해 형성되는 높은 k 유전체(k≥10)이다. 커패시터 유전체 층(75)은 바륨 스트론튬 티타네이트(BST), 바륨 티타네이트(BTO), 스트론튬 티타네이트(STO), 납 티타네이트(PT), 납 지르코네이트(PZ), 납 지르코네이트 티타네이트(PZT), 납 란타늄 지르코네이트 티타네이트(PLZT), 스트론튬 비스무스 탄탈레이트(SBT), 스트론튬 비스무스 니오베이트(SBN), 또는 스트론튬 비스무스 니오베이트 탄탈레이트(SBNT)로 구성될 수 있다. DRAM 응용들을 위해서 바람직하게는, 커패시터 유전체 층(75)은 BST 또는 스트론튬 티타네이트(ST)의 원자들을 포함 할 수 있다.
제 2 커패시터 전극 층(80)은 커패시터 유전체 층(75)위에 형성된다. 제 2 커패시터 전극 층(80)은 제 1 커패시터 전극 층(70)에 관련되어 기재된 어떤 물질로 구성된다. 통상적으로 제 2 커패시터 전극 층(80)은 산소에 내성이 있는 전도체이다. 두 개의 커패시터 전극 층들(70,80)은 동일하거나 또는 다른 물질들을 포함 할 수 있다, 구조는 처리 시에 어닐링링될(annealed) 수 있다. 어닐링은 약 1 시간이 넘지 않는 시간동안에 약 600-800℃ 범위 내의 온도에서 실행된다. 어닐링은 실질적으로 불활성(inert) 또는 산화 분위기(oxidizing ambient)를 이용하여 수행된다. 유전체가 페로브스카이트(perovskite) 단계 또는 층으로 된 페로브스카이트 단계 내에 있는 것이 바람직하고, 이것은 증착 후에 수행되는 전술된 어닐링 처리, 또는 대안적으로는 적당한 증착 조건들에서 커패시터 유전체 층(75)을 증착시킴으로써 달성될 수 있다. 만약, FeRAM 셀이 형성된다면, 커패시터 유전체 층(75)을 페로브스카이트 상태로 변환시키기 위해 산화 분위기를 이용하여 어닐링이 수행된다. 커패시터 전극 층들(70,80)은 산소에 내성이 있는 물질들을 포함하고 있기 때문에, 산화 분위기는 그들에게 나쁜 영향을 끼치지 않을 것이다. 그 후에는, 제 1 커패시터 캐버티(69)의 나머지 부분을 완전히 채우기 위해 희생층(85)이 제 2 커패시터 전극층(80) 위에 형성된다.
도 7에서는, 도 6의 디바이스가 도 7의 디바이스를 만들기 위해서, 증착된 층들의 노출된 부분들을 제거하는 과정, 즉 화학 기계적 폴리싱(CMP) 또는 에치 백 절차들(etch back procedures)을 거치게 된다. 자세히 설명하자면, 도 7에 도시된 바와 같이, 이들 절차들 중 하나를 이용하여, 평탄면(planar surface)(90)을 형성하기 위해 희생층(85)의 노출된 부분들, 제 2 커패시터 전극 층(80), 커패시터 유전체 층(75) 및 제 1 커패시터 전극 층(70)이 제거되고 평탄화된다. 도 7의 희생층(85)은 통상적으로 실리콘 산화물이지만, 추가 처리가 진행되기 전에 이런 층이 보통 제거되므로, 대안적인 물질로 될 수 있다. 실리콘 산화 물질을 사용하는 이점은 희생층(85)이 추가 처리 동안에 제 1 커패시터 캐버티(69) 내에 남을 수 있다는 것이다. 도 7에 도시된 바와 같은 결과로서 생긴 구조는 인레이드 커패시터(82)이고 이러한 인레이드 커패시터는 종래의 기술과 마찬가지로, 제 2 레벨간 유전체 층을 형성하기 전에 Z 방향 확장들을 방지하고, 웨이퍼 상에서 표면 처리를 촉진시킨다(글로벌 평탄화를 향상시킨다). 인레이드 커패시터(82)는 제 1 커패시터 전극 층(70), 커패시터 유전체 층(75), 및 제 2 커패시터 전극 층(80)을 포함하고 있다.
표면(90)을 노출시키기 위한 평탄화 처리 동안에 커패시터 유전체 층(75)만이 유전체 두께 "t"에 의해 제 1 커패시터 전극 층(70)을 제 2 커패시터 전극 층(80)으로부터 분리시키는 작용을 하지만, 누설을 유발시키는 쇼팅(shorting)의 가능성이 존재한다. 쇼팅은 에치 또는 폴리시(polish) 잔류물(residue) 또는 커패시터 유전체 층(75)의 노출된 표면에 의해 노출되는 손상에 의해 발생할 수 있고, 누설 전류들을 발생시킬 수 있다. 커패시터 전극 층들(70,80)의 작은 부분들을 제거하기 위한 쇼트-에치(short-etch)는 전기 쇼팅의 가능성(likehood)을 감소시키기 위해 수행될 수 있다.
도 8은 도 3-7과 같이, 디바이스의 다른 처리를 도시하고 있다. 도 8은 웨이퍼의 더 큰 부분의 단면도이고, 웨이퍼는 기판(93), 기판 레벨간 유전체(92), 접촉 플러그들(100,102), 에치-스톱 층(94), 제 1 레벨간 유전체 층(96), 및 도 7에 도시된 커패시터와 유사한, 하부 전극으로서 제 1 커패시터 전극 층(104), 커패시터 유전체 층(106), 및 상부 전극으로서 제 2 커패시터 전극 층(108)으로 형성되는 커패시터(109)를 포함하고 있다. 커패시터를 위해 만들어진 캐버티는 희생층(98)으로 채워진다는 것에 유의해라. 제 1 커패시터 전극 층(104)과 커패시터 유전체 층(106)의 합쳐진 두께가 "a"로 표시되어 있다. 도 3-7에 도시된 방법에 따라 만들어진 구조들 외에도, 도 8에 도시된 웨이퍼는 접촉 구조(95)를 포함하고 있다.
도 8을 참조하면, 접촉 구조(95)는 접촉 플러그(100)(도 3의 접촉 플러그 (50)의 구조와 유사)와 접촉 구조(95) 위의 금속 층(도시 안됨) 또는 비어(via)(112)를 통해 형성되는 접촉간의 접촉으로 사용될 수 있다. 접촉 구조(95)는 도 4의 제 1 커패시터 캐버티(69)의 형성과 같은 처리 단계 동안에, 비어 홀(via hole)을 형성함으로써 만들어진다. 비어 홀이 만들어진 후에, 비어 홀은 제 1 커패새터 전극 층(104)(제 1 커패시터 전극층(70)과 유사)을 증착하는 동일한 단계에서 전도성 물질로 채워진다. 일반적으로, 비어 홀 내의 전도성 물질은 제 1 커패시터 전극 층(104)을 위해 사용되는 물질과 동일한 물질이다. 표면(97)에서 비어 홀의 폭은 보통 2a보다 크지 않을 것이다. 그렇지 않으면, 제 2 커패시터 전극 층(108)의 일부분은 비어 홀 내에 형성되어 바람직하지 못한 커패시터 구조를 만들어낸다.
도 9는 추가의 처리 단계가 수행된 후의, 도 8의 디바이스의 단면도이다. 도 9에서는, 제 2 레벨간 유전체 층(105)이 도 8의 디바이스 위에 형성된다. 제 2 레벨간 유전체 층(105)이 형성된 후에는, 비어(112)가 제 2 레벨간 유전체 층(105) 내에 형성되고, 비어(110)는 커패시터 유전체 층(106)과 함께, 제 1 과 제 2 커페시터 전극 층들(104,108)에 의해 형성되는 커패시터 위에 놓여 형성된다. 비어(110)는 제 2 커패시터 전극 층(108)과 접촉한다.
도 10에서는 상호접속들이 도시되어 있는데, 여기서 금속 상호접속 층(120)은 비어들(110,112) 내에 형성된 접촉들과 접촉하는 제 2 레벨간 유전체 층(105) 위에 형성된다. 금속 상호접속 층(120)을 거쳐, 비어들(110,112) 사이에 있는 영역들 내에서, 제 2 레벨간 유전체 층(105)의 일부분이 에칭 또는 다른 처리에 의해 노출된다. 회로 설계에 의해 결정된 바와 같이, 금속 상호접속 층(120)의 패터닝은 전기적 결합(electrical coupling)을 제공하기 위해 비어들(110,112) 사이에 연속적으로 층(120)을 남길(leave) 수 있다. 추가 처리는 층(120) 위에 패시베이션 (passivation) 층(140)을 형성하고, 비어들(110,112) 사이에 노출되는 부분을 위한 제 2 레벨간 유전체 층(105)과 접촉한다. 처리 시 이 시점에서는, 실질적으로 완성된 반도체 디바이스가 형성된다. DRAM 셀 또는 FeRAM 셀에서는, 트랜지스터(도시 안됨)가 형성된다. 비트 라인은 금속 상호접속 층(120)의 좌측 부분(left hand portion)이다. 비트 라인은 트랜지스터의 하나의 소스-드레인 영역에 전기적으로 접속될 것이다. 대안적으로, 비트 라인은 매립된(buried) 비트 라인(도 10에 도시 안됨)이 될 수 있다. 금속 상호접속 층(120)의 우측 부분은 제 2 커패시터 전극 층 (108)에 전기적으로 접속되어 있고, 한편 제1 커패시터 전극층(104)은 트랜지스터의 다른 소스-드레인 영역에 전기적으로 접속되어 있다. 만약 DRAM 셀이 형성된다면, 우측 부분은 VSS 전극 또는 실질적으로 일정한 전위 소스에 전기적으로 접속된다. 만약 FeRAM 셀이 형성된다면, 우측 부분은 구동 라인에 전기적으로 접속된다.
도 10은 인레이드(in-laid) 비트 셀 커패시터(109)를 도시하고, 이 경우에서 는 제 1 전극 층(104)이 접촉 플러그(102)에 결합되어 있고, 제 2 커패시터 전극 층(108)이 비어(110)를 통해 금속 상호접속 층(120)에 결합되어 있다. 게다가, 도 10은 접촉 구조(95)가 제 1 커패시터 전극 층(104)과 같은 동일한 물질로 형성된다는 것을 도시하고 있다.
본 발명의 한 실시예에 따르면, 접촉 구조(95)가 제 1 커패시터 전극 층(104)을 형성하는데 사용되는 것과 같은 동일한 물질을 이용하여 형성된다. 실시예는 하나의 마스크 단계에서 커패시터를 형성한다. 대안적인 실시예에 따르면, 접촉 구조(95)와 같은 접촉 영역들은 텅스텐 또는 폴리실리콘과 같은 일반적인 접촉 물질로 구성된다. 이 대안적인 실시예는 두 개의 마스크 단계들에서 달성된다. 또 다른 실시예는 메모리 영역들로의 접속들과 논리 영역들로의 접속들 사이를 구별한다. 메모리 영역 접속들에 대해서는, 접촉 영역들이 제 1 커패시터 전극 층(104)을 위해 사용되는 물질로 구성되고, 한편 접촉 구조(95)는 논리 영역들에 대한 접촉을 위해 일반적인 접촉 플러그 물질로 구성되어 있다.
도 11-16은 본 발명의 일 실시예에 따르는 커패시터를 형성하는 방법을 도시하고, 이 방법은 도 7에 관련하여 논의된 바와 같이, 제 1 및 제 2 커패시터 전극 층들(104,108)을 쇼팅하는 전위 문제들을 해결하고 있다. 도 11-16에 도시된 실시예는 폴리싱 또는 희생층 제거를 포함하는 공정 중에 커패시터 전극 층들(210,244) 사이에 연속하는 커패시터 유전체 층(242)을 형성하는데, 이 유전체 층은 전극들을 계속 분리한다.
도 11을 참조하면, 에치 스톱 층(207)과 접촉 플러그(204)를 가지고 있는 기판(202)이 제공되어 있다. 접촉 플러그들(204)은 기판 레벨간 유전체(200)와 에치 스톱 층(207) 내의 개구들 내에 형성된다. 제 1 레벨간 유전체 층(206)은 에치 스톱 층(207)과 접촉 플러그(204) 위에 놓여 형성된다. 제 1 레벨간 유전체 층(206) 위에 증착되어 있는 폴리시 스톱 층(218)은 화학 기계적 폴리싱(CMP)의 나중 단계를 위해 폴리시-스톱인 물질로 구성되어 있다. 폴리시 스톱 층(218)은 제 1 레벨간 유전체 층(206)의 상당 부분이 제거되지 않고 커패시터 층들이 폴리싱에 의해 선택적으로 제거될 수 있도록 허용하는 물질을 포함하고 있다. 만약 폴리시 스톱 층 (218)이 절연체라면, 폴리시 스톱 층(218)의 부분들은 제 1 레벨간 유전체 층(206) 위에 영구적으로 남을 수 있다. 그 이후에, 만약 폴리시 스톱 층(218)이 후속하여 제거된다면, 폴리시 스톱 층(218)은 전도체 또는 반도체일 수 있다. 통상적으로, 폴리시 스톱 층(218)의 부분들은 제 1 레벨간 유전체 층(206)위에 남아 있으며, 폴리시 스톱 층(218)은 질화물, 산화물 등을 포함한다.
제 1 레벨간 유전체 층(206)과 폴리시 스톱 층(218)은 그 후 두 개의 커패시터 캐버티들과 접촉 캐버티를 형성하기 위해 에칭된다. 장벽층(barrier layer)(208)은 폴리시 스톱 층(218) 위에 형성되고, 도11에 도시된 바와 같이, 커패시터 캐버티들과 접촉 캐버티 내에서 등각으로 형성된다. 장벽 층(218)은 통상적으로 내화성(refractory) 금속 질화물(TiN, TaN 등) 또는 내화성 금속 반도체 질화물 화합물(TaSiN, WSiN 등)을 포함한다. 만약 폴리시 스톱 층(218)과 장벽 층(208)간에 접착(adhesion)이 관심사라면 접착막(Ti,Ta 등)이 장벽 층(208)을 형성하기 전에 형성될 수 있지만, 도 11-16에 도시되지는 않는다. 제 1 커패시터 전극 층 (210)은 그 후 장벽 층(208) 위에 놓여 형성된다. 본 발명의 다른 실시예들은 장벽 층(208)을 포함하지 않는다.
도 12에 도시된 처리를 계속 설명하자면, 희생층(240)은 그 후 제 1 커패시터 전극 층(210) 위에 형성된다. 희생층(240)은 금속 또는 유전체 물질일 수 있다. 본 발명의 일 실시예에 따르면, 희생층(240)은 SiO2로 구성되어 있다.
희생층(240)을 형성한 후, 도 13에 도시한 바와 같이, 다음 단계는 희생층 (240)의 부분들을 제거하고, 폴리시 스톱 층(218), 장벽 층(208)의 부분들, 및 제 1 커패시터 전극 층(210)의 부분들을 노출시키기 위해 웨이퍼의 표면을 화학 기계 적으로 폴리싱하는 것이다. CMP 처리는 또한 접촉 구조(220)를 노출시키고, 폴리시 스톱 층(218)을 가지고 있는 실질적으로 평탄한 평면 레벨을 제공한다. 이 때에는, 커패시터 캐버티들이 대부분 희생층(240) 물질로 채워지게 된다.
희생층(240)의 나머지는 도 14에 도시한 바와 같이, 커패시터 캐버티들로부터 제거된다. 제 1 커패시터 전극 층(210)의 노출된 측부들(225)과 접촉 구조의 노출된 측부들(226)은 기본적으로 폴리시 스톱 층(218)의 노출된 부분에서 평면 (planar)이다.
도 15를 참조하면, 다음 처리 단계는 도 14에 도시된 결과로서 생긴 구조들 위에 등각으로 커패시터 유전체 층(242)을 형성하는 것이다. 커패시터 유전체 층 (242)은 폴리시 스톱 층(218) 위에, 측부들(225,226) 위에, 그리고 제 1 커패시터 전극 층(210) 위에 형성된다. 제 2 커패시터 전극 층(244)은 그 후 커패시터 유전치 층(242)의 위에 등각으로 형성된다. 층들(210, 242, 244)은 각각 층들 (70,75,80)에 대해 설명된 임의의 물질들로 만들어진다. 도 15에 도시한 바와 같이, 본 발명의 이러한 실시예의 구성은 커패시터 유전체 층(242)에 의해 제 1 커패시터 전극 층(210)을 제 2 커패시터 전극 층(244)으로부터 분리한다. 본 실시예는 이 때에 누설 가능성(possibility of leakage)을 증가시킬 수 있는 CMP 단계를 사용하지 않는다.
처리는 도 16에 도시된 바와 같이 계속되고, 여기서 제 2 커패시터 전극 층 (244)과 커패시터 유전체 층(242)은 제 1 커패시터 전극 층(210)의 측부들(225)을 완전히 덮기 위해서, 패터닝되고 에칭된다. 결과로서 생긴 구조가 도 16에 도시되어 있고, 여기서 제 2 커패시터 전극 층(244)은 하부 전극들로 불리는 다중 제 1 커패시터 전극들을 사용하기 위해 연속하는 상부 전극을 형성한다. 도 16에 도시된 커패시터들은 통상적으로 메모리 디바이스를 구성하는 비트 셀 커패시터들의 큰 어레이 중 일부분이 될 것이라는 것을 유의해라. 본 실시예는 선택된 접촉들이 다중 커패시터 어레이의 연속하는 상부 전극을 허용하고, 각각의 개별적인 커패시터에 대한 별도의 접촉이 필요 없게 된다. 비어들(246,248)을 가지고 있는 제 2 레벨간 유전체 층(250)이 도 16에 도시된 바와 같이 형성되어 있는 경우에는, 추가 처리가 계속된다. 이 때부터 추가처리가 수행된다.
본 발명의 일 실시예에서는, 에치 스톱 층(207)이 실리콘 질화물 물질을 포함하고, 제 1 레벨간 유전체 층(206)은 실리콘 이산화물 물질을 포함한다. 플라즈마 에치(plasma etch) 또는 반응성 이온 에치(RIE : reactive ion etch)는 에치 스톱 층(207)에 대해 선택적으로 제 1 레벨간 유전체 층(206)을 에칭한다. 다른 물질들은 에치 스톱 층(207)과 폴리시 스톱 층(218)에 대해 사용될 수 있고, 이 물질들은 동일하거나 또는 다른 물질들일 수 있다. 에치 스톱 층(207)과 폴리시 스톱 층 (218)의 각각은 우수한 전기 절연 특성들을 가지고 있는 유전체 물질을 포함할 것이다. 에치 스톱 층 물질의 선택은 제 1 레벨간 유전체 층(206)과 희생층(240)내에서 사용되는 물질(들)에 의존한다. 커패시터 캐버티 에치가 에치 스톱 층(207)에 대해 선택적이고, 희생층 에치도 폴리시 스톱 층(218)에 대해 선택적이라는 것을 유의해라. 제 1 레벨간 유전체 층(206)은 실리콘 이산화물 또는 낮은 k 를 가지고 있는 중합 유전체들(polymeric dielectrics), 또는 심지어 전도성 물질들로 구성될 수 있다. 본 실시예에서는, 에치 스톱 층(207)과 폴리시 스톱 층(218)이 CMP 처리를 위해 적당하게 되어 있는 것이 바람직하다.
상술한 실시예들에 따르면, 제 1 커패시터 유전체 층들과 제 2 커패시터 유전체 층들은 종래 기술에 알려진 바와 같이, 화학 기상 증착(CVD)에 의해 형성된다. 그러나, CVD는 비용이 많이 들고 유기적 전구체들(organic precusors)은 특정 물질들에 대해 이용될 수 없다 (또는 비용이 엄청 비쌀 수 있다.) 따라서, 본 발명의 다른 양상은 전기가 필요 없는 도금과 전기도금을 포함하는 도금기술에 의해 전극 층들 중 적어도 하나의 층의 형성을 제공한다. 도금 기술들은 우수한 스텝 커버리지(step coverage)를 가지고 있는 등각의 층들을 제공한다. 바람직하게, 도 3-16에 도시된 실시예들에서는, 적어도 제 1(하부) 커패시터 전극 층이 도금 기술에 의해 형성되는데, 그 이유는 제 1 커패시터 전극 층의 스텝 커버리지가 후속하여 형성된 커패시터 유전체 층의 균일성(uniformity)과 커패시터의 전기적 특성들을 제어하는데 중요할 수 있기 때문이다.
비전기 도금인 경우에는, 촉매 층(catalyst layer)이 먼저 증착되고 그 후에 전극 층이 촉매 층위에 도금된다(plate). 일 실시예에서는, 팔라듐, 플라티늄, 이리듐, 루테늄 등이 촉매 층을 형성하기 위해 스퍼터 증착 기술들을 이용하여 증착된다. 대안으로, 촉매 층은 금속 콜로이드 층(metal colloid layer)을 이용하여 형성될 수 있다. 예를 들면, Pd-Sn으로 구성된 촉매 층은 Ps-Sn 콜로이드 용액을 이용하여 증착될 수 있다. 게다가, 플라티늄과 팔라듐으로 구성된 촉매 층들은 각각 플라티닉산과 팔라듐 클로라이드를 이용하여 형성될 수 있다. 촉매 층은 비전기 도금 단계 이전에 패터닝될 수 있는데 이 경우에서 전극 층이 아래에 놓인 촉매 층 위에 선택적으로 형성될 것이다.
촉매 층 위에 Pt 전극 층을 형성하기 위한 비전기 도금의 일 예는 Na2PT(OH)6(10g/L), (pH 10을 제공하는) NaOH, 에틸라민(10g/L)과 환원제(reducer) (하이드라진 : 0.1 내지 1 g/L)의 용액 형성을 요구한다. 비전기 도금은 약 30℃ 에서 수행된다.
전기 도금의 경우에는, 시드 층(seed layer)이 먼저 침작되고 시드 층 위에서 전기 도금이 이루어진다. 시드 층은 플라티늄, 팔라듐, 니켈 이리듐, 루테늄등과 같은 전도성 물질을 이용하여 형성될 수 있다. 시드 층은 이온화된 금속 플라즈마(IMP : ionized metal plasms)와, 스퍼터링과 같은 물리적인 기상 증착(PVD : physical vapor deposition)에 의해 형성될 수 있다. 게다가, 실리사이드(예, CoSi), 질화물들(예, TiN, TaN), 및 그들의 조합들과 같은 다른 전도성 물질들이 시드 층에 대해 사용될 수 있다.
시드 층 위에 Pt 전극 층을 형성하기 위한 전기 도금의 일 예는 H2Pt(NO2)2SO4(5g/L)와 (pH 2를 제공하기 위한) 황산의 용액 형성을 요구한다. 전기 도금은 약 50℃에서 수행되고, 약 0.5A/㎠의 전류 밀도에서 수행된다. 전기 도금의 처리에서는, 다음의 반응식이 발생한다 :
Pt2 + + 2e- ---------------> Pt(캐소우드)
H2O -------------> 1/2 O2 + 2H+ + 2e-(또는 Pt -----> Pt2 + + 2e-)
이리듐은 다음의 조건들 하에서 용해된 시아나이드 용액을 이용하여 시드층 위에 전기 도금될 수 있다 :
이리듐 5 내지 7 g/L
포타슘 시아나이드 450g
나트륨 시아나이드(혼합의 70%) 1100g
온도 600℃
교반 보통
전류밀도 0.001b 내지 0.002 A/㎠
루테늄은 니트로소 염(nitroso salt)을 이용하여 시드 층 위에 전기 도금될 수 있다 :
루테늄(루테늄 니트로소 염으로서) 8g
황산 80ml
물 4L
전류 밀도 0.001 내지 0.003A/㎠
온도 55 내지 77℃
본 발명의 실시예들에 따르면, 전체 회로의 글로벌 평탄화를 향상시키면서 한편 스케일링(scaling)의 영향을 해결하기 위해(counter) 위해 증가된 커패시터의 영역을 허용하는 인레이드 커패시터를 형성하는 방법이 개시되어 있다. 피처 (feature) 크기가 감소함에 따라, 본 발명은 종래 기술의 해결책들과 같이 상부로 향하는 확장들(upward extension)을 사용하지 않고 원하는 용량 값을 유지하기 위해 커패시터의 영역을 증가시키는 것을 허용한다. 본 발명은 임베디드(embedded) DRAM 디바이스들에 응용될 수 있고, 논리 디바이스들에 의해 집적될 수 있다. 일 실시예에서, 본 발명은 커패시터 전극 층들을 분리시키기 위해 유전체 층을 이용하는 방법을 제공하고, 따라서 처리동안에 전극들의 쇼팅에 의해 발생될 수 있는 누설 가능성을 감소시키게 된다. 처리 단계들은 연속하는 상부 전극 층을 허용하고, 이것은 회로의 복잡성을 감소시키고 커패시터들의 제조를 쉽게 한다. 연속하는 상부 전극 층의 형성은 메모리 어레이에서와 같이, 메모리의 큰 블록들에 대해 유리하다. 처리 단계들의 수를 줄이기 위해서, 접촉 영역들이 하부 전극 층과 같은 동일한 단계에서 형성될 수 있다. 본 발명은 특히 고밀도 메모리 디바이스들, 특히 DRAM들 및 FeRAM 디바이스들을 포함하는 집적 회로를 제조하기에 유용하다. 메모리 응용들에서는, 전기적 접속이 독립적으로 제조된 접촉 플러그를 통해 또는 접촉 플러그와 동시에 하부 전극을 형성함으로써 달성 될 수 있다.
또한, 0.25㎛이하의 기술들에서는, 3 차원 커패시터들이 사용되어 스케일링 조건들을 만족시키는 동시에, 커패시터의 용량 값을 유지하므로, 본 발명의 실시예는 전극들을 위한 내화 금속 또는 금속 산화물을 사용한다. 이 실시예에 따르면, 하부 전극이 인레이드 화학 기상 증착(CVD) 또는 도금 그리고 화학적 기계적 폴리싱(CMP) 패터닝에 의해 형성되고, 따라서 3 차원 커패시터 구조들의 형성을 허용한다. 전극들 사이에는 높은 k를 가진 유전체가 있다. 유전체 물질과 상부 전극은 하부 전극 처리에 후속하여 증착된다. 3 차원 커패시터들에 대해서는, 유전체 층과 상부 전극 층이 CVD에 의해 형성된다. 본 발명은 하부 전극을 형성하기 위해 패터닝과 에칭과 관련된 문제점들을 해결해주고 있다. 또한 본 발명은 전통적인 3 차원 커패시터들과 관련된 비균일 평탄성(inconsistent planarity)의 문제들을 해결해주고 있다.
상술된 실시예들이 인레이드 구조를 가진 커패시터와 관련되므로, 전극 층들을 형성하기 위해, 도금을 이용하는 본 발명의 양상은 또한 다른 구성들과 형태들로 확장될 수 있다. 이런 하나의 대안적인 구조가 도 17에 도시되어 있고, 포스트형 구성(post-type configuration)을 가지고 있는 커패시터를 도시한다. 도시된 바와 같이, 커패시터는 전극 포스트의 형태로 제 1 커패시터 전극 층(310), 커패시터 유전체 층(320), 및 제 2 커패시터 전극 층(330)을 포함하고 있다. 바람직하게는 적어도 제 2 커패시터 전극 층이 도금 처리에 의해 형성된다. 도금 처리를 이용하여, 우수한 스텝 커버리지에서 제 2 커패시터 층이 등각으로 만들어질 수 있고, 그에 따라 두 개의 커패시터들이 도시된 바와 같이 나란히 근접하여 배치될 때 디바이스 완전성(device integrity)을 보존하게 된다.
본 발명이 특정 실시예들을 참조하여, 예시되고 설명되었지만, 당업자라면 다른 수정들과 개선을 이룰 것이다. 따라서, 이 발명은 도시된 특정한 형태들에만 제한되어 있지 않으며, 첨부된 청구항들은 이 발명의 범위를 벗어나지 않는 모든 수정들을 포함하고 있다는 것이 이해될 것이다.
본 발명은 고밀도 집적 회로 제조에 사용되는 메모리 커패시터를 가진 반도체 디바이스를 형성하는 방법을 제공한다.
도 1은 종래의 DRAM 비트 셀을 도시한 회로도.
도 2는 도 1의 종래의 DRAM 비트 셀의 단면도.
도 3-10은 본 발명의 일 실시예에 따르는 커패시터를 형성하는 방법의 연속적인 단계들의 단면도.
도 11-16은 본 발명의 제 2 실시예에 따르는 커패시터를 형성하는 방법의 단면도.
도 17은 본 발명의 제 3 실시예에 따르는 커패시터를 형성하는 방법의 단면도.
*도면의 주요 부분에 대한 간단한 설명*
55 : 에치 스톱 50 : 접촉 플러그
69 : 커패시터 캐버티 82 : 커패시터
70, 80 : 커패시터 전극 층

Claims (5)

  1. 기판을 포함하는 반도체 디바이스 형성 방법에 있어서,
    상기 기판 위에 제 1 유전체 층을 형성하는 단계,
    상기 제 1 유전체 층에 커패시터 캐버티(capacitor cavity)를 형성하는 단계로서, 상기 기판은 상기 커패시터 캐버티 내에 노출된 표면을 갖는, 상기 제 1 커패시터 캐버티(capacitor cavity) 형성 단계,
    상기 기판에 접촉 플러그 개구를 형성하는 단계로서, 상기 접촉 플러그 개구는 상기 커패시터 캐버티 및 상기 기판 내에 놓이는 부분을 포함하는 상기 접촉 플러그 개구 형성 단계,
    상기 접촉 플러그 개구 내에 제 1 커패시터 전극층을 증착함으로써 상기 1 커패시터 전극 층을 형성하는 단계로서, 상기 제 1 커패시터 전극층은 상기 제 1 유전체 층의 모든 노출된 표면을 따라 놓이며 상기 접촉 플러그 개구의 상기 기판 내에 놓이는 부분을 채우는 상기 제 1 커패시터 전극층 형성 단계,
    상기 커패시터 캐버티 내에 제 1 커패시터 전극을 형성하기 위해 상기 제 1 유전체 층의 상부 표면을 노출하도록 상기 제 1 커패시터 전극 층의 일부분을 제거하는 단계로서, 상기 제 1 커패시터 전극은 상기 제 1 유전체 층의 모든 상기 노출된 표면을 따라 놓이는, 상기 제 1 커패시터 전극 층의 일부 제거 단계,
    상기 제 1 커패시터 전극 층 위에 커패시터 유전체 층을 형성하는 단계로서, 상기 제 1 커패시터 전극과 상기 커패시터 유전체 층의 각각의 적어도 일부가 상기 커패시터 캐버티 내에 놓이는, 상기 커패시터 유전체 층 형성 단계,
    상기 커패시터 유전체 층 위에 제 2 커패시터 전극 층을 형성하는 단계, 및
    제 2 커패시터 전극을 형성하기 위해 상기 제 2 커패시터 전극 층을 패터닝하는 단계를 포함하는, 반도체 디바이스 형성 방법.
  2. 기판을 갖는 반도체 디바이스에 커패시터를 형성하는 방법에 있어서,
    상기 기판에 제 1 유전체 층을 형성하는 단계,
    상기 제 1 유전체 층에 커패시터 캐버티를 형성하는 단계로서, 상기 기판은 상기 커패시터 캐버티 내에 노출된 표면을 갖는, 상기 커패시터 캐버티 형성 단계,
    상기 기판에 접촉 플러그 개구를 형성하는 단계로서, 상기 접촉 플러그 개구는 상기 커패시터 캐버티 및 상기 기판 내에 놓이는 부분을 포함하는 상기 접촉 플러그 개구 형성 단계,
    상기 접촉 플러그 개구 내에 제 1 커패시터 전극층을 증착함으로써 상기 제 1 커패시터 전극 층을 형성하는 단계로서, 상기 제 1 커패시터 전극층은 상기 제 1 유전체 층의 상부면과 상기 커패시터 캐버티를 따라 놓이며 상기 접촉 플러그 개구의 상기 기판 내에 놓이는 부분을 채우는 상기 제 1 커패시터 전극층 형성 단계,
    상기 제 1 커패시터 전극 층 위에 커패시터 유전체 층을 형성하는 단계로서, 상기 커패시터 유전체 층은 상기 커패시터 캐버티 전체가 아닌 제 2 부분을 채우는, 상기 커패시터 유전체 층 형성 단계,
    상기 커패시터 유전체 층 위에 제 2 커패시터 전극 층을 형성하는 단계로서, 상기 제 2 커패시터 전극 층은 상기 커패시터 캐버티의 제 3 부분을 채우는, 상기 제 2 커패시터 전극 층을 형성하는 단계,
    상기 제 1 유전체 층의 상기 상부 표면을 노출시키기 위해 상기 제 1 커패시터 전극 층, 상기 커패시터 유전체 층 및 상기 제 2 커패시터 전극 층의 일부분들을 제거하는 단계를 포함하고,
    상기 커패시터는 상기 제 1 커패시터 전극 층, 상기 커패시터 유전체 층 및 상기 제 2 커패시터 전극 층을 포함하고,
    모든 상기 커패시터는 상기 커패시터 캐버티 내에 놓이는, 반도체 디바이스에 커패시터를 형성하는 방법.
  3. 반도체 디바이스 형성 방법에 있어서,
    반도체 기판을 제공하는 단계,
    상기 반도체 기판 위에 제 1 유전체 층을 증착하는 단계,
    제 1 커패시터 캐버티를 규정하기 위해 상기 제 1 유전체 층을 패터닝하는 단계,
    제 2 캐패시터 캐버티를 규정하기 위해 상기 제 1 유전체 층을 패터닝하는 단계,
    상기 제 1 유전체 층 위에 제 1 커패시터 전극을 형성하는 단계,
    상기 제 1 커패시터 전극 위에 그리고 상기 제 1 커패시터 캐버티 내에 제 1 커패시터 유전체 층을 형성하는 단계,
    상기 제 2 커패시터 캐버티 내에 제 2 커패시터 유전체 층을 형성하는 단계,
    상기 제 1 커패시터 유전체 층 및 상기 제 2 커패시터 유전체 층 위에 제 2 커패시터 전극을 형성하는 단계로서, 상기 제 2 커패시터 전극은 상기 제 1 커패시터 캐버티 및 상기 제 2 커패시터 캐버티 내에 연속되는 전극을 형성하는, 상기 제 2 커패시터 전극 형성 단계 및
    상기 제 2 커패시터 전극을 형성하기 전에 상기 제 1 커패시터 전극의 일부를 제거하는 단계를 포함하는, 반도체 디바이스 형성 방법
  4. 제 1항 또는 제 3항에 있어서,
    상기 제 1 커패시터 전극은 도금에 의해 형성되는, 반도체 디바이스 형성방법.
  5. 제 2항에 있어서,
    상기 제 1 커패시터 전극층은 도금에 의해 형성되는, 반도체 디바이스에 커패시터를 형성하는 형성방법.
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