JPH07221198A - キャパシタの下層電極形成方法 - Google Patents
キャパシタの下層電極形成方法Info
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- JPH07221198A JPH07221198A JP6009325A JP932594A JPH07221198A JP H07221198 A JPH07221198 A JP H07221198A JP 6009325 A JP6009325 A JP 6009325A JP 932594 A JP932594 A JP 932594A JP H07221198 A JPH07221198 A JP H07221198A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】 スタックトキャパシタの形成において側面に
凹凸を有する下層電極の形成工程を簡略化する。 【構成】 半導体メモリ作成途上の集積回路10上に順次
に、バリアメタル26a 、カレントフィルム26b 及びレジ
スト28を積層する。然る後、レジスト28を露光及び現像
して、下層電極形成領域にレジスト開口部34を形成す
る。露光の際、下層電極側面に対応する領域において、
露光光を干渉させてレジスト厚み方向に光強度の高低を
繰り返し生じさせ、これにより側面に凹凸を有するレジ
スト開口部34を形成する。次いで電解めっきにより、電
極材料36をレジスト開口部34内に析出させて、レジスト
開口部34を埋め込む電極材料36から成る下層電極38を得
る。
凹凸を有する下層電極の形成工程を簡略化する。 【構成】 半導体メモリ作成途上の集積回路10上に順次
に、バリアメタル26a 、カレントフィルム26b 及びレジ
スト28を積層する。然る後、レジスト28を露光及び現像
して、下層電極形成領域にレジスト開口部34を形成す
る。露光の際、下層電極側面に対応する領域において、
露光光を干渉させてレジスト厚み方向に光強度の高低を
繰り返し生じさせ、これにより側面に凹凸を有するレジ
スト開口部34を形成する。次いで電解めっきにより、電
極材料36をレジスト開口部34内に析出させて、レジスト
開口部34を埋め込む電極材料36から成る下層電極38を得
る。
Description
【０００１】
【産業上の利用分野】この発明はキャパシタの下層電
極、特に半導体メモリに用いて好適なスタックトキャパ
シタの下層電極形成方法に関する。
極、特に半導体メモリに用いて好適なスタックトキャパ
シタの下層電極形成方法に関する。
【０００２】
【従来の技術】スタックトキャパシタの下層電極を形成
する方法として、例えば特開平４−３４０２７０号公報
に開示されているものがある。この従来方法において
は、半導体基板に形成したスイッチング用トランジスタ
の能動層上に、第一及び第二絶縁膜を順次に積層する。
次いで第二絶縁膜上に第三及び第四絶縁膜を交互に積層
し、然る後、第一〜第四絶縁膜を貫通し能動層に至るコ
ンタクト穴を形成する。次いで第三絶縁膜を選択的にエ
ッチングしてコンタクト穴側面に凹凸を形成し、然る
後、コンタクト穴を電極材料で埋め込んでスタックトキ
ャパシタの下層電極を形成する。
する方法として、例えば特開平４−３４０２７０号公報
に開示されているものがある。この従来方法において
は、半導体基板に形成したスイッチング用トランジスタ
の能動層上に、第一及び第二絶縁膜を順次に積層する。
次いで第二絶縁膜上に第三及び第四絶縁膜を交互に積層
し、然る後、第一〜第四絶縁膜を貫通し能動層に至るコ
ンタクト穴を形成する。次いで第三絶縁膜を選択的にエ
ッチングしてコンタクト穴側面に凹凸を形成し、然る
後、コンタクト穴を電極材料で埋め込んでスタックトキ
ャパシタの下層電極を形成する。
【０００３】
【発明が解決しようとする課題】しかしながら上述した
従来方法では、下層電極形成用のコンタクト穴側面に凹
凸を形成するために、凹凸の繰り返し回数分だけ、第三
及び第四絶縁膜を交互に積層する必要がある。さらに、
凹凸を側面に有するコンタクト穴を形成するためには、
第三及び第四絶縁膜にコンタクト穴を形成した後に第三
絶縁膜を選択的にエッチングする必要がある。これがた
め、下層電極形成工程を短縮することが望まれていた。
従来方法では、下層電極形成用のコンタクト穴側面に凹
凸を形成するために、凹凸の繰り返し回数分だけ、第三
及び第四絶縁膜を交互に積層する必要がある。さらに、
凹凸を側面に有するコンタクト穴を形成するためには、
第三及び第四絶縁膜にコンタクト穴を形成した後に第三
絶縁膜を選択的にエッチングする必要がある。これがた
め、下層電極形成工程を短縮することが望まれていた。
【０００４】
【課題を解決するための手段】この課題を解決するた
め、この発明のキャパシタの下層電極形成方法は、下地
上に突設した下層電極と、下層電極上に順次に設けたキ
ャパシタ絶縁膜及び上層電極とを備えて成るキャパシタ
の、下層電極を形成するに当り、下地上にレジストを積
層する工程と、下層電極側面に対応する領域においてレ
ジスト厚み方向に光強度の高低が繰り返し生じるように
露光光を干渉させながらレジストを露光して、現像液に
対し可溶なレジスト可溶部を下層電極形成領域全体にわ
たって形成する工程と、レジストを現像してレジスト可
溶部を除去し、下層電極形成領域にレジスト開口部を形
成する工程と、レジスト開口部を電極材料で埋め込ん
で、下層電極を形成する工程とを含んで成ることを特徴
とする。
め、この発明のキャパシタの下層電極形成方法は、下地
上に突設した下層電極と、下層電極上に順次に設けたキ
ャパシタ絶縁膜及び上層電極とを備えて成るキャパシタ
の、下層電極を形成するに当り、下地上にレジストを積
層する工程と、下層電極側面に対応する領域においてレ
ジスト厚み方向に光強度の高低が繰り返し生じるように
露光光を干渉させながらレジストを露光して、現像液に
対し可溶なレジスト可溶部を下層電極形成領域全体にわ
たって形成する工程と、レジストを現像してレジスト可
溶部を除去し、下層電極形成領域にレジスト開口部を形
成する工程と、レジスト開口部を電極材料で埋め込ん
で、下層電極を形成する工程とを含んで成ることを特徴
とする。
【０００５】
【作用】このような形成方法によれば、レジストを露光
して、現像液に対し可溶なレジスト可溶部と現像液に対
し不溶なレジスト不溶部とを形成する。そしてレジスト
可溶部を下層電極形成領域に形成するので、現像により
レジスト可溶部を除去することにより、下層電極形成領
域にレジスト開口部を有するレジストマスクを形成でき
る。尚、ポジ型レジストを用いた場合、レジスト可溶部
は露光部分（露光光を照射した部分）及びレジスト不溶
部は未露光部分（露光光を照射しなかった部分）であ
る。ネガ型レジストを用いた場合、レジスト可溶部は未
露光部分及びレジスト不溶部は露光部分である。
して、現像液に対し可溶なレジスト可溶部と現像液に対
し不溶なレジスト不溶部とを形成する。そしてレジスト
可溶部を下層電極形成領域に形成するので、現像により
レジスト可溶部を除去することにより、下層電極形成領
域にレジスト開口部を有するレジストマスクを形成でき
る。尚、ポジ型レジストを用いた場合、レジスト可溶部
は露光部分（露光光を照射した部分）及びレジスト不溶
部は未露光部分（露光光を照射しなかった部分）であ
る。ネガ型レジストを用いた場合、レジスト可溶部は未
露光部分及びレジスト不溶部は露光部分である。
【０００６】しかも下層電極側面に対応する領域におい
て、レジスト厚み方向に光強度の高低を繰り返し生じさ
せるように、レジストを露光する。従って下層電極側面
に対応する領域、すなわちレジスト可溶部とレジスト不
溶部との境界領域において、光強度の高低に対応した凹
凸を呈する潜像を形成できる。これがため、レジスト開
口部の側面を、レジスト厚み方向に凹凸が繰り返し形成
された側面とすることができる。
て、レジスト厚み方向に光強度の高低を繰り返し生じさ
せるように、レジストを露光する。従って下層電極側面
に対応する領域、すなわちレジスト可溶部とレジスト不
溶部との境界領域において、光強度の高低に対応した凹
凸を呈する潜像を形成できる。これがため、レジスト開
口部の側面を、レジスト厚み方向に凹凸が繰り返し形成
された側面とすることができる。
【０００７】
【実施例】以下、図面を参照し、発明の実施例につき説
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
明する。尚、図面は発明が理解できる程度に概略的に示
してあるにすぎず、従って発明を図示例に限定するもの
ではない。
【０００８】図１〜図６は第一実施例における下層電極
形成工程を段階的に示す工程図である。この実施例で
は、半導体集積回路例えば半導体メモリを構成するスタ
ックトキャパシタの下層電極を形成する例につき説明す
る。
形成工程を段階的に示す工程図である。この実施例で
は、半導体集積回路例えば半導体メモリを構成するスタ
ックトキャパシタの下層電極を形成する例につき説明す
る。
【０００９】まず、スタックトキャパシタを形成するた
めの集積回路基板１０を用意する（図１（Ａ））。集積
回路基板１０は、半導体基板１２と、基板１２に設けた
回路要素Ａとを備える。回路要素Ａはスタックトキャパ
シタの下層電極を形成する以前に形成すべき要素であっ
て、能動素子、受動素子、配線、接続端子、素子分離手
段、層間絶縁膜、多層配線用のコンタクトホール或はそ
のほかの半導体集積回路を構成するのに必要な要素を指
す。図中には、下層電極形成領域及びその近傍に形成し
てある回路要素Ａの一例として、素子間分離手段１４、
スイッチング用のトランジスタ１６、ワード線１８、層
間絶縁膜２０及びコンタクトホール２２を示し、それ以
外の回路要素Ａについては説明及び図面の簡単化のため
に図示を省略している。
めの集積回路基板１０を用意する（図１（Ａ））。集積
回路基板１０は、半導体基板１２と、基板１２に設けた
回路要素Ａとを備える。回路要素Ａはスタックトキャパ
シタの下層電極を形成する以前に形成すべき要素であっ
て、能動素子、受動素子、配線、接続端子、素子分離手
段、層間絶縁膜、多層配線用のコンタクトホール或はそ
のほかの半導体集積回路を構成するのに必要な要素を指
す。図中には、下層電極形成領域及びその近傍に形成し
てある回路要素Ａの一例として、素子間分離手段１４、
スイッチング用のトランジスタ１６、ワード線１８、層
間絶縁膜２０及びコンタクトホール２２を示し、それ以
外の回路要素Ａについては説明及び図面の簡単化のため
に図示を省略している。
【００１０】素子間分離手段１４は基板１２の素子形成
領域を電気的に分離するものであって、この素子形成領
域に、トランジスタ１６を形成してある。トランジスタ
１６は基板１２上にゲート絶縁膜１６ａを介して設けた
制御電極（ゲート電極）１６ｂと、制御電極１６ｂの両
側部にそれぞれ隣接させて設けた第一及び第二主電極領
域１６ｃ及び１６ｄとを備える。第一主電極領域１６ｃ
はソース領域（或はドレイン領域）として、また第二主
電極領域１６ｄはドレイン領域（或はソース領域）とし
て機能する。
領域を電気的に分離するものであって、この素子形成領
域に、トランジスタ１６を形成してある。トランジスタ
１６は基板１２上にゲート絶縁膜１６ａを介して設けた
制御電極（ゲート電極）１６ｂと、制御電極１６ｂの両
側部にそれぞれ隣接させて設けた第一及び第二主電極領
域１６ｃ及び１６ｄとを備える。第一主電極領域１６ｃ
はソース領域（或はドレイン領域）として、また第二主
電極領域１６ｄはドレイン領域（或はソース領域）とし
て機能する。
【００１１】素子間分離手段１４上にはワード線１８を
形成し、トランジスタ１６及びワード線１８を層間絶縁
膜２０で被覆してある。そして層間絶縁膜２０にコンタ
クトホール２２を形成し、スタックトキャパシタの下層
電極と電気接続すべき回路要素Ａ、ここではトランジス
タ１６の第二主電極領域１６ｄを、コンタクトホール２
２を介して露出させる。
形成し、トランジスタ１６及びワード線１８を層間絶縁
膜２０で被覆してある。そして層間絶縁膜２０にコンタ
クトホール２２を形成し、スタックトキャパシタの下層
電極と電気接続すべき回路要素Ａ、ここではトランジス
タ１６の第二主電極領域１６ｄを、コンタクトホール２
２を介して露出させる。
【００１２】より具体的に一例を挙げて説明すれば、半
導体基板１２としてｐ型Ｓｉ基板を用いる。そしてＬＯ
ＣＯＳ（Local Oxidation of silicon）法により、素子
間分離手段１４としてのフィールド酸化膜を基板１２の
素子分離領域に形成する。また基板１２の素子形成領域
には、従来周知の技術を用いて、トランジスタ１６とし
てのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field
Effect Transistor ）を形成する。トランジスタ１６の
制御電極１６ｂを多結晶Ｓｉにより形成し、基板１２に
ｎ型不純物を拡散させて第一及び第二主電極領域１６ｃ
及び１６ｄを形成する。またワード線１８を多結晶Ｓｉ
により形成し、層間絶縁膜２０をＳｉＮX 膜により形成
する。さらに従来周知のフォトリソグラフィ及びドライ
エッチング技術を用いて、コンタクトホール２２を層間
絶縁膜２０に形成する。
導体基板１２としてｐ型Ｓｉ基板を用いる。そしてＬＯ
ＣＯＳ（Local Oxidation of silicon）法により、素子
間分離手段１４としてのフィールド酸化膜を基板１２の
素子分離領域に形成する。また基板１２の素子形成領域
には、従来周知の技術を用いて、トランジスタ１６とし
てのＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field
Effect Transistor ）を形成する。トランジスタ１６の
制御電極１６ｂを多結晶Ｓｉにより形成し、基板１２に
ｎ型不純物を拡散させて第一及び第二主電極領域１６ｃ
及び１６ｄを形成する。またワード線１８を多結晶Ｓｉ
により形成し、層間絶縁膜２０をＳｉＮX 膜により形成
する。さらに従来周知のフォトリソグラフィ及びドライ
エッチング技術を用いて、コンタクトホール２２を層間
絶縁膜２０に形成する。
【００１３】次に、コンタクトホール２２を導電体２４
で埋め込む（図１（Ｂ））。この実施例では、導電体２
４を多結晶Ｓｉとする。そしてコンタクトホール２２を
介して露出する第二主電極領域１６ｄ上に、ＣＶＤ（Ch
emical Vapor Deposition ）法により導電体２４を堆積
させて、コンタクトホール２２を埋め込む。ＣＶＤ法に
よれば、導電体２４を、層間絶縁膜２０上には堆積させ
ないようにしながら第二主電極領域１６ｄ上に選択的
に、堆積させることができる。従ってコンタクトホール
２２を導電体２４で埋め込む工程を簡略化するために
は、導電体２４をＣＶＤ法により選択的に堆積させるの
が好ましい。
で埋め込む（図１（Ｂ））。この実施例では、導電体２
４を多結晶Ｓｉとする。そしてコンタクトホール２２を
介して露出する第二主電極領域１６ｄ上に、ＣＶＤ（Ch
emical Vapor Deposition ）法により導電体２４を堆積
させて、コンタクトホール２２を埋め込む。ＣＶＤ法に
よれば、導電体２４を、層間絶縁膜２０上には堆積させ
ないようにしながら第二主電極領域１６ｄ上に選択的
に、堆積させることができる。従ってコンタクトホール
２２を導電体２４で埋め込む工程を簡略化するために
は、導電体２４をＣＶＤ法により選択的に堆積させるの
が好ましい。
【００１４】次に、集積回路基板１０上に、電解めっき
用の下地２６を形成する（図２（Ａ））。この実施例で
は、集積回路基板１０上に順次に、バリアメタル２６ａ
及びめっき用素地２６ｂを積層し、これらメタル２６ａ
及び素地２６ｂにより下地２６を構成する。バリアメタ
ル２６ａは導電性を有し、例えば基板１０上に順次に積
層したＴｉ膜及びＴｉＮ膜から成る。バリアメタル２６
ａはめっき用素地２６ｂの成分が基板１０へ拡散するの
を防止するためのものであって、従って拡散のおそれが
ない場合にはバリアメタル２６ａを必ずしも形成しなく
とも良い。めっき用素地２６ｂは、下層電極材料を電解
めっきにより析出させることのできる任意好適な導電性
材料例えばＣｕ膜又はＡｕ膜から成り、この場合、めっ
き用素地２６ｂはカレントフィルムと称される。導電体
２４は、下地２６の段切れを防止するためのものである
から、段切れのおそれがない場合には導電体２４を必ず
しも形成しなくとも良い。
用の下地２６を形成する（図２（Ａ））。この実施例で
は、集積回路基板１０上に順次に、バリアメタル２６ａ
及びめっき用素地２６ｂを積層し、これらメタル２６ａ
及び素地２６ｂにより下地２６を構成する。バリアメタ
ル２６ａは導電性を有し、例えば基板１０上に順次に積
層したＴｉ膜及びＴｉＮ膜から成る。バリアメタル２６
ａはめっき用素地２６ｂの成分が基板１０へ拡散するの
を防止するためのものであって、従って拡散のおそれが
ない場合にはバリアメタル２６ａを必ずしも形成しなく
とも良い。めっき用素地２６ｂは、下層電極材料を電解
めっきにより析出させることのできる任意好適な導電性
材料例えばＣｕ膜又はＡｕ膜から成り、この場合、めっ
き用素地２６ｂはカレントフィルムと称される。導電体
２４は、下地２６の段切れを防止するためのものである
から、段切れのおそれがない場合には導電体２４を必ず
しも形成しなくとも良い。
【００１５】次に、下地２６上にレジスト２８を積層す
る。レジスト２８はポジ型及びネガ型のいずれでも良い
が、この実施例では、ポジ型のレジスト２８を用いる。
後述するようにレジスト開口部側面にはレジスト厚み方
向に繰り返す凹凸（リップル）が形成されるが、この凹
凸の深さ（或は高さ）をより深くするためには、現状で
は、ポジ型の方が適している。
る。レジスト２８はポジ型及びネガ型のいずれでも良い
が、この実施例では、ポジ型のレジスト２８を用いる。
後述するようにレジスト開口部側面にはレジスト厚み方
向に繰り返す凹凸（リップル）が形成されるが、この凹
凸の深さ（或は高さ）をより深くするためには、現状で
は、ポジ型の方が適している。
【００１６】次に、下層電極側面に対応する領域３０ａ
においてレジスト厚み方向Ｐに光強度の高低が繰り返し
生じるように露光光を干渉させながらレジスト２８を露
光して、現像液に対し可溶なレジスト可溶部２８ａを下
層電極形成領域３０全体にわたって形成する（図３
（Ａ））。
においてレジスト厚み方向Ｐに光強度の高低が繰り返し
生じるように露光光を干渉させながらレジスト２８を露
光して、現像液に対し可溶なレジスト可溶部２８ａを下
層電極形成領域３０全体にわたって形成する（図３
（Ａ））。
【００１７】この実施例では、露光装置としてｉ線ステ
ッパを用いる。そしてレジスト２８を、露光マスクを介
して選択的に露光して、レジスト可溶部２８ａとレジス
ト不溶部２８ｂとをレジスト２８に形成する。図中、レ
ジスト可溶部２８ａを点を付して示す。レジスト可溶部
２８ａを少なくとも下層電極形成領域３０に形成する。
下層電極形成領域３０は下層電極と電気接続すべき回路
要素Ａ、ここでは第二主電極領域１６ｄに対応する領域
である。下層電極と並行して他の回路要素例えば多層配
線或は電極端子を形成する場合には、他の回路要素の形
成領域にもレジスト可溶部２８ａを形成して良い。下層
電極形成領域３０或はこれに加え他の回路要素の形成領
域にレジスト可溶部２８ａを形成し、それ以外の領域に
はレジスト不溶部２８ｂを形成する。
ッパを用いる。そしてレジスト２８を、露光マスクを介
して選択的に露光して、レジスト可溶部２８ａとレジス
ト不溶部２８ｂとをレジスト２８に形成する。図中、レ
ジスト可溶部２８ａを点を付して示す。レジスト可溶部
２８ａを少なくとも下層電極形成領域３０に形成する。
下層電極形成領域３０は下層電極と電気接続すべき回路
要素Ａ、ここでは第二主電極領域１６ｄに対応する領域
である。下層電極と並行して他の回路要素例えば多層配
線或は電極端子を形成する場合には、他の回路要素の形
成領域にもレジスト可溶部２８ａを形成して良い。下層
電極形成領域３０或はこれに加え他の回路要素の形成領
域にレジスト可溶部２８ａを形成し、それ以外の領域に
はレジスト不溶部２８ｂを形成する。
【００１８】また下層電極側面に対応する領域（以下、
側面対応領域）３０ａにおいて、レジスト２８から下地
２６へ向かう方向にレジスト２８中を進行する露光光
（入射光）Ｌ１と下地２６で反射され下地２６からレジ
スト２８へ向かう方向にレジスト２８中を進行する露光
光（反射光）Ｌ２とを干渉させる。この光の干渉により
側面対応領域３０ａのレジスト２８中に定在波を生じさ
せ、従ってレジスト厚み方向Ｐに光強度の高低が繰り返
し生じるような光強度分布を側面対応領域３０ａに形成
できる。その結果、図中に点線で示すように、厚み方向
Ｐに凹凸を繰り返す潜像３２を形成できる。尚、ここで
は入射光Ｌ１と反射光Ｌ２とを干渉させて潜像３２の凹
凸を形成するようにしたが、このほか波長の異なる２種
或は２種以上の入射光Ｌ１を干渉させて、潜像３２の凹
凸を形成するようにしても良い。
側面対応領域）３０ａにおいて、レジスト２８から下地
２６へ向かう方向にレジスト２８中を進行する露光光
（入射光）Ｌ１と下地２６で反射され下地２６からレジ
スト２８へ向かう方向にレジスト２８中を進行する露光
光（反射光）Ｌ２とを干渉させる。この光の干渉により
側面対応領域３０ａのレジスト２８中に定在波を生じさ
せ、従ってレジスト厚み方向Ｐに光強度の高低が繰り返
し生じるような光強度分布を側面対応領域３０ａに形成
できる。その結果、図中に点線で示すように、厚み方向
Ｐに凹凸を繰り返す潜像３２を形成できる。尚、ここで
は入射光Ｌ１と反射光Ｌ２とを干渉させて潜像３２の凹
凸を形成するようにしたが、このほか波長の異なる２種
或は２種以上の入射光Ｌ１を干渉させて、潜像３２の凹
凸を形成するようにしても良い。
【００１９】潜像３２の凹凸の深さ及び周期は、露光条
件によって制御できる。入射光Ｌ１及び又は反射光Ｌ２
の光強度を強く或は弱くすることにより、凹凸の深さを
深く或は浅くすることができる。また入射光Ｌ１の波長
を長く或は短くすることにより、凹凸の周期を長く或は
短くすることができる。例えば、露光源の出射光強度を
強め或は露光マスクを位相シフトマスクとすることによ
り、入射光Ｌ１の光強度を強めることができる。また下
地２６を光反射率の高い材料例えばＣｕで形成すること
により、反射光Ｌ２の光強度を強めることができる。
件によって制御できる。入射光Ｌ１及び又は反射光Ｌ２
の光強度を強く或は弱くすることにより、凹凸の深さを
深く或は浅くすることができる。また入射光Ｌ１の波長
を長く或は短くすることにより、凹凸の周期を長く或は
短くすることができる。例えば、露光源の出射光強度を
強め或は露光マスクを位相シフトマスクとすることによ
り、入射光Ｌ１の光強度を強めることができる。また下
地２６を光反射率の高い材料例えばＣｕで形成すること
により、反射光Ｌ２の光強度を強めることができる。
【００２０】次に、レジスト２８を現像してレジスト可
溶部２８ａを除去し、下層電極形成領域３０にレジスト
開口部３４を形成する（図３（Ｂ））。レジスト開口部
３４を備えるレジスト２８から成るレジストマスクが得
られる。レジスト開口部３４の側面には、潜像３２の凹
凸に対応した凹凸（リップル）が生じるが、現像条件例
えば現像液、現像温度、現像時間或は湿度によって、レ
ジスト２８の現像液に対して可溶な領域は変化するの
で、現像条件によってもレジスト開口部３４側面の凹凸
形状を制御できる。スタックトキャパシタの集積密度を
高めるためには、レジスト開口部側面の凹凸の深さを深
くし及び又は凹凸の周期を短くするのが好ましい。
溶部２８ａを除去し、下層電極形成領域３０にレジスト
開口部３４を形成する（図３（Ｂ））。レジスト開口部
３４を備えるレジスト２８から成るレジストマスクが得
られる。レジスト開口部３４の側面には、潜像３２の凹
凸に対応した凹凸（リップル）が生じるが、現像条件例
えば現像液、現像温度、現像時間或は湿度によって、レ
ジスト２８の現像液に対して可溶な領域は変化するの
で、現像条件によってもレジスト開口部３４側面の凹凸
形状を制御できる。スタックトキャパシタの集積密度を
高めるためには、レジスト開口部側面の凹凸の深さを深
くし及び又は凹凸の周期を短くするのが好ましい。
【００２１】レジストマスクを形成する場合、通常一般
には、リップルの発生を防止するための種々の手段例え
ばＰＥＢ（Post Exposure Baking）が講じられるが、こ
の発明では、このような手段を講じずに、リップルを積
極的に形成して利用することにより、レジスト開口部側
面に凹凸を形成するものである。
には、リップルの発生を防止するための種々の手段例え
ばＰＥＢ（Post Exposure Baking）が講じられるが、こ
の発明では、このような手段を講じずに、リップルを積
極的に形成して利用することにより、レジスト開口部側
面に凹凸を形成するものである。
【００２２】次に、レジスト開口部３４を電極材料３６
例えばＣｕで埋め込んで、下層電極３８を形成する。こ
の実施例では、レジスト開口部３４を介し露出する下地
２６上に、電解めっき法により電極材料３６を堆積させ
て、レジスト開口部３４を埋め込む。このため集積回路
基板１０を電解めっき浴中に浸漬する。然る後、下地２
６のめっき用素地２６ｂを陰極として、電極材料３６を
めっき用素地２６ｂ上に析出させる。電極材料３６を所
定の高さまで析出させたら（図４（Ａ））、電解めっき
を終了して、集積回路基板１０を電解めっき浴から引き
出す。然る後、レジスト２８を除去して、所定の高さの
電極材料３６から成る下層電極３８を得る（図４
（Ｂ））。ここでは有機溶媒によるウェットエッチング
及びＯ2 アッシングによるドライエッチングを順次に行
なって、レジスト２８を除去する。
例えばＣｕで埋め込んで、下層電極３８を形成する。こ
の実施例では、レジスト開口部３４を介し露出する下地
２６上に、電解めっき法により電極材料３６を堆積させ
て、レジスト開口部３４を埋め込む。このため集積回路
基板１０を電解めっき浴中に浸漬する。然る後、下地２
６のめっき用素地２６ｂを陰極として、電極材料３６を
めっき用素地２６ｂ上に析出させる。電極材料３６を所
定の高さまで析出させたら（図４（Ａ））、電解めっき
を終了して、集積回路基板１０を電解めっき浴から引き
出す。然る後、レジスト２８を除去して、所定の高さの
電極材料３６から成る下層電極３８を得る（図４
（Ｂ））。ここでは有機溶媒によるウェットエッチング
及びＯ2 アッシングによるドライエッチングを順次に行
なって、レジスト２８を除去する。
【００２３】電解めっき法によれば、レジスト開口部側
面の凹凸に忠実に沿わせるようにして電極材料３６を析
出成長させることができ、従って電解めっき法は、下層
電極３８の側面にレジスト開口部側面の凹凸形状を精度
良く転写するための電極材料堆積方法として好適であ
る。また電解めっき法によれば、レジスト２８の熱だれ
（熱による変形）を生じないような低い温度で、電極材
料３６を堆積させることができる。
面の凹凸に忠実に沿わせるようにして電極材料３６を析
出成長させることができ、従って電解めっき法は、下層
電極３８の側面にレジスト開口部側面の凹凸形状を精度
良く転写するための電極材料堆積方法として好適であ
る。また電解めっき法によれば、レジスト２８の熱だれ
（熱による変形）を生じないような低い温度で、電極材
料３６を堆積させることができる。
【００２４】次に、スタックトキャパシタのキャパシタ
絶縁膜４０及び上層電極４２を形成する。このためこの
実施例では、下層電極３８上に順次に、キャパシタ絶縁
膜材料４４としてのＳｉＯ2 膜及び上層電極材料４６と
しての多結晶Ｓｉ膜を積層する（図５（Ａ））。次いで
上層電極材料４６上にレジストを塗布し、このレジスト
を露光及び現像して、スタックトキャパシタ形成領域を
被覆するレジストマスク４８を形成する（図５
（Ｂ））。次いでキャパシタ絶縁膜材料４４、上層電極
材料４６、めっき用素地２６ｂ及びバリアメタル２６ａ
をレジストマスク４８を介し、ドライエッチングにより
エッチングして、スタックトキャパシタ形成領域以外の
領域のキャパシタ絶縁膜材料４４、上層電極材料４６、
めっき用素地２６ｂ及びバリアメタル２６ａを除去する
（図６（Ａ））。この結果、スタックトキャパシタ形成
領域に残存する材料４４及び４６から成るキャパシタ絶
縁膜４０及び上層電極４２が得られる。ドライエッチン
グとしては、例えば、ＲＩＥ（Reactive Ion Etchin
g）、ＥＣＲ（Electron Cyclotron Resonance）を利用
したエッチング、或はイオンミリングを用いる。次いで
レジストマスク４８を除去し、スタックトキャパシタ５
０を完成する（図６（Ｂ））。ここでは、有機溶媒によ
るウェットエッチング及びＯ2 アッシングによるドライ
エッチングを順次に行なって、レジストマスク４８を除
去する。
絶縁膜４０及び上層電極４２を形成する。このためこの
実施例では、下層電極３８上に順次に、キャパシタ絶縁
膜材料４４としてのＳｉＯ2 膜及び上層電極材料４６と
しての多結晶Ｓｉ膜を積層する（図５（Ａ））。次いで
上層電極材料４６上にレジストを塗布し、このレジスト
を露光及び現像して、スタックトキャパシタ形成領域を
被覆するレジストマスク４８を形成する（図５
（Ｂ））。次いでキャパシタ絶縁膜材料４４、上層電極
材料４６、めっき用素地２６ｂ及びバリアメタル２６ａ
をレジストマスク４８を介し、ドライエッチングにより
エッチングして、スタックトキャパシタ形成領域以外の
領域のキャパシタ絶縁膜材料４４、上層電極材料４６、
めっき用素地２６ｂ及びバリアメタル２６ａを除去する
（図６（Ａ））。この結果、スタックトキャパシタ形成
領域に残存する材料４４及び４６から成るキャパシタ絶
縁膜４０及び上層電極４２が得られる。ドライエッチン
グとしては、例えば、ＲＩＥ（Reactive Ion Etchin
g）、ＥＣＲ（Electron Cyclotron Resonance）を利用
したエッチング、或はイオンミリングを用いる。次いで
レジストマスク４８を除去し、スタックトキャパシタ５
０を完成する（図６（Ｂ））。ここでは、有機溶媒によ
るウェットエッチング及びＯ2 アッシングによるドライ
エッチングを順次に行なって、レジストマスク４８を除
去する。
【００２５】図６（Ｂ）にも示すように、スタックトキ
ャパシタ５０は、スタックトキャパシタ形成領域に残存
する下地２６上に突設した下層電極３８と、この下層電
極３８上に順次に設けたキャパシタ絶縁膜４０及び上層
電極４２とを備えて成る。スタックトキャパシタ５０
は、下地２６及び導電体２４を介して、トランジスタ１
６の第二主電極領域１６ｄと電気接続する。
ャパシタ５０は、スタックトキャパシタ形成領域に残存
する下地２６上に突設した下層電極３８と、この下層電
極３８上に順次に設けたキャパシタ絶縁膜４０及び上層
電極４２とを備えて成る。スタックトキャパシタ５０
は、下地２６及び導電体２４を介して、トランジスタ１
６の第二主電極領域１６ｄと電気接続する。
【００２６】この実施例では、下地２６のめっき用素地
２６ｂを、電解めっきにより下層電極材料３６を析出さ
せることのできる電解めっき用素地としたが、めっき用
素地２６ｂを無電解めっき用素地とし、無電解めっき法
によりレジスト開口部３４を下層電極材料３６で埋め込
むようにしても良い。無電解めっき用の素地２６ｂは、
下層電極材料を無電解めっきにより析出させることので
きる任意好適な導電性材料例えばＣｕ膜又はＡｕ膜から
成る。
２６ｂを、電解めっきにより下層電極材料３６を析出さ
せることのできる電解めっき用素地としたが、めっき用
素地２６ｂを無電解めっき用素地とし、無電解めっき法
によりレジスト開口部３４を下層電極材料３６で埋め込
むようにしても良い。無電解めっき用の素地２６ｂは、
下層電極材料を無電解めっきにより析出させることので
きる任意好適な導電性材料例えばＣｕ膜又はＡｕ膜から
成る。
【００２７】図７〜図１２は第二実施例における下層電
極形成工程を段階的に示す工程図である。以下、第一実
施例の構成成分に対応する構成成分については同一の符
号を付して示し、説明の簡略化のために、第一実施例と
同様の点についてはその詳細な説明を省略する。
極形成工程を段階的に示す工程図である。以下、第一実
施例の構成成分に対応する構成成分については同一の符
号を付して示し、説明の簡略化のために、第一実施例と
同様の点についてはその詳細な説明を省略する。
【００２８】まず、スタックトキャパシタを形成するた
めの集積回路基板１０を用意し、然る後、集積回路基板
１０のコンタクトホール２２を導電体２４で埋め込む。
めの集積回路基板１０を用意し、然る後、集積回路基板
１０のコンタクトホール２２を導電体２４で埋め込む。
【００２９】次に、集積回路基板１０上に、無電解めっ
き用の下地２６を形成する（図７）。この実施例では、
下地２６を、集積回路基板１０上に順次に形成したバリ
アメタル２６ａ及び無電解めっき用の素地２６ｂにより
構成する。無電解めっき用の素地２６ｂは、下層電極材
料を無電解めっきにより析出させることのできる任意好
適な導電性材料例えばＣｕ膜又はＡｕ膜から成る。
き用の下地２６を形成する（図７）。この実施例では、
下地２６を、集積回路基板１０上に順次に形成したバリ
アメタル２６ａ及び無電解めっき用の素地２６ｂにより
構成する。無電解めっき用の素地２６ｂは、下層電極材
料を無電解めっきにより析出させることのできる任意好
適な導電性材料例えばＣｕ膜又はＡｕ膜から成る。
【００３０】次いでこの実施例では、スタックトキャパ
シタ形成領域以外の領域の下地２６を除去する。このた
め、下地２６上にレジストを塗布し、このレジストを露
光及び現像して、レジストマスク５２を形成する（図８
（Ａ））。レジストマスク５２はスタックトキャパシタ
形成領域を被覆する。次いで下地２６の素地２６ｂ及び
バリアメタル２６ａをレジストマスク５２を介して、ド
ライエッチングによりエッチングして、スタックトキャ
パシタ形成領域以外の領域の素地２６ｂ及びバリアメタ
ル２６ａを除去する（図８（Ｂ））。ドライエッチング
としては、例えば、ＲＩＥ、ＥＣＲを利用したエッチン
グ、或はイオンミリングを用いる。然る後、レジストマ
スク５２を除去する。ここでは有機溶媒によるウェット
エッチング及びＯ2 アッシングによるドライエッチング
を順次に行なって、レジストマスク５２を除去する。
シタ形成領域以外の領域の下地２６を除去する。このた
め、下地２６上にレジストを塗布し、このレジストを露
光及び現像して、レジストマスク５２を形成する（図８
（Ａ））。レジストマスク５２はスタックトキャパシタ
形成領域を被覆する。次いで下地２６の素地２６ｂ及び
バリアメタル２６ａをレジストマスク５２を介して、ド
ライエッチングによりエッチングして、スタックトキャ
パシタ形成領域以外の領域の素地２６ｂ及びバリアメタ
ル２６ａを除去する（図８（Ｂ））。ドライエッチング
としては、例えば、ＲＩＥ、ＥＣＲを利用したエッチン
グ、或はイオンミリングを用いる。然る後、レジストマ
スク５２を除去する。ここでは有機溶媒によるウェット
エッチング及びＯ2 アッシングによるドライエッチング
を順次に行なって、レジストマスク５２を除去する。
【００３１】次に、下地２６上にレジスト２８を積層す
る（図９（Ａ））。
る（図９（Ａ））。
【００３２】次に、下層電極側面に対応する領域３０ａ
においてレジスト厚み方向Ｐに光強度の高低が繰り返し
生じるように露光光を干渉させながらレジスト２８を露
光して、現像液に対し可溶なレジスト可溶部２８ａを下
層電極形成領域３０全体にわたって形成する（図９
（Ｂ））。
においてレジスト厚み方向Ｐに光強度の高低が繰り返し
生じるように露光光を干渉させながらレジスト２８を露
光して、現像液に対し可溶なレジスト可溶部２８ａを下
層電極形成領域３０全体にわたって形成する（図９
（Ｂ））。
【００３３】次に、レジスト２８を現像してレジスト可
溶部２８ａを除去し、下層電極形成領域３０にレジスト
開口部３４を形成する（図１０（Ａ））。
溶部２８ａを除去し、下層電極形成領域３０にレジスト
開口部３４を形成する（図１０（Ａ））。
【００３４】次に、レジスト開口部３４を電極材料３６
で埋め込んで、下層電極３８を形成する。この実施例で
は、レジスト開口部３４を介し露出する下地２６の素地
２６ｂ上に、無電解めっき法により電極材料３６を堆積
させて、レジスト開口部３４を埋め込む。このため集積
回路基板１０を無電解めっき浴中に浸漬して、電極材料
３６を素地２６ｂ上に析出させる。電極材料３６を所定
の高さまで析出させたら（図１０（Ｂ））、無電解めっ
きを終了して、集積回路基板１０を無電解めっき浴から
引き出す。然る後、レジスト２８を除去して、所定の高
さの電極材料３６から成る下層電極３８を得る（図１１
（Ａ））。
で埋め込んで、下層電極３８を形成する。この実施例で
は、レジスト開口部３４を介し露出する下地２６の素地
２６ｂ上に、無電解めっき法により電極材料３６を堆積
させて、レジスト開口部３４を埋め込む。このため集積
回路基板１０を無電解めっき浴中に浸漬して、電極材料
３６を素地２６ｂ上に析出させる。電極材料３６を所定
の高さまで析出させたら（図１０（Ｂ））、無電解めっ
きを終了して、集積回路基板１０を無電解めっき浴から
引き出す。然る後、レジスト２８を除去して、所定の高
さの電極材料３６から成る下層電極３８を得る（図１１
（Ａ））。
【００３５】無電解めっき法によれば、レジスト開口部
側面の凹凸に忠実に沿わせるようにして電極材料３６を
析出成長させることができ、従って無電解めっき法は、
下層電極３８の側面にレジスト開口部側面の凹凸形状を
精度良く転写するための電極材料堆積方法として好適で
ある。また無電解めっき法によれば、レジスト２８の熱
だれ（熱による変形）を生じないような低い温度で、電
極材料３６を堆積させることができる。
側面の凹凸に忠実に沿わせるようにして電極材料３６を
析出成長させることができ、従って無電解めっき法は、
下層電極３８の側面にレジスト開口部側面の凹凸形状を
精度良く転写するための電極材料堆積方法として好適で
ある。また無電解めっき法によれば、レジスト２８の熱
だれ（熱による変形）を生じないような低い温度で、電
極材料３６を堆積させることができる。
【００３６】次に、スタックトキャパシタのキャパシタ
絶縁膜４０及び上層電極４２を形成する。このためこの
実施例では、下層電極３８上に順次に、キャパシタ絶縁
膜材料４４及び上層電極材料４６を積層する（図１１
（Ｂ））。次いでスタックトキャパシタ形成領域を被覆
するレジストマスク４８を形成する（図１２（Ａ））。
次いでキャパシタ絶縁膜材料４４及び上層電極材料４６
を、レジストマスク４８を介しエッチングして、スタッ
クトキャパシタ形成領域以外の領域のキャパシタ絶縁膜
材料４４及び上層電極材料４６を除去する（図１２
（Ｂ））。次いでレジストマスク４８を除去し、スタッ
クトキャパシタ５０を完成する（図６（Ｂ））。
絶縁膜４０及び上層電極４２を形成する。このためこの
実施例では、下層電極３８上に順次に、キャパシタ絶縁
膜材料４４及び上層電極材料４６を積層する（図１１
（Ｂ））。次いでスタックトキャパシタ形成領域を被覆
するレジストマスク４８を形成する（図１２（Ａ））。
次いでキャパシタ絶縁膜材料４４及び上層電極材料４６
を、レジストマスク４８を介しエッチングして、スタッ
クトキャパシタ形成領域以外の領域のキャパシタ絶縁膜
材料４４及び上層電極材料４６を除去する（図１２
（Ｂ））。次いでレジストマスク４８を除去し、スタッ
クトキャパシタ５０を完成する（図６（Ｂ））。
【００３７】この発明は上述した実施例にのみ限定され
るものではなく、従ってこの発明の趣旨の範囲内で、各
構成成分の構成、形状、形成材料、配設位置及びそのほ
かを任意好適に変更できる。
るものではなく、従ってこの発明の趣旨の範囲内で、各
構成成分の構成、形状、形成材料、配設位置及びそのほ
かを任意好適に変更できる。
【００３８】例えば、上述した実施例では半導体メモリ
のスタックトキャパシタを形成する例につき説明した
が、半導体メモリ以外の集積回路においてスタックトキ
ャパシタを形成する場合にもこの発明を用いることがで
きる。
のスタックトキャパシタを形成する例につき説明した
が、半導体メモリ以外の集積回路においてスタックトキ
ャパシタを形成する場合にもこの発明を用いることがで
きる。
【００３９】また上述した実施例では集積回路基板１０
とは別に下地２６を形成したが、集積回路基板１０自体
を下地２６としてこの下地２６上にレジスト２８を積層
するようにしても良い。また上述した実施例ではバリア
メタル２６ａ及びめっき用の素地２６ｂより成る下地２
６を形成しめっき法を用いてレジスト開口部３４を埋め
込むようにしたが、めっき法以外の任意好適な埋込技術
を用いてレジスト開口部３４を埋め込むようにしても良
い。例えば次のような下層電極形成工程が考えられる。
まず半導体集積回路１０の層間絶縁膜２０を下地２６と
する。コンタクトホール２２は導電体２４で埋め込んで
あっても埋め込んでなくとも良い。然る後、下地２６と
しての層間絶縁膜２０上にレジスト２８を積層する。次
いでレジスト開口部３４をコンタクトホール２２に対応
する位置に形成する。次いで気相成長法例えばＣＶＤ法
により、レジスト開口部３４内に下層電極材料３６を堆
積させて、レジスト開口部３４を埋め込む。コンタクト
ホール２２を導電体２４で埋め込んでいない場合は、レ
ジスト開口部３４に加えコンタクトホール２２内も下層
電極材料３６で埋め込むこととなる。気相成長法によれ
ば、レジスト開口部３４の外側領域のレジスト２８表面
にも下層電極材料３６が堆積するので、このレジスト２
８表面の下層電極材料３６をエッチバック法により除去
する。レジスト開口部３４内の下層電極材料３６は残存
させたまま、このレジスト２８表面の下層電極材料３６
を除去し終えたら、その後、レジスト２８を除去して残
存する下層電極材料３６より成る下層電極３８を得る。
とは別に下地２６を形成したが、集積回路基板１０自体
を下地２６としてこの下地２６上にレジスト２８を積層
するようにしても良い。また上述した実施例ではバリア
メタル２６ａ及びめっき用の素地２６ｂより成る下地２
６を形成しめっき法を用いてレジスト開口部３４を埋め
込むようにしたが、めっき法以外の任意好適な埋込技術
を用いてレジスト開口部３４を埋め込むようにしても良
い。例えば次のような下層電極形成工程が考えられる。
まず半導体集積回路１０の層間絶縁膜２０を下地２６と
する。コンタクトホール２２は導電体２４で埋め込んで
あっても埋め込んでなくとも良い。然る後、下地２６と
しての層間絶縁膜２０上にレジスト２８を積層する。次
いでレジスト開口部３４をコンタクトホール２２に対応
する位置に形成する。次いで気相成長法例えばＣＶＤ法
により、レジスト開口部３４内に下層電極材料３６を堆
積させて、レジスト開口部３４を埋め込む。コンタクト
ホール２２を導電体２４で埋め込んでいない場合は、レ
ジスト開口部３４に加えコンタクトホール２２内も下層
電極材料３６で埋め込むこととなる。気相成長法によれ
ば、レジスト開口部３４の外側領域のレジスト２８表面
にも下層電極材料３６が堆積するので、このレジスト２
８表面の下層電極材料３６をエッチバック法により除去
する。レジスト開口部３４内の下層電極材料３６は残存
させたまま、このレジスト２８表面の下層電極材料３６
を除去し終えたら、その後、レジスト２８を除去して残
存する下層電極材料３６より成る下層電極３８を得る。
【００４０】
【発明の効果】上述した説明からも明らかなように、こ
の発明のキャパシタの下層電極形成方法によれば、レジ
ストを露光及び現像して、下層電極形成領域にレジスト
開口部を形成する。しかも露光時には、下層電極側面に
対応する領域において、レジスト厚み方向に光強度の高
低を繰り返し生じさせるようにレジストを露光する。こ
れによりレジスト開口部の側面を、レジスト厚み方向に
凹凸が繰り返し形成された側面とすることができる。そ
してレジスト開口部側面の凹凸形状は例えば露光条件及
び又は現像条件により制御できるので、レジスト開口部
の凹凸を簡易に形成できる。これがため、側面に凹凸を
有する下層電極を、従来よりも容易に形成できる。
の発明のキャパシタの下層電極形成方法によれば、レジ
ストを露光及び現像して、下層電極形成領域にレジスト
開口部を形成する。しかも露光時には、下層電極側面に
対応する領域において、レジスト厚み方向に光強度の高
低を繰り返し生じさせるようにレジストを露光する。こ
れによりレジスト開口部の側面を、レジスト厚み方向に
凹凸が繰り返し形成された側面とすることができる。そ
してレジスト開口部側面の凹凸形状は例えば露光条件及
び又は現像条件により制御できるので、レジスト開口部
の凹凸を簡易に形成できる。これがため、側面に凹凸を
有する下層電極を、従来よりも容易に形成できる。
【図１】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図２】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図３】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図４】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図５】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図６】（Ａ）及び（Ｂ）は第一実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図７】第二実施例の主要工程を概略的に示す工程図で
ある。
ある。
【図８】（Ａ）及び（Ｂ）は第二実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図９】（Ａ）及び（Ｂ）は第二実施例の主要工程を概
略的に示す工程図である。
略的に示す工程図である。
【図１０】（Ａ）及び（Ｂ）は第二実施例の主要工程を
概略的に示す工程図である。
概略的に示す工程図である。
【図１１】（Ａ）及び（Ｂ）は第二実施例の主要工程を
概略的に示す工程図である。
概略的に示す工程図である。
【図１２】（Ａ）及び（Ｂ）は第二実施例の主要工程を
概略的に示す工程図である。
概略的に示す工程図である。
１０：集積回路基板 １２：半導体基板 １４：素子間分離手段 １６：トランジスタ ２０：層間絶縁膜 ２２：コンタクトホール ２４：導電体 ２６：下地 ２６ａ：バリアメタル ２６ｂ：めっき用素地 ２８：レジスト ２８ａ：レジスト可溶部 ２８ｂ：レジスト不溶部 ３０：下層電極形成領域 ３０ａ：下層電極側面に対応する領域 ３２：潜像 ３４：レジスト開口部 ３６：電極材料 ３８：下層電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/822 7210−4Ｍ Ｈ０１Ｌ 27/10 ３２５ Ｍ
Claims (5)
- 【請求項１】 下地上に突設した下層電極と、該下層電
極上に順次に設けたキャパシタ絶縁膜及び上層電極とを
備えて成るキャパシタの、前記下層電極を形成するに当
り、 下地上にレジストを積層する工程と、 下層電極側面に対応する領域においてレジスト厚み方向
に光強度の高低が繰り返し生じるように露光光を干渉さ
せながら前記レジストを露光して、現像液に対し可溶な
レジスト可溶部を下層電極形成領域全体にわたって形成
する工程と、 前記レジストを現像してレジスト可溶部を除去し、下層
電極形成領域にレジスト開口部を形成する工程と、 前記レジスト開口部を電極材料で埋め込んで、下層電極
を形成する工程とを含んで成ることを特徴とするキャパ
シタの下層電極形成方法。 - 【請求項２】 請求項１記載のキャパシタの下層電極形
成方法において、レジストから下地へ向かう方向に進行
する露光光と下地で反射され下地からレジストへ向かう
方向に進行する露光光とを干渉させることを特徴とする
キャパシタの下層電極形成方法。 - 【請求項３】 請求項１記載のキャパシタの下層電極形
成方法において、位相シフトマスクを用いて、レジスト
を露光することを特徴とするキャパシタの下層電極形成
方法。 - 【請求項４】 請求項１記載のキャパシタの下層電極形
成方法において、電解めっき用の下地を形成し、電解め
っき法により前記下地上に電極材料を堆積させて、レジ
スト開口部を埋め込むことを特徴とするキャパシタの下
層電極形成方法。 - 【請求項５】 請求項１記載のキャパシタの下層電極形
成方法において、無電解めっき用の下地を形成し、無電
解めっき法により前記下地上に電極材料を堆積させて、
レジスト開口部を埋め込むことを特徴とするキャパシタ
の下層電極形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009325A JPH07221198A (ja) | 1994-01-31 | 1994-01-31 | キャパシタの下層電極形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6009325A JPH07221198A (ja) | 1994-01-31 | 1994-01-31 | キャパシタの下層電極形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07221198A true JPH07221198A (ja) | 1995-08-18 |
Family
ID=11717329
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6009325A Withdrawn JPH07221198A (ja) | 1994-01-31 | 1994-01-31 | キャパシタの下層電極形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07221198A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100331570B1 (ko) * | 2000-06-13 | 2002-04-06 | 윤종용 | 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법 |
| KR100756587B1 (ko) * | 1997-12-22 | 2008-09-17 | 프리스케일 세미컨덕터, 인크. | 반도체디바이스형성방법 |
-
1994
- 1994-01-31 JP JP6009325A patent/JPH07221198A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100756587B1 (ko) * | 1997-12-22 | 2008-09-17 | 프리스케일 세미컨덕터, 인크. | 반도체디바이스형성방법 |
| KR100331570B1 (ko) * | 2000-06-13 | 2002-04-06 | 윤종용 | 전기도금법을 이용한 반도체 메모리 소자의 커패시터제조방법 |
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| Date | Code | Title | Description |
|---|---|---|---|
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