KR20000044555A - 반도체 메모리 소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 적층구조의 캐패시터 형성시 발생하는 식각의 어려움을 감소시키고, 보다 용이하게 하부전극의 유효면적을 증대시킬 수 있으며 유전막의 특성 저하를 방지할 수 있는 캐패시터 제조 방법에 관한 것이다. 본 발명의 일실시예에 따른 캐패시터 제조 방법은, 폴리실리콘 플러그 형성이 완료된 전체 구조 상에 실리콘 산화막을 캐패시터 높이 만큼 형성하고, 실리콘 산화막을 선택적으로 식각하여 폴리실리콘 플러그를 노출시키는 트렌치를 형성하고, Ti 또는 Ta접착막을 증착하고, RTN 처리를 실시하여 실리사이드를 형성한 다음, 금속/산소 확산방지막을 형성하고 화학 기계적 연마하여 평탄화시키고, 하부전극, 유전막, 상부전극을 형성하는데 특징이 있다. 본 발명의 다른 실시예에 따른 캐패시터 제조 방법은, 상대적으로 식각이 용이한 다결정 실리콘막을 증착하고 선택적으로 식각하여 폴리실리콘막 패턴을 형성하고, 접착막을 증착하고, RTN 처리를 실시하여 실리사이드를 형성한 다음, TiN 또는 TaN으로 이루어지는 금속/산소 확산방지막 및 하부전극을 화학기상증착법으로 차례로 증착한 다음, 열처리 공정을 실시하여 Ti와 TiN을 티타늄 실리사이드 나이트라이드(Ti-Si-N)로 변화시키거나 또는 Ta와 TaN을 탄탈륨 실리사이드 나이트라이드(Ta-Si-N)로 변환시키고, 유전막 및 상부전극을 형성하는데 특징이 있다.
Description
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 반도체 소자의 캐패시터 제조 방법에 관한 것이다.
반도체 소자 제조기술에서는 트랜지스터와 캐패시터의 성능향상을 위한 연구가 필수적이다. 특히 DRAM에서 소프트 에러(soft error)를 방지하고, 안정된 동작을 유지하기 위해서는 단위 셀당 250fF 이상의 정전용량이 필요하고, 아울러 누설전류도 충분히 낮아야 한다. 그러나 기존의 Si3N4/SiO2(NO)나 Ta2O5와 같은 유전체는 유전율이 충분하지 않아, 기가(giga) DRAM 시대의 고유전상수를 갖는 물질로서 SrTiO3과 (Ba,Sr)Ti03와 같은 고유전체의 연구가 활발히 진행되고 있고, 이와 병행하여 하부전극에 대한 연구도 활발히 진행되고 있다.
이러한 SrTiO3및 BST((Ba,Sr)TiO3) 등과 같은 고유전율 박막을 사용하는 캐패시터의 제조 방법은, 도1에서 도시한 바와 같이 하부 기판(1)상에 형성된 절연막(2)을 선택적으로 식각하여 기판(1)과 캐패시터를 연결하는 수직배선을 형성하기 위한 콘택홀을 형성한 후, 콘택홀 내에 다결정 실리콘막(3)을 채워 평탄화시키고, Ti 또는 Ta로 이루어지는 접착막(glue layer)(4)과 TiN막, TaN막, 티타늄 실리나이트라이드(Ti-Si-N)막 또는 탄탈륨 알루미늄나이트라이드(TiAlN)막 등으로 이루어지는 금속 및 산소 확산방지막(5)을 각각 스퍼터링(sputtering) 방법으로 증착하고, 하부전극을 이룰 Pt, Ru 또는 Ir막을 증착하고 패터닝하여 하부전극(6)을 형성한 다음, SrTiO3또는 BST막으로 유전막(7)을 형성하고, 유전막(7) 상에 상부전극(8)을 형성한다.
전술한 바와 같이 이루어지는 종래의 하부전극 형성시, 설계 규칙(design rule)이 작아짐에 따라 하부전극의 일정 높이에서도 80 °이상의 각도를 유지해야 하나 식각의 어려움으로 인하여 일정높이 이상의 하부전극을 형성하기 어렵다. 더우기, BST((Ba,Sr)TiO3) 증착시 하부전극 측면에 접착막(4)과 금속 및 산소 확산방지막(5)이 노출되어 유전막의 특성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 적층구조의 캐패시터 형성시 발생하는 식각의 어려움을 감소시키고, 보다 용이하게 하부전극의 유효면적을 증대시킬 수 있으며 유전막의 특성 저하를 방지할 수 있는 캐패시터 제조 방법을 제공하는데 그 목적이 있다.
도1은 종래 기술에 따라 형성된 캐패시터 구조를 보이는 단면도.
도2a 내지 도2d는 본 발명의 일실시예에 따른 캐패시터 제조 공정 단면도.
도3a 내지 도3c는 본 발명의 다른 실시예에 따른 캐패시터 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
12: 폴리실리콘 플러그 15, 23: 티타늄 실리사이드
16, 24: TiN막 17. 19, 25, 27: Pt막
18, 26: BST막 22: 폴리실리콘 패턴
상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 상기 폴리실리콘 플러그를 노출시키는 트렌치(trench)를 형성하는 제2 단계; 상기 폴리실리콘 플러그가 노출된 상기 트렌치 바닥에 접착막을 형성하는 제3 단계; 상기 접착막 및 상기 트렌치 측벽 상에 확산방지막을 형성하는 제4 단계; 상기 확산방지막 상에 형성되어 그 양단이 상기 트렌치 입구에 걸쳐지는 하부전극을 형성하는 제5 단계; 상기 하부전극 상에 유전막을 형성하는 제6 단계; 및 상기 유전막 상에 상부전극을 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법을 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하는 제1 단계; 상기 콘택홀을 통하여 상기 반도체 기판과 콘택되며 그 일부가 상기 절연막상에 돌출되는 폴리실리콘 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 접착막을 형성하는 제3 단계; 상기 접착막 상에 확산방지막을 형성하는 제4 단계; 상기 확산방지막 상에 하부전극을 형성하는 제5 단계; 상기 하부전극 상에 유전막을 형성하는 제6 단계; 및 상기 유전막 상에 상부전극을 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법을 제공한다.
적층 캐패시터(stacked capacitor) 형성으로 인하여 발생하는 단차를 감소시키기 위해 트렌치(trench)를 이용하여 캐패시터 형성 방법을 사용하는 것으로, 폴리실리콘 플러그 형성이 완료된 전체 구조 상에 실리콘 산화막을 캐패시터 높이 만큼 형성하고, 실리콘 산화막을 선택적으로 식각하여 폴리실리콘 플러그를 노출시키는 트렌치를 형성하고, 단차피복성이 우수한 화학기상증착법으로 Ti 또는 Ta접착막을 증착하고, RTN(rapid thermal nitridation) 처리를 실시하여 실리사이드를 형성한 다음, 금속/산소 확산방지막을 형성하고 화학 기계적 연마하여 평탄화시키고, 하부전극, 유전막, 상부전극을 형성하는데 특징이 있다. 이에 따라, 적층구조의 캐패시터 형성시 발생하는 식각의 어려움을 감소시키고 보다 용이한 방법으로 하부전극을 원하는 높이까지 형성하여 하부전극의 유효면적을 증대시켜 캐패시터의 전기적 특성을 개선시킬 수 있다.
본 발명의 일실시예에 따른 캐패시터 제조 방법을 도2a 내지 도2d를 참조하여 설명한다.
먼저, 도2a에 도시한 바와 같이 실리콘 기판(10) 상에 형성된 절연막(11)을 선택적으로 식각하여 실리콘 기판(10)과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하고, 화학기상증착법(chemical vapor deposition, CVD)으로 500 Å 내지 3000 Å 두께의 폴리실리콘막을 증착하여 콘택홀 내에 폴리실리콘 플러그(12)를 형성한다. 이때, 콘택홀 주변의 실리콘 산화막(14) 상에 50 Å 내지 200 Å 두께의 폴리실리콘막을 잔류시킬 수도 있다.
다음으로, 도2b에 도시한 바와 같이 폴리실리콘 플러그(12) 형성이 완료된 전체 구조 상에 50 Å 내지 100 Å 두께의 실리콘 질화막(13)을 형성하고, 실리콘 질화막(13) 상에 실리콘 산화막(14)을 1000 Å 내지 10000 Å 두께로 증착한 다음, 포토 마스크(photo mask) 및 건식식각 공정을 거쳐 실리콘 산화막(14) 및 실리콘 질화막(13)을 선택적으로 제거하여 트렌치를 형성함으로써 폴리실리콘 플러그(12)를 노출시킨다.
다음으로, 도2c에 도시한 바와 같이 화학기상증착법으로 200 Å 내지 2000 Å 두께의 Ti막을 증착한 다음, RTN(rapid thermal nitridation)을 550 ℃ 내지 950 ℃에서 30 초 내지 120초 동안 실시하여 티타늄 실리사이드(15)를 형성한다. 이때, 반응하지 않고 티타늄 실리사이드(15) 상에 잔류하는 Ti막은 제거한다. 이어서, 금속확산방지막을 형성하기 위하여 스퍼터링 또는 화학기상증착법으로 200 Å 내지 2000 Å 두께의 TiN막(16)을 증착하고, 실리콘 산화막(14)이 노출될 때까지 TiN막(16)을 화학 기계적 연마법(chemical mechanical polishing)으로 제거하여 평탄화시킨다.
다음으로, 도2d에 도시한 바와 같이 하부전극을 이룰 Pt막(17)을 200 ℃ 내지 550 ℃에서 200 Å 내지 2000 Å 두께로 증착한 다음, 포토 마스크 및 건식식각 공정을 거쳐 하부전극 패턴을 형성하고, 고유전율의 BST막(18)을 증착한다. 이때, BST막(18)은 1차적으로 상온에서 100 Å 내지 500 Å 두께로 증착하고, 2차로 450 ℃ 내지 750 ℃에서 100 Å 내지 3000 Å 두께를 증착한다.
다음으로, BST막(18) 상에 상부전극을 이룰 제2 Pt막(19)을 500 Å 내지 2000 Å 두께로 증착하고, 유전막의 결정화를 위하여 전체구조를 450 ℃ 내지 750 ℃ 온도의 질소 또는 산소 분위기에서 10분 내지 60분간 관상열처리(furnace anneal) 한다.
전술한 본 발명의 일실시예에서, Ti막을 대신하여 Ta막을 형성하여 티타늄 실리사이드(15)를 탄탈륨 실리사이드를 형성할 수 있다. 또한, 금속확산방지막인 TiN막(16)은 TiN, TaN, 티타늄 실리나이트라이드막(TiSiN) 또는 티타늄 알루미늄나이트라이드막(TiAlN)으로 형성할 수도 있으며, 하부전극은 Pt 이외에 Ru 또는 Ir으로 형성할 수도 있고, 유전막은 BST 대신에 SrTiO3를 증착할 수 있고, 상부전극은 Pt 이외에 전도성 산화물인 이산화루테늄(RuO2)막 또는 이산화이리디움(IrO2)막을 사용할 수도 있다.
본 발명의 다른 실시예에 따른 캐패시터 제조 방법은, 상대적으로 식각이 용이한 다결정 실리콘막을 증착하고 선택적으로 식각하여 폴리실리콘막 패턴을 형성하고, 단차피복성이 우수한 화학기상증착법을 이용하여 Ti 또는 Ta으로 접착막을 증착하고, RTN 처리를 실시하여 실리사이드를 형성한 다음, TiN 또는 TaN으로 이루어지는 금속/산소 확산방지막 및 하부전극을 화학기상증착법으로 차례로 증착한 다음, 열처리 공정을 실시하여 Ti와 TiN을 티타늄 실리사이드 나이트라이드(Ti-Si-N)로 변화시키거나 또는 Ta와 TaN을 탄탈륨 실리사이드 나이트라이드(Ta-Si-N)로 변환시키고, 실온에서 비정질 상태의 1차 유전막을 형성하고 상대적으로 고온에서 2차 유전막을 형성한 다음, 유전막 상에 화학기상증착법으로 상부전극을 형성하는데 특징이 있다. 이에 따라, 적층구조의 캐패시터 형성시 발생하는 식각의 어려움을 감소시키고 보다 용이한 방법으로 하부전극을 원하는 높이까지 형성하여 하부전극의 유효면적을 증대시켜 캐패시터의 전기적 특성을 개선시킬 수 있으며, 폴리실리콘 플러그와 Ti와 고상반응에 의해 형성되는 티타늄 실리사이드의 형성에 의한 인장응력으로 금속확산방지막인 티타늄나이트라이드의 파괴현상을 억제하고, 입계를 통한 실리콘의 확산과 BST 증착시 발생하는 산소확산을 방지하여 캐패시터의 전기적 특성을 개선시킬 수 있다.
본 발명의 다른 실시예에 따른 캐패시터 제조 방법을 도3a 내지 도3c를 참조하여 설명한다.
먼저, 도3a에 도시한 바와 같이 실리콘 기판(20) 상에 형성된 절연막(21)을 선택적으로 식각하여 실리콘 기판(20)과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하고, 화학기상증착법으로 500 Å 내지 10000 Å 두께의 폴리실리콘막을 증착하고 포토 마스크 및 건식식각 공정으로 폴리실리콘막을 선택적으로 식각하여, 콘택홀을 통하여 실리콘 기판(20)과 콘택되며 그 일부가 절연막(21) 상에 돌출되는 폴리실리콘 패턴(22)을 형성한다.
다음으로, 도3b에 도시한 바와 같이 폴리실리콘 패턴(22) 형성이 완료된 전체 구조 상에 50 Å 내지 100 Å 두께의 Ti막을 증착하고, RTN 처리를 550 ℃ 내지 950 ℃에서 30 초 내지 120초 동안 실시하여 티타늄 실리사이드(23)를 형성하고, 티타늄 실리사이드(23) 상에 화학기상증착법으로 50 Å 내지 1000 Å 두께의 TiN막(24) 및 하부전극을 이룰 100 Å 내지 1000 Å 두께의 제1 Pt막(25)을 증착한 다음, 550 ℃ 내지 850 ℃ 온도에서 10분 내지 60분간 열처리하여 티티늄 실리사이드(23)와 TiN막(24) 계면을 티타늄 실리나이트라이드(TiSiN)막으로 변화시킨다.
이어서, 포토 마스크 및 건식식각 공정으로 제1 Pt막(25), TiN막(24), TiSiN막 및 티타늄 실리사이드(23)를 선택적으로 제거하여 하부전극 패턴을 형성한다.
다음으로, 도3c에 도시한 바와 같이 고유전율의 BST막(26)을 증착한다. 이때, BST막(26)은 1차적으로 상온에서 50 Å 내지 500 Å 두께로 증착하고, 2차로 450 ℃ 내지 750 ℃ 100 Å 내지 3000 Å 두께로 증착한다.
다음으로, BST막(26) 상에 상부전극을 이룰 제2 Pt막(27)을 500 Å 내지 2000 Å 두께로 증착하고, 유전막의 결정화를 위하여 전체구조를 450 ℃ 내지 750 ℃ 온도의 질소 분위기에서 10분 내지 60분간 관상열처리(furnace anneal) 한다.
전술한 본 발명의 다른 실시예에서, Ti막을 대신하여 Ta막을 형성하여 티타늄 실리사이드(15)를 탄탈륨 실리사이드로 형성할 수 있다. 또한, 금속확산방지막인 TiN막(16)은 TaN, 티타늄 실리나이트라이드막(TiSiN) 또는 티타늄 알루미늄나이트라이드막(TiAlN)으로 형성할 수도 있다. 그리고, 하부전극을 형성하기 위하여 Ti막, TiN막 및 Pt막으로 이루어지는 적층구조를 형성하지 않고, 투테늄산화막 및 루테늄막으로 이루어지는 이중막 또는 이리디움산화막 및 이리디움 산화막으로 이루어지는 이중막을 형성할 수도 있다. 또한, 유전막은 BST 대신에 SrTiO3를 증착할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 적층구조의 캐패시터(stacked capacitor) 형성시 발생하는 식각의 어려움을 제거하여 하부전극의 높이를 원하는 높이까지 형성하여 상부전극의 유효면적을 증대시켜 캐패시터의 전기적 특성을 개선시킬 수 있고, 적층 캐패시터에 의한 메모리 셀과 주변회로지역의 단차를 줄여 후속 배선공정의 부담을 줄일 수 있다. 또한, 티티늄실리사이드막과 TiN막을 TiSiN막으로 변환시켜 줌으로써 고온 열공정시 다결정 실리콘막의 실리콘과 티타늄의 고상반응에 의한 티타늄실리사이드의 형성으로 발생하는 금속산화 방지막인 TiN막의 파괴를 억제할 수 있다.
Claims (10)
- 반도체 메모리 소자의 캐패시터 제조 방법에 있어서,반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하고, 상기 콘택홀 내에 폴리실리콘 플러그를 형성하는 제1 단계;상기 제1 단계가 완료된 전체 구조 상에 절연막을 형성하고, 상기 절연막을 선택적으로 식각하여 상기 폴리실리콘 플러그를 노출시키는 트렌치(trench)를 형성하는 제2 단계;상기 폴리실리콘 플러그가 노출된 상기 트렌치 바닥에 접착막을 형성하는 제3 단계;상기 접착막 및 상기 트렌치 측벽 상에 확산방지막을 형성하는 제4 단계;상기 확산방지막 상에 형성되어 그 양단이 상기 트렌치 입구에 걸쳐지는 하부전극을 형성하는 제5 단계;상기 하부전극 상에 유전막을 형성하는 제6 단계; 및상기 유전막 상에 상부전극을 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 1 항에 있어서,상기 제3 단계는,상기 트렌치 바닥에 Ti막 또는 Ta막을 형성하는 단계; 및상기 Ti막 또는 Ta막을 RTN(rapid thermal nitridation) 처리하여 티타늄 실리사이드 또는 탄탈륨 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 제6 단계는,상온에서 제1 (Ba,Sr)TiO3막을 형성하는 단계; 및450 ℃ 내지 750 ℃ 온도에서 제2 (Ba,Sr)TiO3막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 3 항에 있어서,상기 제7 단계 후,상기 유전막의 결정화를 위하여 450 ℃ 내지 750 ℃ 온도의 질소 또는 산소 분위기에서 10분 내지 60분간 관상열처리(furnace anneal)하는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 확산방지막을 TaN, 티타늄 실리나이트라이드막(TiSiN) 또는 티타늄 알루미늄나이트라이드막(TiAlN)으로 형성하고,상기 하부전극을 Pt, Ru 또는 Ir으로 형성하고,상기 유전막을 (Ba,Sr)TiO3또는 SrTiO3로 형성하고,상기 상부전극을 Pt, 이산화루테늄(RuO2)막 또는 이산화이리디움(IrO2)막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 반도체 메모리 소자의 캐패시터 제조 방법에 있어서,반도체 기판 상에 형성된 절연막을 선택적으로 식각하여 상기 반도체 기판과 캐패시터 사이의 수직배선 형성을 위한 콘택홀을 형성하는 제1 단계;상기 콘택홀을 통하여 상기 반도체 기판과 콘택되며 그 일부가 상기 절연막상에 돌출되는 폴리실리콘 패턴을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 접착막을 형성하는 제3 단계;상기 접착막 상에 확산방지막을 형성하는 제4 단계;상기 확산방지막 상에 하부전극을 형성하는 제5 단계;상기 하부전극 상에 유전막을 형성하는 제6 단계; 및상기 유전막 상에 상부전극을 형성하는 제7 단계를 포함하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 6 항에 있어서,상기 제3 단계에서,상기 접착막으로 Ti막을 형성한 후, 상기 Ti막을 RTN(rapid thermal nitridation) 처리하여 티타늄 실리사이드를 형성하고,상기 제4 단계에서,상기 확산방지막으로 TiN막을 형성하고,상기 제5 단계 후,열처리를 실시하여 상기 티티늄 실리사이드와 TiN막 계면을 티타늄 실리나이트라이드(TiSiN)막으로 변화시키는 제8 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 6 항에 있어서,상기 접착막을 Ti막 또는 Ta막으로 형성하고,상기 확산방지막을 TiN막, TaN막, 티타늄 실리나이트라이드막(TiSiN) 또는 티타늄 알루미늄나이트라이드막(TiAlN)으로 형성하고,상기 유전막을 (Ba,Sr)TiO3또는 SrTiO3로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 6 항 또는 제 7 항에 있어서,상기 제6 단계는,상온에서 제1 (Ba,Sr)TiO3막을 형성하는 단계; 및450 ℃ 내지 750 ℃ 온도에서 제2 (Ba,Sr)TiO3막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
- 제 9 항에 있어서,상기 제7 단계 후,상기 유전막의 결정화를 위하여 450 ℃ 내지 750 ℃ 온도의 질소 분위기에서 10분 내지 60분간 관상열처리(furnace anneal)하는 제9 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자의 캐패시터 제조 방법.
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