KR20100079293A - 커패시터 및 그 제조 방법 - Google Patents
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Abstract
커패시터 및 그 제조 방법이 제공된다. 상기 커패시터 제조 방법은 반도체 기판에 소자 분리막을 형성하는 단계, 상기 소자 분리막 상에 폴리 패턴을 형성하는 단계, 실리사이드화(silicidation) 공정을 수행하여 상기 폴리 패턴의 상부에 실리사이드를 형성하는 단계, 상기 실시사이드를 덮는 커패시터 절연막을 형성하는 단계, 상기 커패시터 절연막이 형성된 반도체 기판 전면에 층간 절연막을 형성하는 단계, 및 상기 실리사이드의 일 영역에 대응하는 절연막을 노출하도록 상기 층간 절연막 내에 형성된 홈 내부에 상부 금속 전극을 형성하는 단계를 포함한다.
MIM(Metal-Insulator-Metal), 실리사이드(salicide).
Description
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 실리사이드가 형성된 하부 폴리 패턴을 포함하는 커패시터 및 그 제조 방법에 관한 것이다.
최근 계속되고 있는 복합 반도체 소자(Merged Memory Logic, MML)는 하나의 칩 내에 메모리 셀 어레이부와 아날로그 또는 주변회로가 함께 집적된다. 이러한 복합 반도체 소자에 의해 멀티미디어 기능이 크게 향상되어 반도체 소자의 고집적화 및 고속화를 효과적으로 달성할 수 있게 된다. 고속 동작을 요구하는 아날로그 회로에서 고용량의 커패시터를 구현하기 위한 연구가 계속되고 있다.
PIP(polysilicon-Insulator-Polusilicon) 구조의 커패시터는 상부 전극 및 하부 전극을 도전성 폴리 실리콘으로 사용하였기 때문에 상부 전극과 하부 전극과 유전체 박막 계면에서 산화 반응이 일어나 자연 산화막이 형성되어 전체 커패시턴스가 낮아지는 단점이 있으며, 폴리 실리콘층에 형성에 형성되는 공핍층(depletion region)으로 인하여 커패시턴스가 낮아지고 이에 따라 고속 및 고주파 동작에 적합하지 않은 단점이 있다. 이를 해결하기 위하여 MIM(Metal-Insulator-Metal) 구조의 커패시터가 사용되고 있다.
그러나 MIM 구조의 커패시터는 MIM 커패시터가 형성되는 지역에 다른 용도를 위한 금속 라우팅(routing)을 제한할 수 있다.
도 8a 및 도 8b는 일반적인 MIM 커패시터와 금속 라우팅과의 관계를 나타낸다. 도 8a를 참조하면, 하부의 금속 라인(20) 상에 MIM 커패시터(10)가 라우팅될 경우 양자는 접촉될 수 있으므로, 도 8b에서와 같이 MIM 커패시터(10)를 우회하여 금속 라인(30)을 라우팅해야 한다. 이러한 라우팅의 한계는 점차 소형화되는 반도체 소자에서 큰 부담이 된다.
본 발명이 이루고자 하는 기술적 과제는 금속 라우팅의 한계를 없애고, 전압 변화에 따른 커패시터의 전압 계수 특성 저하를 방지할 수 있는 커패시터 및 그 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 커패시터 제조 방법은 반도체 기판에 소자 분리막을 형성하는 단계, 상기 소자 분리막 상에 폴리 패턴을 형성하는 단계, 실리사이드화(silicidation) 공정을 수행하여 상기 폴리 패턴의 상부에 실리사이드를 형성하는 단계, 상기 실시사이드를 덮는 커패시터 절연막을 형성하는 단계, 상기 커패시터 절연막이 형성된 반도체 기판 전면에 층간 절연막을 형성하는 단계, 및 상기 실리사이드의 일 영역에 대응하는 절연막을 노출하도록 상기 층간 절연막 내에 형성된 홈 내부에 상부 금속 전극을 형성하는 단계를 포함한다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 커패시터는 반도체 기판 상에 형성되는 소자 분리막, 상기 소자 분리막 상에 형성되는 폴리 패턴, 상기 폴리 패턴의 상부 표면을 따라 형성되는 실리사이드, 상기 실리사이드 상부에 형성되는 커패시터 절연막, 상기 커패시터 절연막 상부에 형성되는 층간 절연막, 및 상기 층간 절연막을 관통하여 상기 실리사이드의 일 영역과 대응하는 커패시터 절연막 상에 형성되는 상부 전극을 포함한다.
본 발명의 실시 예에 따른 커패시터 및 그 제조 방법은 커패시터의 하부 금속으로 상부 표면에 실리사이드가 형성된 폴리 패턴을 사용함으로써, 금속 라우팅의 한계를 없애고, 전압 변화에 따른 커패시터의 전압 계수 특성 저하를 방지할 수 있는 효과가 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 커패시터 제조 방법을 나타내는 공정 단면도이다.
먼저 도 1에 도시된 바와 같이, 반도체 기판(110)에 소자 분리막(115)을 형성한다. 상기 소자 분리막(115)은 반도체 기판(110)의 소자 분리 영역 및 활성 영역을 정의할 수 있다. 예컨대, 상기 소자 분리막(115)은 일반적인 R-LOCOS(Recessed-Local Oxidation of Silicon) 기술 또는 STI(Shallow Trench Isolation) 기술을 사용하여 형성될 수 있다.
이어서 상기 반도체 기판(110)에 불순물 이온을 주입하는 임플란트 공정을 수행하여 웰(well, 미도시)을 형성한다. 그리고 상기 소자 분리막(120) 상에 폴리 패턴(120)을 형성한다. 예컨대, 상기 소자 분리막(115)이 형성된 반도체 기판(110) 상에 폴리 실리콘(미도시)을 증착하고, 증착된 폴리 실리콘을 포토리쏘그라피 공정 및 식각 공정을 통하여 패터닝하여 상기 폴리 패턴(120)을 형성할 수 있다. 이때 상기 반도체 기판(110)의 활성 영역에는 게이트 패턴(미도시)이 동시에 형성될 수 있다. 상기 게이트 패턴 형성 후 상기 게이트 패턴 양측의 활성 영역에 임플란트 공정을 수행하여 소스 및 드레인 영역(미도시)을 형성할 수 있다.
다음으로 도 2에 도시된 바와 같이, 상기 폴리 패턴(120)의 측벽에 스페이서(125)를 형성한다. 예컨대, 상기 폴리 패턴(120)이 형성된 반도체 기판(110) 상에 절연막(미도시)을 형성하고, 상기 절연막을 에치백(etchback)하여 상기 스페이서(125)를 형성할 수 있다. 상기 스페이서(125)는 산화막 및 질화막 중 적어도 하나를 포함할 수 있다.
다음으로 도 3에 도시된 바와 같이, 실리사이드화(silicidation) 공정을 수행하여 상기 폴리 패턴(120)의 상부에 실리사이드(130)를 형성한다.
예컨대, 상기 폴리 패턴(120) 및 스페이서(125)가 형성된 반도체 기판(110)에 코발트(Co) 또는 니켈(Ni) 등의 금속을 증착한 후 고온의 열적 어닐링 공정에 의하여 상기 코발트 또는 니켈 등의 금속과 실리콘(예컨대, 폴리 실리콘인 상기 폴리 패턴(120)의 상부)와 반응하여 상기 폴리 패턴(120)의 상부를 살리사이드(salicide, 130)로 변화시킨다.
상기 실리사이드화 공정 수행시 상기 활성 영역에 형성된 소스 및 드레인 영역 상에도 실리사이드가 형성될 수 있다. 이러한 소스 및 드레인 상에 형성되는 실리사이드는 추후에 형성되는 콘택(미도시)과의 오옴 접촉(ohm's contact)을 하기 위함이다.
상기 실리사이드화 공정을 통하여 상기 폴리 패턴(120)의 상부에 실리사이드(130)가 형성됨으로써 상기 폴리 패턴(120)의 상부는 메탈화될 수 있다.
다음으로 도 4에 도시된 바와 같이. 상기 실리사이드(130)가 형성된 폴리 패턴(120)이 형성된 반도체 기판(110) 상에 절연막(135)을 형성한다.
일반적으로 상기 절연막(130)은 추후에 증착되는 금속간 층간 절연막(Pre-metal-dielectric, PMD) 내에 콘택 홀(contact hole)을 형성하기 위한 패터닝시 식각 저지층으로 사용되는 PMD 리니어 질화막(Liner Nitride)일 수 있다.
다음으로 도 5에 도시된 바와 같이, 상기 절연막(130) 상에 금속간 층간 절연막(140)을 형성한다. 이때 상기 층간 절연막(140)은 BPGS(Born-Phospho-Silicate Glass) 또는 PSG(Phospho-Silicate Glass)일 수 있다.
이어서 상기 층간 절연막(140) 및 상기 절연막(130)을 관통하여 상기 실리사이드(130)의 일 영역과 접촉하는 콘택(145)을 형성한다. 예컨대, 상기 층간 절연막(140) 상에 포토리쏘그라피 공정을 수행하여 포토레지스트 패턴(미도시)을 형성한다.
상기 포토레지스트 패턴을 마스크로 이용하여 상기 층간 절연막(140) 및 상기 절연막(130)을 식각하여 상기 실리사이드(130)의 일 영역(예컨대, 제1 영역)을 노출시키는 콘택 홀(미도시)을 형성한다. 이때 상기 실리사이드(130)가 식각 정지막으로 역할을 한다. 상기 제1 영역은 상기 실리사이드(130)와 추후에 형성되는 콘택이 접촉하는 부분이다.
이어서 상기 콘택 홀이 매립되도록 팅스텐과 같은 금속 물질을 상기 층간 절 연막(140) 상에 형성하고, CMP를 이용한 평탄화 공정을 수행하여 콘택(145)을 형성한다.
다음으로 도 6에 도시된 바와 같이, 상기 층간 절연막(140) 내에 상기 실리사이드(130)의 다른 일 영역(예컨대, 제2 영역)에 대응하는 절연막(130) 상에 상부 금속 전극(150)을 형성한다. 상기 제2 영역은 상기 제1 영역과 중첩되지 않는다.
예컨대, 상기 층간 절연막(140)을 선택적으로 식각하여 상기 실리사이드(130)의 제2 영역에 대응하는 절연막(135)을 노출시키는 홈를 형성한다. 이어서 상기 홈이 매립되도록 상기 층간 절연막(140) 상에 금속층을 형성한다. 이때 상기 금속층은 상기 콘택(145)의 상부 표면을 덮는다.
이어서 상기 금속층을 패터닝하여 상기 상부 금속 전극(150) 및 상기 콘택(145)과 접촉하는 금속 배선(155)을 형성한다.
도 6은 또한 본원 발명의 실시 예에 따른 커패시터의 구조를 나타낸다. 도 6을 참조하면, 상기 커패시터는 반도체 기판 상에 형성되는 소자 분리막(115), 상기 소자 분리막(115) 상에 형성되는 폴리 패턴(120), 상기 폴리 패턴의 측벽 및 상기 소자 분리막 상에 형성되는 스페이서(125), 상기 폴리 패턴(120)의 상부 표면을 따라 형성되는 실리사이드(130), 상기 실리사이드(130) 상부에 형성되는 커패시터 절연막(135), 상기 커패시터 절연막(135) 상부에 형성되는 층간 절연막(140), 상기 층간 절연막(140) 및 상기 커패시터 절연막(135)을 관통하여 상기 실리사이드(130)의 일 영역과 접촉하는 콘택(145), 및 상기 절연막(135)을 관통하여 상기 실리사이드(130)의 다른 일 영역과 대응하는 커패시터 절연막(135) 상에 형성되는 상부 전 극(150)을 포함한다.
상기 커패시터 절연막(135)은 상기 스페이서(125)의 표면 및 상기 반도체 기판의 활성 영역 표면에도 형성될 수 있다.
상기 커패시터는 상기 콘택(145) 상부 표면과 접촉되도록 상기 층간 절연막(140) 상에 형성되는 금속 배선(155)을 더 포함할 수 있다.
상기 실리사이드(130)가 형성된 폴리 패턴(120), 상기 커패시터 절연막(135), 및 상기 상부 전극이 적층된 구조가 커패시터를 형성하게 된다. 이처럼 본 발명의 실시 예에 따른 커패시터는 하부 금속 전극, 절연막, 및 상부 금속 전극 이 순차로 적층된 구조를 갖는 일반적인 MIM 커패시터와 달리 상부 표면에 실리사이드(130)가 형성된 폴리 패턴(120), 커패시터 절연막(135), 및 상부 전극(150)이 적층된 구조를 갖도록 형성한다.
즉 본원 발명의 실시 예에 따른 커패시터는 상기 실리사이드(130)를 하부 전극으로 이용한다. 그리고 일반적인 콘택 홀 형성을 위한 식각 정지막인 PMD 라이너(135)를 절연막으로 이용한다.
본원 발명의 실시 예에 따른 커패시터 및 그 제조 방법은 커패시터의 하부 금속으로 상부 표면에 실리사이드(130)가 형성된 폴리 패턴(120)을 사용함으로써 금속 라우팅의 제한을 제거한다.
커패시터의 하부 전극으로 폴리 실리콘을 사용할 경우 전압 변화에 따른 커패시터의 전압 계수 특성 저하가 발생할 수 있다. 예컨대 전압 변화에 따라 커패시터의 저항 변화가 심하게 나타날 수 있다.
그러나 본 발명의 실시 예에 따른 상부 표면에 실리사이드(130)가 형성된 폴리 패턴(120)을 사용하는 경우 전압 변화에 따른 전압 계수 특성의 변화가 둔감하다. 이는 상기 실리사이드(130)에 의하여 상기 폴리 패턴(120)이 일부 금속화되기 때문이다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1 내지 도 6은 본 발명의 실시 예에 따른 커패시터 제조 방법을 나타내는 공정 단면도이다.
도 7a 및 도 7b는 일반적인 MIM 커패시터와 금속 라우팅과의 관계를 나타낸다.
Claims (9)
- 반도체 기판에 소자 분리막을 형성하는 단계;상기 소자 분리막 상에 폴리 패턴을 형성하는 단계;실리사이드화(silicidation) 공정을 수행하여 상기 폴리 패턴의 상부에 실리사이드를 형성하는 단계;상기 실시사이드를 덮는 커패시터 절연막을 형성하는 단계;상기 커패시터 절연막이 형성된 반도체 기판 전면에 층간 절연막을 형성하는 단계; 및상기 실리사이드의 일 영역에 대응하는 절연막을 노출하도록 상기 층간 절연막 내에 형성된 홈 내부에 상부 금속 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 커패시터 제조 방법은,상기 폴리 패턴 측벽에 스페이서를 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제조 방법.
- 제1항에 있어서, 상기 커패시터 제조 방법은,상기 층간 절연막 및 상기 절연막을 관통하여 상기 실리사이드의 다른 일부와 접촉하는 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터 제 조 방법.
- 제2항에 있어서, 상기 커패시터 절연막을 형성하는 단계는,상기 폴리 패턴의 상부, 상기 스페이서, 및 상기 반도체 기판 상에 상기 커패시터 절연막을 형성하는 것을 특징으로 하는 커패시터 제조 방법.
- 반도체 기판 상에 형성되는 소자 분리막;상기 소자 분리막 상에 형성되는 폴리 패턴;상기 폴리 패턴의 상부 표면을 따라 형성되는 실리사이드;상기 실리사이드 상부에 형성되는 커패시터 절연막;상기 커패시터 절연막 상부에 형성되는 층간 절연막; 및상기 층간 절연막을 관통하여 상기 실리사이드의 일 영역과 대응하는 커패시터 절연막 상에 형성되는 상부 전극을 포함하는 것을 특징으로 하는 커패시터.
- 제5항에 있어서, 상기 커패시터는,상기 폴리 패턴의 측벽 및 상기 소자 분리막 상에 형성되는 스페이서를 더 포함하는 것을 특징을 하는 커패시터.
- 제5항에 있어서, 상기 커패시터는,상기 층간 절연막 및 상기 커패시터 절연막을 관통하여 상기 실리사이드의 다른 일 영역과 접촉하는 콘택을 더 포함하는 것을 특징으로 하는 커패시터.
- 제5항에 있어서, 상기 금속 전극은,상기 실리사이드의 일 영역과 대응하는 절연막을 노출하도록 상기 층간 절연막 내에 형성된 홈 내부에 형성되는 것을 특징으로 하는 커패시터.
- 제5항에 있어서, 상기 커패시터 절연막은,상기 폴리 패턴의 상부, 상기 스페이서의 표면 및 상기 반도체 기판의 활성 영역 표면에도 형성하는 것을 특징으로 하는 커패시터.
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