CN1519916A - 制作dram的存储单元的方法 - Google Patents

Abstract

一种制作DRAM的存储单元的方法，于一硅基底中形成由一第一与一第二沟渠上、下堆叠所构成的双镶嵌沟渠；随后于该第二沟渠内的该硅基底中形成一埋藏电极，并于该埋藏电极与该第二沟渠内的该硅基底表面分别形成一电极介电层以及一颈介电层；然后于该第二沟渠中形成一埋藏式导电带，并于该埋藏式导电带上方形成一沟渠上氧化层；最后调整该存储单元的MOS晶体管的起始电压，并形成该MOS晶体管的源极/漏极以及栅极；本发明利用双镶嵌沟渠结构，先形成一开口较大的第一沟渠，再形成一开口较小的第二沟渠，因此可进一步缩小第二沟渠的线宽而不会受到曝光解析度的限制；此外，与习知技术相较，本发明的第一沟渠有一较大的线宽，因此在蚀刻第一沟渠的过程中，能有一更好的控制，并形成一形状均匀的第一沟渠，因此第一沟渠中的栅极将会有一更稳定的通道长度，有效提升产品的可靠度。

Description

制作DRAM的存储单元的方法

技术领域

本发明提供一种一种动态随机存取存储器(DRAM)的存储单元(memorycell)的制作方法，尤指一种包含有双镶嵌沟渠的垂直型晶体管制作方法。

背景技术

DRAM存储单元(memory cell)是由一金属氧化物半导体(metal oxidesemiconductor，MOS)晶体管以及一串联电容器(capacitor)所构成的。MOS晶体管包含有一栅极以及一第一、第二掺杂区，第一与第二掺杂区在构造上完全相同，端视晶体管的操作情形才依其功能定义为漏极(source)或源极(drain)。而随着超大型集成电路(very large scale integration，VLSI)的逐渐发展，元件设计的尺寸不断缩小。目前一种采用垂直型晶体管的设计以提升积集度的方法逐渐受到重视。相较于传统晶体管的源极、栅极与漏极呈一水平式置放，垂直型MOS晶体管则是将漏极、栅极与源极采一垂直式置放，而形成一垂直式通道，故可大幅降低MOS晶体管的横向面积，以有效提升半导体元件的积集度。

请参考图1至图5，图1至图5为习知技术制作DRAM的存储单元的方法示意图。如图1所示，半导体晶片10上有一基底12，一由垫氧层18与氮硅层20所构成的衬垫层(pad stack)16设于基底12上。首先，通过习知的黄光、蚀刻等制程，于基底12上形成一沟渠(trench)14。接着利用一砷硅玻璃(arsenic silicate glass，ASG)扩散技术在此沟渠14底部形成一埋藏式电极(未显示)，随后依序于该埋藏式电极表面形成一介电层(未显示)、一颈氧化层(collar oxide)22以及一埋藏式导电带(buried strap)28。其中，埋藏式导电带28用来作为储存电极(storage node)，而该介电层与颈氧化层22则用来隔离该埋藏式电极以及该储存电极以构成一电容结构。

之后，如图2所示，于沟渠14内形成一绝缘层，也就是所谓的沟渠上氧化层(trench top oxide，TTO)32。其中TTO层32覆盖于埋藏式导电带28上，并露出沟渠14的部分侧壁，用来作为此垂直型晶体管的垂直通道。接着进行一倾斜式离子布植制程，利用一倾斜角对硅基底12表面及暴露出的沟渠14侧壁进行一离子布植23、23′，以调整此一垂直型晶体管的起始电压。

如图3所示，接着进行沉积制程，依序形成一栅极氧化层(gate oxide)34以及一栅极多晶硅层(gate polysilicon)36，堆叠于半导体晶片10表面上。随后进行一浅沟隔离(STI)制程，如图4所示，于与此沟渠14的部分重叠位置，以习知的黄光、蚀刻技术形成一浅沟(shallow trench)(未显示)，且其深度需超过TTO层32，以露出部份的埋藏式导电带28，之后并在其中填入一硅氧化合物，形成一浅沟隔离层42。然后再于半导体晶片10表面上依序形成一多晶硅层36′以及一顶保护层37。

如图5所示，然后通过习知的黄光、蚀刻、离子布植、热扩散等技术，以形成进一步形成该垂直型晶体管的栅极结构、源极40与漏极41、侧壁子46、位元接触插塞(bit line contact)52以及位元线(bit line)54，以完成此一垂直型晶体管及其周边电路元件的制作。

传统的垂直型晶体管虽已大幅降低MOS晶体管的横向面积，但沟渠的极限线宽(CD)依然受到曝光解析度的限制而无法继续缩小，尤其是在要求沟渠的线宽在0.1μm以下的制程，往往不易控制。此外，在制作下方电容结构、颈氧化层22、埋藏式导电带28、与TTO层32时，往往需要使用到多次的多晶硅凹入蚀刻制程(poly recess etch)，而当沟渠的线宽甚小时，所蚀刻的多晶硅高度往往难以精确控制，容易导致后续形成的颈氧化层22与TTO层32高度产生偏差，因此栅极的通道长度将会不一致，连带影响元件的电性表现，导致产品可靠度的下降。

发明内容

本发明的主要目的在于提供一种包含有一双镶嵌沟渠的垂直型晶体管制作方法，以克服习知技术所遭遇到的线宽(CD)问题。

在本发明的最佳实施例中，本发明方法是先提供一硅基底，接着于该硅基底中形成由一第一以及一第二沟渠上、下堆叠所构成的双镶嵌沟渠(dualdamascening trench)。随后于该第二沟渠内的该硅基底中形成一埋藏电极(buried plate)，并于该埋藏电极与该第二沟渠内的该硅基底表面分别形成一电极介电层(node dielectric)以及一颈介电层(collar dielectric)。然后于该第二沟渠中形成一埋藏式导电带(buried strap)，并于该埋藏式导电带上方形成一沟渠上氧化层(trench top oxide，TTO)。最后调整该存储单元的MOS晶体管的起始电压(threshold voltage)，并形成该MOS晶体管的源极/漏极以及栅极。

由于本发明使用一双镶嵌沟渠结构，亦即先形成一开口较大的第一沟渠，接着于第一沟渠底部形成侧壁子，通过此一侧壁子作为罩幕，之后再形成一开口较小的第二沟渠，因此可进一步缩小第二沟渠的线宽而不会受到曝光解析度的限制。此外，与习知技术相较，本发明的第一沟渠有一较大的线宽，因此在蚀刻第一沟渠的过程中，能有一更好的控制，并形成一形状均匀(uniformity)的第一沟渠，因此第一沟渠中的栅极将会有一更稳定的通道长度，有效提升产品的可靠度。

附图说明

图1至图5为习知技术制作DRAM的存储单元的方法示意图；

图6至图12为本发明制作DRAM的存储单元的方法示意图。

图示的符号说明：

10  半导体晶片                12  硅基底

14  沟渠                      16  硬罩幕层

18  垫氧层                    20  氮硅层

22  颈氧化层                  28  埋藏式导电带

32  TTO层                     34  栅极氧化层

36  栅极导电层                40  离子掺杂区

41  离子掺杂区                42  浅沟隔离层

46  介电层                    52  插塞

54  位元线                    100 半导体晶片

110 硅基底                    112 衬垫层

114 氮硅层                    116 硅氧层

118 第一沟渠                  120 侧壁子

124 上电极                    126 介电层

128 颈氧化层                  130 多晶硅层

132 上沟渠氧化层              134 源极

135 漏极                      136 多晶硅层

138 浅沟隔离层                140 字元线

142 介电层                    144 插塞

146 位元线

具体实施方式

请参考图6至图12，图6至图12为依据本发明制作DRAM存储器单胞的方法示意图。如图6所示，半导体晶片100上有一硅基底110，一衬垫层(padstack)112位于硅基底110上。首先通过传统的黄光制程，于衬垫层112中形成图案，并以此一图案化的衬垫层112作为遮罩，再于硅基底110上蚀刻出一第一沟渠(trench)118。其中，硅基底110为一单晶硅晶片、一硅覆绝缘(silicon-on-insulator，SOI)基底、一磊晶硅(epitaxy)基底或其他可应用于半导体制程中的基板，衬垫层112另包含有硅氧层116与氮硅层114，而第一沟渠118的线宽CD₂约为0.25μm，且深度约为400至600nm。

如图7所示，接着利用一化学气相沉积法，于半导体晶片100表面沉积一氮硅层(未显示)，再通过一等向性蚀刻制程，对此氮化硅层进行蚀刻，以于第一沟渠118的侧壁周围形成一侧壁子120。随后利用图案化的衬垫层112以及侧壁子120作为遮罩，继续对第一沟渠118底部的硅基底110进行蚀刻，以于硅基底110中形成一第二沟渠122，其线宽CD₃约为0.1μm，深度约为400至600nm。

如图8所示，利用一砷硅玻璃(ASG)扩散技术，于硅基底110中形成一N型掺杂的埋藏电极(buried plate)124环绕于第二沟渠122底部，作为电容的上电极。接着于硅基底110、第一沟渠118与第二沟渠122表面形成一氮化硅层(未显示)，随后于第二沟渠122内填入一过渡层(未显示)，且高度约略与埋藏式电极124相切齐，并进行一湿蚀刻，例如利用热磷酸溶液，去除未被该过渡层覆盖的氮化硅层，以暴露出第二沟渠122上端颈部部位的硅基底110表面。其中，此利用砷硅玻璃(ASG)扩散技术，以于硅基底110中形成一N型掺杂的埋藏电极124的技术为习知该所述技艺者所熟知，故在此不多加赘述，此外，该过渡层可为一光阻层或一掺杂多晶硅层。

在去除完该过渡层之后，接着进行一高温氧化制程，例如在加热至约900至1000℃的快速热氧化制程(rapid thermal process，RTP)的含有水气的环境下，于氮化硅层表面上生成一第一氧化膜(未显示)，其中此第一氧化膜可与氮化硅层共同作为电容介电层126，并同时于第二沟渠122的上端颈部部位所暴露出的硅基底110表面上生成一厚度约为200至300埃，且较第一氧化膜厚的第二氧化膜，亦称为颈氧化层128，以期达成降低寄生漏电流(parasitic leakage)的目的。之后去除侧壁子120。

如图9所示，接着于第二沟渠122内填入一掺杂的多晶硅层，以形成埋藏式导电带(buried strap)130，用来作为储存电极(storage node)。其中，若上述的该过渡层为一掺杂多晶硅层时，则该过渡层可以不必加以去除，而成为埋藏式导电带(buried strap)130的一部份。接着通过一化学气相沉积制程，于此半导体晶片表面100上选择性沉积一氧化层(未显示)，并使得第一沟渠118底部的氧化层厚度大于其他位置，之后再进行一蚀刻制程，移除部分的该氧化层，只留下位于第一沟渠118底部的部分氧化层，也就是所谓的沟渠上氧化层(trench top oxide，TTO)132。其中，此TTO层132约略切齐于第一沟渠118的底部，厚度约为10nm至100nm，最佳为30nm至40nm。

接着如图10所示，进行一倾斜式离子布植制程，对第一沟渠118侧壁的栅极通道位置进行布植，以调整栅极起始电压。随后再进行一垂直式离子布植制程，以形成源极134及漏极135。其中，亦可利用热扩散法，使埋藏式导电带130中的掺质向外扩散，以形成源极134，或是直接利用倾斜式离子布植的方式来形成源极134及漏极135。然后将半导体晶片100置于一热炉管(未显示)内，并在常压下通入氧气，以利用干式或湿式氧化法将硅基底110表面氧化，形成一硅氧层，作为栅极绝缘层(未显示)。随后利用化学气相沉积法，于第一沟渠118内填入一多晶硅或掺杂的多晶硅层，并利用一平坦化制程，以形成栅极导体136。

如图11所示，进行一浅沟隔离(STI)制程。于与第一沟渠118部分重叠的位置，以习知的黄光、蚀刻技术形成一浅沟(shallow trench)(未显示)，其深度须超过TTO层132，以露出部分的埋藏式导电带130。之后并于此浅沟中填入一绝缘材料，通常为硅氧化合物，并利用一平坦化制程以形成一浅沟隔离层138。再将半导体晶片100表面平坦化以完成此一浅沟隔离程序。

如图12所示，接着沉积一多晶硅层(未显示)于半导体晶片100上，并进行一黄光暨蚀刻制程(photo-etching-process，PEP)，去除部分该多晶硅层，以形成一字元线(word line)140。之后并可进一步形成介电层142、位元线接触插塞(bit line contact plug)144以及位元线(bit line)146，以完成此一DRAM存储单元及其周边电路元件的制作。由于此部份为熟知该所述技艺者所能轻易完成，并可有许多选择性设计，例如可于位元线(bit line)146顶部及周围分别形成一金属硅化物层、顶保护层以及一侧壁子(spacer)，故在此并不予以详述。

由上述说明可知，本发明使用一双镶嵌沟渠结构，亦即先形成一开口较大的第一沟渠，接着于第一沟渠底部形成侧壁子，通过此一侧壁子作为罩幕，之后再形成一开口较小的第二沟渠，因此可进一步缩小第二沟渠的线宽而不会受到曝光解析度的限制。

相较于先前技术，本发明的双镶嵌沟渠结构可进一步缩小第二沟渠的线宽而不会受到曝光解析度的限制，将有助于0.1μm以下制程的发展。此外，由于第一沟渠118有一较大的线宽CD₂，因此进行多晶硅凹入蚀刻制程(polyrecess etch)以制作下方电容结构时，能有更好的高度控制，避免后续形成的栅极长度受到影响，因此形成于第一沟渠中的栅极将会有一更稳定的通道长度，有效提升产品的可靠度。

以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所作的均等变化与修饰，皆应属本发明专利的涵盖范围。

Claims (21)

1.一种动态随机存取存储器(DRAM)的存储单元的制作方法，其特征是：该制作方法包含有下列步骤：

提供一硅基底；

形成一双镶嵌沟渠于该硅基底中，且该双镶嵌沟渠由该硅基底中的一第一沟渠以及一第二沟渠上、下堆叠所构成；

于该第二沟渠内的该硅基底中形成一埋藏电极；

于该埋藏电极表面形成一电极介电层；

于该第二沟渠内的该硅基底表面形成一颈介电层；

于该第二沟渠中形成一埋藏式导电带；

于该埋藏式导电带上方形成一沟渠上氧化层；

调整该存储单元的MOS晶体管的起始电压；

形成该MOS晶体管的源极与漏极；以及

于该第一沟渠中形成该MOS晶体管的栅极。

2.如权利要求1所述的制作方法，其特征是：形成该双镶嵌沟渠的方法另包含有下列步骤：

于该硅基底表面形成一图案化的衬垫层；

利用图案化的该衬垫层作为遮罩来蚀刻该硅基底，以于该硅基底中形成该第一沟渠；

于该第一沟渠的侧壁周围形成一侧壁子；以及

利用图案化的该衬垫层以及该侧壁子作为遮罩来蚀刻该第一沟渠底部的该硅基底，以于该硅基底中形成该第二沟渠。

3.如权利要求2所述的制作方法，其特征是：该衬垫层由一氧化层以及一氮化硅层上、下堆叠所构成，且该侧壁子由一氮硅化合物所构成。

4.如权利要求1所述的制作方法，其特征是：该埋藏电极利用一砷硅玻璃扩散技术所形成。

5.如权利要求1所述的制作方法，其特征是：形成该颈介电层以及该电极介电层的方法另包含有下列步骤：

于该硅基底以及该双镶嵌沟渠表面形成一介电层；

于该第二沟渠中填入一过渡层，并使该过渡层的顶部约略与该埋藏电极顶部相切齐；

去除未被该过渡层覆盖的该介电层，以暴露出位于该第二沟渠上半部以及该第一沟渠的该硅基底；以及

进行一氧化制程，以同时于该介电层表面以及该双镶嵌沟渠中暴露出的该硅基底表面分别形成一第一氧化膜以及一厚度较该第一氧化膜厚的第二氧化膜；

其中该第一氧化膜以及该介电层用来当作该电极介电层，而该第二氧化膜则用来当作该颈介电层。

6.如权利要求5所述的制作方法，其特征是：该过渡层为一光阻层，且该氧化制程进行于完全去除该过渡层之后。

7.如权利要求5所述的制作方法，其特征是：该过渡层由一掺杂多晶硅所构成，用来当作部分的该埋藏式导电带。

8.如权利要求1所述的制作方法，其特征是：该埋藏式导电带由一掺杂多晶硅所构成。

9.如权利要求1所述的制作方法，其特征是：另包含有一倾斜式离子布植制程，用来调整该起始电压，以及一垂直式离子布植制程，用来形成该MOS晶体管的该源极与该漏极。

10.如权利要求1所述的制作方法，其特征是：该MOS晶体管的该源极与该漏极同时形成于一离子布植制程中。

11.如权利要求1所述的制作方法，其特征是：形成该栅极的方法另包含有下列步骤：

于该双镶嵌沟渠中填满一第一导电层；

进行一浅沟隔离(STI)制程，以于该硅基底中形成至少一浅沟隔离，用来隔离该存储单元；

于该硅基底表面形成一第二导电层；以及

进行一黄光暨蚀刻制程，去除部分的该第二导电层；

其中该第一导电层用来作为该MOS晶体管的该栅极，而蚀刻后的该第二导电层用来作为该动态随机存取存储器(DRAM)的字元线(word line)。

12.如权利要求1所述的制作方法，其特征是：该硅基底包含有一单晶硅晶片、一硅覆绝缘基底、或一磊晶硅基底。

13.一种动态随机存取存储器(DRAM)的存储单元的制作方法，其特征是：该制作方法包含有下列步骤：

提供一硅基底，且该硅基底表面形成有一图案化的衬垫层；

利用图案化的该衬垫层作为遮罩来蚀刻该硅基底，以于该硅基底中形成该第一沟渠；

于该第一沟渠的侧壁周围形成一侧壁子；

利用图案化的该衬垫层以及该侧壁子作为遮罩来蚀刻该第一沟渠底部的该硅基底，以于该硅基底中形成该第二沟渠；

于该第二沟渠内的该硅基底中形成一埋藏电极；

于该硅基底以及各该沟渠表面形成一介电层；

于该第二沟渠中填入一过渡层，并使该过渡层的顶部约略与该埋藏电极顶部相切齐；

去除未被该过渡层覆盖的该介电层，以暴露出位于该第二沟渠上半部的该硅基底；

进行一氧化制程，以于该介电层表面形成一第一氧化膜，并于该第二沟渠中暴露出的该硅基底表面形成一厚度较该第一氧化膜厚的第二氧化膜；

去除该侧壁子；

于该第二沟渠中形成一埋藏式导电带；

于该埋藏式导电带上方形成一沟渠上氧化层；

去除该衬垫层；

形成该MOS晶体管的源极与漏极；以及

于该第一沟渠中形成该MOS晶体管的栅极。

14.如权利要求13所述的制作方法，其特征是：该衬垫层由一氧化层以及一氮化硅层上、下堆叠所构成，且该侧壁子由一氮硅化合物所构成。

15.如权利要求13所述的制作方法，其特征是：该埋藏电极利用一砷硅玻璃扩散技术所形成。

16.如权利要求13所述的制作方法，其特征是：该第一氧化膜以及该介电层用来当作该存储单元的电容的电极介电层，而该第二氧化膜则用来当作该存储单元的颈介电层。

17.如权利要求13所述的制作方法，其特征是：该过渡层为一光阻层，且该氧化制程进行于完全去除该过渡层之后。

18.如权利要求13所述的制作方法，其特征是：该过渡层由一掺杂多晶硅所构成，用来当作部分的该埋藏式导电带。

19.如权利要求13所述的制作方法，其特征是：另包含有一倾斜式离子布植制程，用来调整该MOS晶体管的起始电压。

20.如权利要求13所述的制作方法，其特征是：该MOS晶体管的该源极与该漏极同时形成于一离子布植制程中。

21.如权利要求13所述的制作方法，其特征是：形成该栅极的方法另包含有下列步骤：

于该第一沟渠中填满一第一导电层；

进行一浅沟隔离(STI)制程，以于该硅基底中形成至少一浅沟隔离，周来隔离该存储单元；

于该硅基底表面形成一第二导电层；以及

进行一黄光暨蚀刻制程，去除部分的该第二导电层；

其中该第一导电层用来作为该MOS晶体管的该栅极，而蚀刻后的该第二导电层用来作为该动态随机存取存储器(DRAM)的字元线。

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