CN101461037B - 用于微电子装置的电组件及形成所述电组件的方法 - Google Patents
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Abstract
本发明揭示用于微电子装置的电组件及用于形成电组件的方法。此方法的一个特定实施例包括将下伏层沉积到工件上，及在所述下伏层上形成导电层。可通过在所述导电层上沉积介电层继续所述方法。所述下伏层是致使所述介电层具有比在所述导电层下方不存在所述下伏层的情况高的介电常数的材料。例如，所述下伏层可赋予薄膜堆叠一结构或另一特性，所述结构或另一特性致使原本为非晶的介电层结晶而不必在将所述介电层沉积到所述导电层上之后经受单独的高温退火工艺。预期此方法的若干实例对形成具有高介电常数的介电层极为有用，因为所述若干实例避免使用单独的高温退火工艺。
Description
技术领域
本发明涉及用于微电子装置的电组件的设计和制造，且具体来说，本发明的若干实例涉及用于存储器装置的金属-绝缘体-金属电容器。
背景技术
动态随机存取存储器(DRAM)装置具有存储器单元，所述存储器单元具有场效应晶体管和电容器。高容量DRAM装置通常使用非平面电容器结构，例如沟槽式电容器或堆叠式电容器。尽管非平面电容器结构通常比平面电容器结构需要更多的掩蔽、沉积及蚀刻工艺，但大多数高容量DRAM装置还是使用非平面电容器。在非平面及平面电容器二者中，金属-绝缘体-金属(MIM)结构提供较高电容来启用较高密度的装置。典型的MIM电容器具有由介电层分离的顶部及底部导电层。所述顶部及底部导电层(其也称为电极或极板)可由相同材料或不同材料构成。制造MIM电容器的一个方面是提供具有高介电常数的介电层以使得针对介电层的既定厚度，可将更多的电荷存储在电容器中。制造MIM电容器的另一参数是提供足够厚的介电层以减轻或消除电流泄漏。一般来说，需要使用具有高介电常数的介电层来使小的电容器在低泄漏水平的情况下存储与相对较大电容器相同的电荷量。
钽氧化物是用于形成MIM电容器中的介电层的一种有前景的材料。在现有的电容器中，第一钌电极直接沉积到位于扩散区域上方的插头上。然后，在300-450℃使用气相沉积工艺将非晶钽氧化物介电层沉积到所述钌层上。所述非晶钽氧化物具有约18-25的介电常数。为使钽氧化物层的介电常数增加到约40-50，随后在300℃以上(例如，通常在600-800℃之间)使用单独高温工艺使其结晶。然而，用来使所述钽氧化物结晶的此额外高温处理可影响制造微电子装置的热预算。例如，通常避免高温工艺以防止薄膜的不稳定、掺杂物/植入物的扩散及在薄膜堆叠中产生不需要的应力。也避免高温退火工艺，因为其将需要制造过程中必不可少的额外耗时程序。因此，将需要形成具有高介电常数的钽氧化物介电层而无需在其经沉积之后在高温下在单独的工艺中对钽氧化物进行退火。
发明内容
本发明是针对用于微电子装置的电组件及用于形成电组件的方法。此方法的一个特定实施例包括将下伏层沉积到工件上且在所述下伏层上形成导电层。可通过在所述导电层上沉积介电层来继续所述方法。所述下伏层是致使所述介电层具有比在导电层下方不存在下伏层的情况高的介电常数的材料。例如，所述下伏层可赋予薄膜堆叠一结构或另一特性，所述结构或另一特性致使原本为非晶的介电层结晶而不必在将介电材料沉积到导电层上之后进行单独高温退火工艺。预期此方法的若干实例对形成具有高介电常数的介电层极其有用，因为所述若干实例避免使用单独高温退火工艺。
根据本发明的方法的另一实例是针对形成用于存储器装置或另一类型微电子装置的电容器。此方法包含提供具有电容器区域的工件及在所述电容器区域的至少一部分上沉积下伏层。此方法可进一步包含在所述下伏层上形成第一导电层以在所述电容器区域中形成第一电极，及在电容器区域中在所述第一导电层上沉积钽氧化物层。所述下伏层由具有以下特性的材料构成或者原本就具有所述特性：致使第一导电层上的钽氧化物层具有比在第一导电层下方不存在下伏层的情况高的介电常数。此实施例可进一步包含在钽氧化物层上形成第二导电层以形成第二电极。在特定实例中，将第二导电层沉积到钽氧化物层上而在钽氧化物层已置于第一导电层上之后不在单独退火工艺中使所述钽氧化物层结晶。
根据本发明的不同实施例形成用于微电子装置的电组件的另一方法包括将衬垫沉积到工件的一部分上、在所述衬垫上形成导电层及在所述导电层上沉积介电层。在此实施例中，在导电层上沉积介电层之后不将所述介电层暴露于约300℃以上的环境的情况下，介电层在衬垫在导电层下方时具有比当衬垫不在导电层下方时高的介电常数。
根据本发明的方法的又一实施例是针对通过提供具有包含侧壁的凹陷的工件及沉积衬垫以至少部分地覆盖所述凹陷的侧壁来形成电容器。此实施例进一步包含在所述凹陷中在所述衬垫上形成第一导电层以形成第一电极、在所述凹陷中在所述第一导电层上沉积钽氧化物层及在所述钽氧化物层上形成第二导电层以形成第二电极。所述衬垫是致使钽氧化物层在于所述凹陷中沉积钽氧化物之后而不在单独工艺中在约300℃以上的温度使所述钽氧化物层结晶的情况下具有至少约40的介电常数的材料。
本发明的其它方面是针对例如用于微电子装置的组件的设备及包含所述组件的系统。例如，本发明的一个实施例是针对用于微电子装置的组件，其包括具有第一侧及第二侧的导电元件、与所述导电元件的所述第一侧接触的介电层及与所述导电元件的所述第二侧的至少一部分接触的衬垫。所述衬垫是致使所述介电层具有比衬垫不与所述导电元件的所述第二侧接触的情况高的介电常数的材料。在本发明的一个特定实例中，所述衬垫包括硅酸盐(例如，ZrSixOy及/或HfSixOy)、复合氧化物(例如，HfAlxOy及/或ZrAlxOy)或在介电层经沉积之后在不对所述介电层进行退火的情况下赋予介电层所需结晶或其它介电特性的其它适合材料。在此实例中，所述导电层可由钌(Ru)、钌氧化物(RuO2)、铂(Pt)、铂-铑(PtRh)或具有适合晶体结构的其它适合材料构成，当沉积到衬垫上时所述材料提供赋予介电层高介电常数的层。在此实例中，所述介电层可以是直接沉积到导电元件上的钽氧化物(Ta2O5)。在包含包括非晶HfSixOy或非晶HfAlxOy的衬垫、包括钌的导电元件及包括钽氧化物的介电层的薄膜堆叠中，在随后不在高温工艺(例如，300℃以上)中对钽氧化物层进行退火的情况下发生钽氧化物介电层结晶的显著增加。预期钽氧化物的此结晶致使介电层具有比当在钌层的另一侧上不存在衬垫时高的介电常数。
以下参照图1-6来描述本发明的某些实施例的许多具体细节以提供对所述实施例的透彻理解。然而，所述领域的技术人员将理解，本发明可在不对本发明添加若干所述细节或额外细节的情况下实施。例如，尽管以用于DRAM装置的存储器单元的电容器为背景来阐述根据本发明的方法及设备的以下实例，但本发明可应用于其它类型装置中的其它类型电组件(例如、快闪存储器装置或得益于具有高介电常数的介电层的其它组件)。
附图说明
图1是示意性图解说明处于根据本发明实施例的方法阶段的微电子工件的一部分的剖视图。
图2是在根据本发明实施例的方法的后来阶段形成于图1微电子工件上的电组件的剖视图。
图3是图解说明用作根据本发明实施例的下伏层的材料特性的图表。
图4是示意性图解说明在根据本发明另一实施例的方法阶段的微电子工件的一部分的剖视图。
图5是在根据本发明实施例的方法的后来阶段形成于图4微电子工件上的电组件的剖视图。
图6是使用具有根据本发明实施例的电组件的微电子装置的系统的示意图。
具体实施方式
电组件及形成电组件的方法的实施例
图1是图解说明处于根据本发明的实施例形成DRAM装置的电容器阶段的工件10的一部分的剖面图。在此阶段，工件10包含基板12，其具有栅极氧化物区域14及源极/漏极扩散区域22。工件10进一步包含与栅极氧化物区域14及/或扩散区域22相关联的多个栅极堆叠30及31。栅极堆叠30及31包含氧化物层32、掺杂多晶硅层34、硅化物区域36及绝缘帽38。每一栅极堆叠进一步包含介电侧壁间隔件39。在图1中所示的实例中，栅极堆叠30及对应扩散区域22形成存储器单元的存取晶体管。更具体来说，栅极堆叠30的掺杂多晶硅层34是存储器装置的字线。工件10进一步包含一对毗邻栅极堆叠30与31之间的导电插头40及毗邻栅极堆叠30之间的导电插头42。
工件10进一步包含绝缘层50，其具有与导电插头40对准的多个孔52。绝缘层50可以是硼磷硅酸盐玻璃(BPSG)或另一适合介电材料。通常穿过绝缘层50图案化及蚀刻孔52以暴露导电插头40的上表面。因此，孔52具有穿过绝缘层50的侧壁54。图1中所示的扩散区域22、栅极堆叠30及31、插头40及孔52是可使用根据本发明的电组件的环境的一个实例。因此，本发明的其它实例可不包含此结构。
在此实施例中，形成电容器的初始阶段包括将下伏层60沉积到工件10上。图1中所示的下伏层60是覆盖侧壁54、间隔件39及/或插头40的至少一大致部分的衬垫。在根据本发明的方法的若干优选实例中，下伏层60包括硅酸盐、氧化物及/或其它材料。用于下伏层60的适合硅酸盐包含硅酸铪(HfSixOy)及/或硅酸锆(ZrSixOy)。适合氧化物包含铪氧化物、铪铝氧化物(HfAlxOy)及/或锆铝氧化物(ZrAlxOy)。当下伏层60是硅酸铪或铪铝氧化物时，其通常在约300-450℃的温度下使用气相沉积工艺(例如，化学气相沉积或原子层沉积)来沉积。如下文更详细地论述，当下伏层60由所述硅酸盐或复合氧化物构成时，其赋予沉积到覆盖下伏层60的导电层上的钽氧化物介电层更高的介电常数。然而，下伏层60不限于所述化合物。
图2是显示在对应孔52(图1)中构造电容器70之后的工件10的剖视图。电容器70包含沿侧壁54且在间隔件39及/或插头40上方的下伏层60。电容器70进一步包含下伏层60上的第一导电层72、第一导电层72上的介电层74及介电层74上的第二导电层76。对于一个电容器，介电层74是可在一段时间保持电荷的介电间隔件。电容器70可进一步包含在第二导电层76上方的绝缘体层78。
第一导电层72形成第一电极或底部电极。第一导电层72可包括钌(Ru)、铂(Pt)、钯(Pd)、铬(Cr)、钼(Mo)、铼(Re)、铱(Ir)、钽(Ta)、钛(Ti)、钒(V)、铌(Nb)及钨(W)及/或其导电合金、氧化物、低价氧化物、氮化物、低价氮化物、硅化物、硅酸盐及碳化物。在特定实例中，第一导电层72包括钌。第二导电层76是第二电极或顶部电极。第二导电层76可包括钌(Ru)、铂(Pt)、铑(Rh)、钯(Pd)、铬(Cr)、钼(Mo)、铼(Re)、钛(Ti)、钒(Va)、铌(Nb)、钨(W)及钽(Ta)，及/或其导电合金、氧化物、低价氧化物、氮化物、低价氮化物、硅化物、硅酸盐及碳化物。
介电层74通常包括当沉积于第一导电层72上时在沉积后不在约300℃以上的温度对其进行退火或另外处理的情况下具有至少约40的介电常数的材料。例如，介电层74优选地包括钽氧化物(Ta2O5)。此钽氧化物介电层74可在约300-450℃使用气相沉积工艺沉积到第一导电层72上。本发明的若干实施例的一个方面是介电层74在不进行退火的情况下一般不具有所需约40-50的介电常数，除非下伏层60在第一导电层72下方。例如，介电层74在下伏层60不接触第一导电层72的相对面的情况下被沉积到第一导电层72上时，所述介电层74可具有小于40的介电常数的非晶结构，但介电层74在下伏层60接触第一导电层72的相对面但在已沉积介电层74之后不使用单独高温工艺使其结晶的情况下，所述介电层74可具有不小于40的介电常数的晶体结构。因此，并非介电层74本身的材料或后沉积处理提供高介电常数，而是下伏层60与第一导电层72及/或介电层74的组合赋予介电层74高介电常数。
在本发明的一个特定实例中，下伏层60包括铪氧化物(HfO2)、硅酸铪(HfSixOy)或铪铝氧化物(HfAlxOy)，第一导电层72包括钌(Ru)且介电层74包括钽氧化物(Ta2O5)。如果不存在硅酸铪或铪铝氧化物下伏层60，那么经气相沉积的钽氧化物介电层74将是非晶的且具有约18-25的介电常数。然而，当硅酸铪或铪铝氧化物层60在钌第一导电层72下方时，钽氧化物介电层74在其经沉积后不进行单独高温退火工艺的情况下结晶。所述在钌导电层72下方使用HfSixOy或HfAlxOy衬垫使钽氧化物介电层74结晶致使钽氧化物介电层74具有比在不存在下伏层60的情况下沉积到钌导电层上的钽氧化物层高的介电常数。在许多情况下，当第一导电层72为钌且下伏层60为HfO2、HfSixOy或HfAlxOy时，钽氧化物介电层74在不进行单独退火工艺的情况下具有约50的介电常数。
根据本发明的电组件的若干实例的一个预期优点是介电层74具有高介电常数而在沉积介电层74之后不必使工件经受单独退火工艺。如以上所阐述，现有工艺在已沉积钽氧化物层之后在约300-800℃之间的温度对钽氧化物介电层进行退火以将钽氧化物从具有18-25的介电常数的非晶钽氧化物变为具有约50的介电常数的晶体钽氧化物。不同于现有系统，本发明的若干实例在第一导电层72下方使用下伏层60来致使介电层74在不必进行单独退火工艺或其它高温工艺的情况下具有高介电常数。因此，本发明的若干实施例提供具有高介电常数的介电层且减轻或消除关于薄膜稳定性、掺杂物扩散及与当前用于形成晶体钽氧化物的高温退火工艺相关联的活化/钝化问题的担忧。
工件10可进行进一步处理以完成工件上的存储器单元。例如，工件10可进一步包含沉积在绝缘体层50及电容器70上方的另一介电层80。介电层80可具有向下延伸到插头42的孔82、孔82中的导体84及连接到导体84的导电位线86。因此，导电位线86电连接到插头42下方的有源区域22。然后，使用所属领域中已知的技术完成阵列及外围电路。
图3是显示对钽氧化物结晶发挥重要作用的衬垫材料的掠射角入射X射线衍射(GIXRD)数据的图表。在图3中，当非晶硅氧化物、非晶钽氧化物或非晶铝氧化物用作衬垫时，在随后不进行高温处理的情况下未观察到导电钌层顶部上的钽氧化物层的结晶。当在非晶铪氧化物衬垫上沉积钌时，仅发生钽氧化物层的少量结晶。然而，当在非晶硅酸铪或非晶铪铝氧化物衬垫上沉积钌时，在沉积钽氧化物层之后不进行额外高温处理的情况下，在所述钽氧化物层中发生大量的结晶。
图4是根据本发明的另一实施例工件10的剖视图。工件10大体上类似于图1、2及4中的工件，且因此在所述图中相同参考编号指示相同组件。在此实例中，下伏层60或衬垫经间隔蚀刻以自水平表面移除下伏层60的若干部分。因此，下伏层60覆盖侧壁54且其可覆盖间隔件39的若干部分。参照图5，在蚀刻下伏层60之后，以类似于以上参照图1及2所述的过程形成多个电容器70a及其它组件。因此，图5中所图解说明的电容器70a的预期优点类似于以上关于图2的电容器70所述的那些优点。
系统实施例
图6是显示典型基于处理器的系统102的示意性图解说明，所述系统102包含含有根据以上所述实施例制造的电容器或其它电组件的DRAM装置108。基于处理器的系统102，例如计算机系统，通常包括经由总线118与一个或一个以上输入/输出装置104及106通信的中央处理单元(CPU)112。CPU 112可以是微处理器或其它适合类型的处理器。所述计算机系统还可包含只读存储器装置(ROM)110，且可包含软盘驱动114、经由总线118与CPU 112通信的CD-ROM驱动116、DVD装置或其它外围装置。DRAM装置108优选地具有堆叠电容器，其包含如以上参照图1-5所述的下伏层、所述下伏层上的第一导电层、所述第一导电层上的介电层及所述介电层上的第二导电层。
依据前文所述，将了解，本文已出于图解说明目的描述了本发明的具体实施例，但可在不背离本发明精神及范围的前提下作出各种修改。例如，本发明并不限于以上所揭示的具体材料，且本发明可包含形成用于除DRAM装置之外的装置的除电容器之外的组件。在全文中，术语“微电子装置”用来包含其它微特征装置，例如微结构装置、数据存储元件、读取/写入组件及制造商的其它产品。例如，微电子装置包含SIMM、DRAM、快闪存储器、ASICS、处理器、成像仪、倒装芯片、球形网格阵列芯片及其它类型的装置或组件。因此，除所附权利要求书以外，本发明不受任何限制。
Claims (36)
1.一种形成用于微电子装置的电组件的方法，其包括：
将下伏层沉积到工件上；
在所述下伏层上形成导电层；及
在所述导电层上沉积介电层，其中所述下伏层致使所述介电层至少部分地结晶以具有比在所述导电层下方不存在所述下伏层的情况高的介电常数，其中所述下伏层包括硅酸盐且所述介电层包括钽氧化物(Ta2O5)。
2.如权利要求1所述的方法，其中：
所述下伏层包括硅酸铪(HfSixOy)；且
所述导电层包括钌(Ru)。
3.如权利要求1所述的方法，其中：
所述导电层包括钌(Ru)。
4.如权利要求1所述的方法，其中：
所述下伏层包括硅酸锆(ZrSixOy)；且
所述导电层包括钌(Ru)。
5.如权利要求1所述的方法，其中在所述介电层已沉积在所述导电层上之后不暴露于300℃以上的环境的情况下，所述介电层具有大于40的介电常数。
6.如权利要求1所述的方法，其中形成于所述下伏层上的所述导电层包括第一导电层，且其中所述方法进一步包括将第二导电层沉积到所述介电层上而不在所述介电层已沉积在所述第一导电层上之后在单独工艺中以升高的温度对所述介电层进行退火。
7.如权利要求1所述的方法，其中形成于所述下伏层上的所述导电层包括第一导电层，且其中所述方法进一步包括将第二导电层沉积到所述介电层上而不在所述介电层已沉积在所述第一导电层上之后在单独工艺中以升高的温度使所述介电层结晶。
8.如权利要求7所述的方法，其中：
所述下伏层包括硅酸铪(HfSixOy)及/或硅酸锆(ZrSixOy)中的至少一种；
所述第一导电层包括钌(Ru)、铂(Pt)、铂铑(PtRh)、铂铱(PtIr)、铬(Cr)、钼(Mo)、铼(Re)、铱(Ir)、钛(Ti)、钽(Ta)、钒(V)、铌(Nb)、钨(W)及/或其氧化物、氮化物、硅化物或碳化物中的至少一种；且
所述第二导电层包括铂(Pt)、铂合金、钨氮化物(WNX、WN或W2N)、钨(W)及/或钛氮化物(TiN)中的至少一种。
9.一种形成用于微电子装置的电组件的方法，其包括：
将下伏层沉积到工件上；
在所述下伏层上形成导电层；及
在所述导电层上沉积介电层，其中所述下伏层致使所述介电层具有比在所述导电层下方不存在所述下伏层的情况高的介电常数，其中所述下伏层包括硅酸盐且所述介电层包括钽氧化物(Ta2O5)。
10.如权利要求9所述的方法，其中所述下伏层包括硅酸铪(HfSixOy)。
11.一种形成用于微电子装置的电容器的方法，其包括：
提供具有电容器区域的工件；
在所述电容器区域的至少一部分上方沉积下伏层，其中所述下伏层包括硅酸盐；
在所述下伏层上形成第一导电层以在所述电容器区域中形成第一电极；
在所述电容器区域中在所述第一导电层上沉积介电层，其中所述介电层包括钽氧化物(Ta2O5)且所述下伏层致使所述第一导电层上的所述介电层具有比在所述第一导电层下方不存在所述下伏层的情况高的介电常数；及
在所述介电层上形成第二导电层以形成第二电极。
12.如权利要求11所述的方法，其中：
所述下伏层包括硅酸铪(HfSixOy)；且
所述第一导电层包括钌(Ru)。
13.如权利要求11所述的方法，其中：
所述下伏层包括硅酸锆(ZrSixOy)；且
所述第一导电层包括钌(Ru)。
14.如权利要求11所述的方法，其中所述下伏层包括硅酸铪(HfSixOy)。
15.如权利要求11所述的方法，其中在所述介电层已沉积在所述第一导电层上之后不暴露于300℃以上的环境的情况下，所述介电层具有大于40的介电常数。
16.一种形成用于微电子工件的电组件的方法，其包括：
将衬垫沉积到所述工件的一部分上，其中所述衬垫包括硅酸盐；
在所述衬垫上形成导电层；及
在所述导电层上沉积介电层，其中所述介电层包括钽氧化物(Ta2O5)且在将所述介电层沉积于所述导电层上之后不使所述介电层暴露于300℃以上的环境的情况下，当所述衬垫在所述导电层下方时所述介电层的介电常数比在所述衬垫不在所述导电下方时高。
17.如权利要求16所述的方法，其中：
所述衬垫包括硅酸铪(HfSixOy)；且
所述导电层包括钌(Ru)。
18.如权利要求16所述的方法，其中：
所述衬垫包括硅酸锆(ZrSixOy)；且
所述导电层包括钌(Ru)。
19.如权利要求16所述的方法，其中在所述介电层已沉积在所述导电层上之后不暴露于300℃以上的环境的情况下，所述介电层具有大于40的介电常数。
20.一种在微电子工件中形成电容器的方法，其包括：
提供具有凹陷的工件，所述凹陷具有侧壁；
沉积衬垫以至少部分地覆盖所述凹陷的所述侧壁，其中所述衬垫包括铪氧化物(HfSixOy)、铪铝氧化物(HfAlxOy)、硅酸锆(ZrSixOy)及/或锆铝氧化物(ZrAlxOy)中的至少一种；
在所述凹陷中在所述衬垫上形成第一导电层以形成第一电极，其中所述第一导电层包括钌(Ru)；
在所述凹陷中在所述第一导电层上沉积介电层，其中所述衬垫致使所述介电层至少部分地结晶以具有至少40的介电常数而不必在300℃以上的温度下在单独工艺中加热所述介电层；及
在所述介电层上形成第二导电层以形成第二电极。
21.如权利要求20所述的方法，其中所述衬垫包括硅酸盐且所述介电层包括钽氧化物(Ta2O5)。
22.如权利要求20所述的方法，其中所述介电层包括钽氧化物(Ta2O5)。
23.如权利要求20所述的方法，其中在所述介电层已沉积在所述第一导电层上之后不暴露于300℃以上的环境的情况下，所述介电层具有50的介电常数。
24.一种用于微电子装置的组件，其包括：
导电元件，其具有第一侧及与所述第一侧相对的第二侧；
介电层，其与所述导电元件的所述第一侧接触，其中所述介电层包括钽氧化物(Ta2O5)；及
衬垫，其与所述导电元件的所述第二侧的至少一部分接触，其中所述衬垫包括硅酸盐且经配置以致使所述介电层具有比在所述衬垫不与所述导电元件的所述第二侧接触的情况高的介电常数。
25.如权利要求24所述的组件，其中：
所述衬垫包括硅酸铪(HfSixOy)；且
所述导电元件包括钌(Ru)。
26.如权利要求24所述的组件，其中：
所述衬垫包括硅酸锆(ZrSixOy)；且
所述导电元件包括钌(Ru)。
27.如权利要求24所述的组件，其中所述衬垫包括硅酸铪(HfSixOy)。
28.如权利要求24所述的组件，其中在所述介电层已沉积在所述导电元件上之后不暴露于300℃以上的环境的情况下，所述介电层具有大于40的介电常数。
29.如权利要求24所述的组件，其中：
所述衬垫包括硅酸铪(HfSixOy)及/或硅酸锆(ZrSixOy)中的至少一种；且
所述导电元件包括以下中的至少一种：钌(Ru)、铂(Pt)、铂铑(PtRh)、铂铱(PtIr)、铬(Cr)、钼(Mo)、铼(Re)、铱(Ir)、钛(Ti)、钽(Ta)、钒(V)、铌(Nb)、钨(W)及/或其氧化物、氮化物、硅化物或碳化物。
30.一种用于微电子装置的电容器，其包括：
衬垫，其包括硅酸盐；
第一电极，其接触所述衬垫；
介电间隔件，其具有接触所述第一电极的第一侧及与所述第一侧相对的第二侧，其中所述介电间隔件包括钽氧化物(Ta2O5)且其中所述衬垫致使所述介电间隔件具有比在所述衬垫不接触所述第一电极的情况高的介电常数；及
第二电极，其接触所述介电间隔件的所述第二侧。
31.如权利要求30所述的电容器，其中：
所述衬垫包括硅酸铪(HfSixOy)；且
所述第一电极包括钌(Ru)。
32.如权利要求30所述的电容器，其中：
所述衬垫包括硅酸锆(ZrSixOy)；
所述第一电极包括钌(Ru)。
33.如权利要求30所述的电容器，其中所述衬垫包括硅酸铪(HfSixOy)。
34.如权利要求30所述的电容器，其中在所述介电间隔件已沉积在所述第一电极上之后不暴露于300℃以上的环境的情况下，所述介电间隔件具有大于40的介电常数。
35.如权利要求30所述的电容器，其中：
所述衬垫包括硅酸铪(HfSixOy)及/或硅酸锆(ZrSixOy)中的至少一种；且
所述第一电极包括以下中的至少一种：钌(Ru)、铂(Pt)、铂铑(PtRh)、铂铱(PtIr)、铬(Cr)、钼(Mo)、铼(Re)、铱(Ir)、钛(Ti)、钽(Ta)、钒(V)、铌(Nb)、钨(W)及/或其氧化物、氮化物、硅化物或碳化物。
36.一种系统，其包括：
处理器；及
存储器装置，其可操作地耦合到所述处理器，所述存储器装置包含电容器结构，所述电容器结构具有包含硅酸盐的衬垫、接触所述衬垫的第一电极、具有接触所述第一电极的第一侧及与所述第一侧相对的第二侧的介电间隔件及接触所述介电间隔件的所述第二侧的第二电极，其中所述介电间隔件包括钽氧化物(Ta2O5)且所述衬垫致使所述介电间隔件具有比在所述衬垫不接触所述第一电极的情况高的介电常数。
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