KR20080001449A - 반도체 소자의 캐패시터 형성방법 - Google Patents
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Abstract
본 발명의 반도체 소자의 캐패시터 형성방법은, 반도체 기판의 층간절연막 상에 스토리지노드 전극을 형성하는 단계; 스토리지노드 전극 상에 급속열처리를 수행하는 단계; 스토리지노드 전극 상에 발생하는 불순물을 제거하고, 급속열처리시 발생하는 스트레스를 감소시키기 위해 플라즈마 분위기에서 600-700℃의 온도로 열처리를 수행하는 단계; 스토리지노드 전극 위에 고유전물질을 포함하는 유전체막을 형성하는 단계; 및 유전체막 위에 플레이트 전극을 형성하는 단계를 포함한다.
캐패시터, 열 안정성, 열처리
Description
도 1 내지 도 9는 본 발명에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 10은 본 발명에 따른 열처리 진행시 리프레시 변화를 설명하기 위해 나타낸 그래프이다.
도 11 및 도 12는 온도를 변화하여 열처리 진행시 리프레시 타임의 변화를 설명하기 위해 나타낸 그래프들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 캐패시터의 열안정성을 향상시켜 리프레시 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법에 관한 것이다.
최근 반도체 소자의 집적도가 증가함에 따라 셀 트랜지스터의 크기가 감소되면서 충분한 충전 용량(Cs; capacitance)을 갖는 캐패시터를 형성하기가 어려워지 고 있다. 특히, 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램(DRAM) 소자는 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 고집적화에 중요한 요인이 된다. 이에 따라 충전 용량을 확보하는 방법으로 종래의 캐패시터 물질을 이용하면서 캐패시터의 표면적을 넓히는 방법, 예를 들어 캐패시터의 높이를 높이는 방법을 이용하여 왔다. 그러나 캐패시터의 높이를 증가시키면, 높이 증가에 따른 단차에 의해 공정 마진이 급속히 감소하여 후속 공정이 어려워지고, 충전 용량 확보가 어려울 수 있다.
충전 용량을 증가시키는 다른 방법으로 유전상수(k)가 높은 물질을 유전체막에 적용하는 방법이 있다. 이때, 유전체막은 높은 유전상수(k)를 갖는 물질, 예를 들어 하프늄옥사이드(HfO2)와 같은 물질을 이용한다. 또한, 80nm 이하의 메모리 소자에서는 리프레시(refresh) 및 전류(current) 특성을 확보하기 위하여 3차원 트랜지스터, 예를 들어 리세스 게이트(recess gate) 또는 FiNFET을 적용하고, 캐패시터의 전극 구조도 실리콘-절연체-실리콘(SIS; Silicon-insulator-silicon) 구조에서 금속-절연체-금속(MIM; Metal-insulator-metal) 구조로 변화하여 기생 캐패시터를 감소시켜 충전용량을 확보하는 방향으로 연구가 진행되고 있다.
한편, 플레이트 전극 및 스토리지노드 전극은 일반적으로 유전상수(k)가 높은 물질을 이용하는 유전체막과의 반응성이 낮은 금속막, 예를 들어 티타늄나이트라이드(TiN)막을 사용하고 있다.
이때, 티타늄나이트라이드(TiN)막을 전극으로 사용하는 경우, 스토리지노드 컨택플러그와의 접촉 저항을 낮추기 위해 고온, 예를 들어 750-850℃의 온도에서 후속 열처리(annealing)를 실시한다.
그런데, 스토리지노드 전극 위에 증착된 유전상수(k)가 높은 물질, 예를 들어 하프늄옥사이드(HfO2) 화합물은 열안정성이 부족하여 캐패시터 형성 후에 대략 500℃ 이상의 고온에서 열공정을 실시하면, 플레이트 전극 및 스토리지노드 전극과 유전체막과의 반응에 의해 누설전류가 증가하여 소자의 특성이 열화될 수 있다.
그러나 활성 영역의 기판을 식각하여 만드는 3차원 트랜지스터, 예를 들어 리세스 게이트(recess gate)는 고온의 열처리에서 소자분리막 또는 게이트 부위에 발생된 기계적 스트레스(mechanical stress)가 종래의 평면(planar)형 트랜지스터에 비해서는 크지만 캐패시터의 열 안정성이 부족하다. 따라서 트랜지스터에 발생하는 스트레스를 적절히 완화시킬 수 있고, 소자의 특성을 극대화시킬 수 있는 방법이 요구된다.
본 발명이 이루고자 하는 기술적 과제는, 금속-절연체-금속 캐패시터 형성시 열처리방법을 개선하여 누설전류를 방지하고, 충전 용량을 향상시킴으로써 소자의 특성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 스토리지노드 전극을 형성하는 단계; 상기 스토리지노드 전극 상에 급속열처리를 수행하는 단계; 상기 스토리지노드 전극 상에 발생하는 불순물을 제거하고, 상기 급속열처리시 발 생하는 스트레스를 감소시키기 위해 플라즈마 분위기에서 600-700℃의 온도로 열처리를 수행하는 단계; 상기 스토리지노드 전극 위에 고유전물질을 포함하는 유전체막을 형성하는 단계; 및 상기 유전체막 위에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 것을 특징으로 한다.
본 발명에 있어서, 상기 전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성되는 것이 바람직하다.
상기 스토리지노드 절연막은 PETEOS막의 단일층 또는 PSG막과 PETEOS막의 이중층을 포함하여 형성할 수 있다.
상기 유전체막은 지르콘산화막(ZrO2), 지르콘산화막/알루미나막(ZrO2/Al2O3), 지르콘산화막/알루미나막/지르콘산화막(ZrO2/Al2O3/ZrO2)을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성할 수 있다.
상기 플라즈마 분위기에서 열처리를 수행하는 단계는, 질소(N2) 또는 암모니아(NH3)가스 분위기에서 반응가스로 오존(O3) 가스를 농도를 100-500G/N㎥로 공급하고, 0.1-760 Torr의 압력 하에서 10-180분 동안 진행하는 것이 바람직하다.
상기 유전체막은, 지르코늄(Zr)의 소스 물질로 Zr[N(CH3)]4, Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)] 또는 Zr[N(CH3)(CH2CH3)2]를 이용하여 공급하고, 알루미늄(Al)의 소스 물질로 Al(CH3)3을 공급하고 산소(O)의 소스 물질로 수분(H2O)을 이용할 수 있다.
상기 유전체막은 250-320℃의 온도에서 원자층증착(ALD)방법으로 형성하는 것이 바람직하다.
상기 플라즈마 분위기에서 열처리를 수행하는 단계 및 상기 스토리지노드 전극 위에 고유전물질을 포함하는 유전체막을 형성하는 단계는 동일 챔버에서 인-시츄(in-situ)로 진행하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 1 내지 도 9는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위하여 나타내 보인 도면들이다. 도 10은 본 발명에 따른 열처리 진행시 리프레시 변화를 설명하기 위해 나타낸 그래프이다. 그리고 도 11 및 도 12는 온도를 변화하여 열처리 진행시 리프레시 타임의 변화를 설명하기 위해 나타낸 그래프들이다.
먼저 도 1을 참조하면, 트랜지스터 및 비트라인 등의 하부구조물(미도시함)이 형성되어 있는 반도체 기판(100) 상에 층간절연막(102)을 형성한다. 그리고 층간절연막(102) 내에 반도체 기판(100)의 소정 표면이 노출되는 컨택홀(미도시)을 형성하고, 컨택홀 내부를 도전성 물질, 예를 들어 다결정 실리콘(poly-Si)으로 매 립한 후, 에치백(etchback)을 진행하여 컨택홀을 분리시켜 하부구조물과 이후 형성하는 캐패시터와 연결되는 컨택플러그(104)를 형성한다.
다음에 컨택플러그(104) 위에 실리콘질화막(Si3N4)(106)을 화학 기상 증착법(CVD; Chemical Vapor Deposition)을 이용하여 형성한다. 여기서 실리콘질화막(106)은 이후 스토리지노드용 컨택홀을 형성하는 과정에서 식각이 하부까지 과도하게 진행하는 것을 방지하는 식각정지막 역할을 한다.
도 2를 참조하면, 실리콘질화막(106) 위에 스토리지노드 절연막(108)을 캐패시터가 형성될 높이만큼 적층한다. 여기서 스토리지노드 절연막(108)은 화학 기상 증착법을 이용하여 PETEOS(Plasma Enhanced TEOS) 산화막의 단일층으로 형성하거나 PSG(Phosphorus Silicate Glass) 산화막과 TEOS산화막의 이중층으로 형성할 수 있다. 이때, PSG막과 TEOS산화막은 1:2의 비율로 형성할 수 있다.
계속해서 스토리지노드 절연막(108) 위에 하드마스크막을 도포 및 패터닝하여 상기 스토리지노드 절연막(108)의 소정영역을 노출시키는 하드마스크막패턴(110)을 형성한다. 여기서 하드마스크막패턴(110)은 폴리실리콘막으로 형성할 수 있다.
도 3을 참조하면, 하드마스크막패턴(110)을 마스크로 식각공정을 진행하여 스토리지노드 절연막(108)을 소정깊이, 예를 들어 실리콘질화막(106)이 노출될 때까지 제거하여 스토리지노드 콘택홀(112)을 형성한다. 계속해서 스토리지노드 콘택홀(112) 하부의 실리콘질화막(106)도 제거하여 컨택플러그(104)를 노출시킨다.
도 4 내지 도 6은 스토리지노드 콘택홀 상에 스토리지노드 전극을 형성하는 것을 설명하기 위해 나타내보인 도면들이다.
도 4를 참조하면, 스토리지노드 콘택홀(112)상에 배리어 금속막(114)으로 티타늄막(Ti)을 형성하고, 티타늄막 위에 스토리지노드용 금속막(116)으로 티타늄나이트라이드막(TiN)을 형성한다. 여기서 티타늄나이트라이드막 및 티타늄막(TiN/Ti)은 화학기상증착법을 이용하여 형성할 수 있다. 이때, 스토리지노드용 금속막(116)은 텅스텐질화막(WN), 탄탈륨질화막(TaN), 플래티나(Pt), 루테늄(Ru) 또는 비정질 실리콘(a-Si)을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성할 수 있으며, 본 발명의 실시예에서는 티타늄나이트라이드막(TiN)을 예로 설명하기로 한다.
다음에 도 5를 참조하면, 노출된 컨택플러그(104)와 인접하는 금속막(114)을 금속실리사이드막(118)으로 형성한다.
구체적으로, 컨택플러그(104) 상에 형성된 스토리지노드용 금속막(116) 및 배리어 금속막(114), 예컨대 티타늄나이트라이드막 및 티타늄막(TiN/Ti)상에 급속열처리(RTA; Rapid Thermal Annealing)를 수행한다. 그러면 금속막(114)과 노출된 컨택플러그(104)의 다결정 실리콘(Poly-Si)이 반응하여 컨택플러그(104)와 인접한 금속막(114)이 금속 실리사이드막(118), 예를 들어 티타늄실리사이드막(TiSix)을 형성한다. 여기서 금속 실리사이드막(118)은 후속 공정에서 형성되는 스토리지노드 전극과 컨택플러그(104)와의 접촉 저항을 감소시키는 역할을 한다.
다음에 도 6을 참조하면, 스토리지노드용 금속막(116)에 대한 에치백(etch back)을 수행하여 스토리지노드용 절연막(108) 상부의 스토리지노드용 금속막(116)을 제거한다. 그러면 도시된 바와 같이, 노드 분리된 스토리지노드 전극(120)이 만 들어진다. 여기서 스토리지노드 전극(120)은 티타늄실리사이드(TiSiX)막 및 티타늄나이트라이드막 패턴을 포함하며 이루어지며, 노드 분리는 화학적기계적연마(CMP; Chemical Mechanical Polishing)공정을 이용하여 수행할 수도 있다.
도 7을 참조하면, 스토리지노드 전극(120) 상에 발생하는 불순물을 제거하고, 상기 급속열처리(RTA)시 발생하는 스트레스를 감소시키기 위해 플라즈마 분위기에서 열처리를 수행한다.
구체적으로, 스토리지노드용 금속막(116)으로 티타늄나이트라이드막(TiN)을 증착시, 소스 물질로 스텝 커버리지 특성이 우수한 사염화티타늄(TiCl4)을 이용하고 있다. 그런데 이 경우, 티타늄나이트라이드막(TiN) 내에 염소(Cl)를 포함하는 불순물이 남아있을 수 있다. 이와 같이 불순물이 막 내에 잔여하게 되면, 비저항이 급격하게 증가하면서 컨택저항이 상승하여 소자의 특성을 저하시킬 수 있다.
따라서 이러한 불순물을 제거하고, 상기 금속 실리사이드막(118)을 형성하는 과정에서 수행하는 열처리에 의해 소자에 가해지는 스트레스를 완화(release)시키기 위해 플라즈마 분위기에서 600-700℃의 온도로 열처리를 수행한다.
여기서 반도체 기판(100) 상에 플라즈마 분위기에서 진행하는 열처리는, 질소(N2) 또는 암모니아(NH3)를 이용한 플라즈마 분위기에서 반응가스로 오존(O3) 가스를 농도는 100-500G/N㎥로 공급하고, 600-700℃의 온도와 0.1-760 Torr의 압력 하에서 10-180분 동안 진행하는 것이 바람직하다. 이때, 열처리의 온도 및 열처리를 진행하는 시간은 컨택 저항의 증가에 영향을 받는 기입 회복 시간(tWR; Write recovery time)의 특성이 저하되지 않는 범위로 설정하는 것이 바람직하다. 또한, 컨택 저항이 증가할 수 있는 온도 대신에 열처리를 진행하는 시간을 증가시켜 스트레스를 감소시킬 수도 있다.
이러한 플라즈마 분위기에서 열처리를 진행한 다음 이와 같은 열처리를 진행하지 않은 웨이퍼와 리프레시 변화를 비교하여 측정한 결과 데이터를 도 10에 제시한다. 이때, 열처리는 리세스 게이트를 하부 구조물로 하고, 질소(N2) 또는 암모니아(NH3)를 이용한 플라즈마 분위기에서 600℃의 온도로 약 30분 동안 진행하였다.
도 10을 참조하면, 플라즈마 분위기에서 600℃의 온도로 약 30분 동안 진행한 웨이퍼들(A)은 이러한 열처리를 진행하지 않은 웨이퍼들(B)과 비교하여 약 33% 가량 리프레시 타임(tREF; refresh time)이 증가하는 것으로 측정된다. 이에 따라 플라즈마 분위기에서 열처리를 진행할 경우, 그렇지 않은 경우에 비해 리프레시 특성이 향상되는 것을 알 수 있다.
또한, 열처리 온도를 변화할 경우, 리프레시 타임의 변화를 비교하여 측정한 결과 데이터를 도 11 및 도 12에 제시한다. 이때, 열처리 온도는 600-700℃의 범위에서 30분 동안 진행하였으며, 도 11은 스텝(step) 채널을 포함하는 게이트에 대하여 측정한 데이터이고, 도 12는 리세스 게이트에 대하여 측정한 데이터이다.
도 11 및 도 12를 참조하면, 열처리 온도가 증가할 경우, 600℃의 온도에서 진행하는 경우(C, E)보다 온도가 올라갈수록 리프레시 특성이 향상하면서 700℃의 온도에서 진행할 경우(D, F), 리프레시 특성이 대략 40%가량 개선되는 것으로 해석 될 수 있다. 이에 따라 본 발명에 따라 플라즈마 분위기에서 열처리를 진행할 경우, 캐패시터의 열 안정성이 향상된다는 것으로 이해될 수 있다.
특히 리세스 게이트(도 12) 보다 구조가 복잡한 스텝 채널을 포함하는 게이트(도 11)의 경우 온도가 올라갈수록 리프레시 개선량이 증가하는 것으로 볼 때, 트랜지스터의 구조가 복잡한 구조일수록 급속열처리 후에 유발되는 스트레스 량이 증가하므로 이러한 플라즈마 분위기에서 진행하는 열처리를 통한 스트레스 완화(stress release)가 필수적임을 알 수 있다.
도 8을 참조하면, 스토리지노드 절연막(108)을 제거하여 스토리지노드 전극(120)의 바깥쪽 면을 노출한다. 여기서 스토리지노드 절연막(108)은 식각용액을 이용한 습식식각방법으로 제거할 수 있다.
도 9를 참조하면, 스토리지노드 전극(120) 위에 고유전물질을 포함하는 유전체막(122)을 250-320℃의 온도에서 원자층증착(ALD; Atomic Layer Deposition)방법을 이용하여 형성한다. 여기서 고유전물질을 포함하는 유전체막(122)은 지르콘산화막(ZrO2)의 단일층, 지르콘산화막/알루미나막(ZrO2/Al2O3) 또는 지르콘산화막/알루미나막/지르콘산화막(ZAZ; ZrO2/Al2O3/ZrO2)등과 같이 하나의 층 이상의 다중층(multi layer)으로 형성할 수 있고, 바람직하게는 지르콘산화막/알루미나막/지르콘산화막(ZAZ)으로 형성한다.
유전체막(122)을 지르콘산화막/알루미나막/지르콘산화막(ZAZ)으로 형성하는 경우, 지르콘산화막은 20-80Å의 두께로 형성할 수 있고, 알루미나막은 2-15Å의 두께로 형성할 수 있다. 이때, 지르코늄(Zr)의 소스 물질로 Zr[N(CH3)]4, Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)] 또는 Zr[N(CH3)(CH2CH3)2]를 이용하고, 알루미늄(Al)의 소스 물질로 Al(CH3)3을 공급하며, 산소(O)의 소스 물질로 수분(H2O)을 이용하여 형성할 수 있다.
이러한 유전체막(122)은 상술한 반도체 기판(100)의 불순물 제거 및 열처리에 의해 소자에 가해지는 스트레스를 감소시키기 위해 수행하는 플라즈마 분위기에서 진행하는 열처리와 동일한 챔버에서 인-시츄(in-situ)로 진행할 수 있다.
계속해서 유전체막(122) 위에 플레이트 전극(130)을 형성한다. 여기서 플레이트 전극(130)은 화학기상증착법(CVD)과 물리기상증착법(PVD; Physical Vapor Deposition)을 이용하여 티타늄나이트라이드막(TiN)(126)의 이중층을 형성하고, 티타늄나이트라이드막(126) 위에 비정질 실리콘막(128)을 증착할 수 있다. 이때, 상기 플레이트 전극(130)은 원자층증착법(ALD)과 물리기상증착법(PVD)을 이용한 이중층으로 형성할 수도 있다. 또한 플레이트 전극(130)은 텅스텐질화막(WN), 탄탈륨질화막(TaN), 플래티나(Pt), 루테늄(Ru) 또는 비정질 실리콘(a-Si)을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성할 수 있다.
본 발명에 따른 반도체 소자의 캐패시터 형성방법은, 고유전물질을 포함하는 유전체막의 증착 이후 공정의 열 부담(thermal budget)을 높일 수 없는 캐패시터의 스트레스를 스토리지노드 전극 형성 후, 유전체막 증착 전에 플라즈마 분위기의 소정 조건 하에서 열처리를 진행함으로써 이러한 스트레스를 제거하여 캐피시터의 열 안정성을 높일 수 있어 소자의 리프레시 특성을 향상시킬 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 캐패시터 형성방법에 의하면, 고유전물질을 포함하는 유전체막의 증착 이후 공정의 열 부담을 높일 수 없는 캐패시터의 스트레스를 유전체막 증착 전에 제거하여 캐피시터의 열 안정성을 높임으로써 소자의 리프레시 특성을 개선할 수 있다.
또한, 캐패시터의 열공정에서 발생하는 스트레스를 제거하여 누설전류를 방지하고, 충전 용량을 향상시킴으로써 소자의 특성을 향상시킬 수 있다.
Claims (8)
- 컨택플러그가 구비된 반도체 기판의 층간절연막 상에 스토리지노드 전극을 형성하는 단계;상기 스토리지노드 전극 상에 급속열처리를 수행하는 단계;상기 스토리지노드 전극 상에 발생하는 불순물을 제거하고, 상기 급속열처리시 발생하는 스트레스를 감소시키기 위해 플라즈마 분위기에서 600-700℃의 온도로 열처리를 수행하는 단계;상기 스토리지노드 전극 위에 고유전물질을 포함하는 유전체막을 형성하는 단계; 및상기 유전체막 위에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 전극은 TiN, WN TaN, Pt, Ru 또는 비정질 실리콘을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제2항에 있어서,상기 스토리지노드 절연막은 PETEOS막의 단일층 또는 PSG막과 PETEOS막의 이 중층을 포함하여 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 플라즈마 분위기에서 열처리를 수행하는 단계는, 질소(N2) 또는 암모니아(NH3)가스 분위기에서 반응가스로 오존(O3) 가스를 농도를 100-500G/N㎥로 공급하고, 0.1-760 Torr의 압력 하에서 10-180분 동안 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 유전체막은 지르콘산화막(ZrO2), 지르콘산화막/알루미나막(ZrO2/Al2O3), 지르콘산화막/알루미나막/지르콘산화막(ZrO2/Al2O3/ZrO2)을 포함하는 그룹에서 선택되는 어느 하나를 이용하여 형성되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제5항에 있어서,상기 유전체막은, 지르코늄(Zr)의 소스 물질로 Zr[N(CH3)]4, Zr[N(CH2CH3)]4, Zr[N(CH3)(CH2CH3)] 또는 Zr[N(CH3)(CH2CH3)2]를 이용하여 공급하고, 알루미늄(Al)의 소스 물질로 Al(CH3)3을 공급하고 산소(O)의 소스 물질로 수분(H2O)을 이용하는 것 을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 유전체막은 250-320℃의 온도에서 원자층증착(ALD)방법으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
- 제1항에 있어서,상기 플라즈마 분위기에서 열처리를 수행하는 단계 및 상기 스토리지노드 전극 위에 고유전물질을 포함하는 유전체막을 형성하는 단계는 동일 챔버에서 인-시츄(in-situ)로 진행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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