KR100333161B1 - 전극사이에서향상된절연성을갖는반도체기억장치및그의제조방법 - Google Patents
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Abstract
다이나믹 랜덤 액세스 메모리등의 대용량이고 소형의 반도체 기억 장치 및 그의 제조방법에 관한 것으로, CVD선택성에 기인하는 소자 분리상의 문제를 해결하기 위해, 각각의 캐패시터는 적어도 하나의 전극을 포함하고, 기억장치는 캐패시터의 전극 사이에 배치되고 제 2 의 절연막의 구성원소를 그의 주성분으로 하며 제 2의 절연막보다 작은 유전율을 갖는 제 1 의 절연막과 캐패시터의 유전체로서 작용하는 제 2 의 절연막을 포함하는 구성으로 한다.
이러한 반도체 기억장치 및 그의 제조방법을 이용하는 것에 의해 인접전극 사이의 전기적 절연을 확보할 수 있고, 평활한 형태인 막을 형성할 수 있다는 효과가 있다.
Description
본 발명은 DRAM (즉, 다이나믹 랜덤 액세스 메모리) 등의 대용량이고 소형의 반도체 기억장치 및 그의 제조방법에 관한 것이다.
Pb(Zr, Ti)O3또는 (PZT) 등의 고유전율 유전체는 1개의 트랜지스터와 1개의 캐패시터로 구성되는 공지의 DRAM 메모리셀용의 캐패시터 절연막원료 또는 불휘발성 메보리용의 강유전체 막으로서 유용한 것으로 알려져 있다. 이 원료를 사용하는 제조방법에 대해서는 예를들면, IEEE IEDM Technical Digest,pp.226-270, 1992의제 1 도에 도시되어 있다. 고유전율 유전체는 각 셀에 분리 형성된 하부전극 상에 공지의 퇴적법에 의해서 형성되고, 그 다음 플레이트라 불리우는 상부전극이 형성된다. 불휘발성 메모리에도 Journal of Vacuum Science Technology,A,Vol.10,pp. 1554-1561,1992 의 제 1 도에 도시된 바와 같이, 분리된 하부전극과 상부전극 사이에 샌드위치된 강유전체를 사용한다.
상기 종래의 기술에서는 명확하게 기술되어 있지는 않지만, 도면에서 명확하게 되는 바와 같이, 인접 캐패시터 사이의 거리는 인접 전극 사이의 분리가 문제를 일으키지 않도록 충분히 크다. 한편, 본 발명에 의해 고려되는 IGbit 등의 고집적장치에 있어서, 0.2 ㎛ 이하의 작은 분리폭이 사용된다. 그러므로, 유전체 또는 전극의 두께는 분리폭 만큼 작다. 이것은 제작상, 회로동작상 문제를 일으킨다. 예를들면, 제 2 도에 도시한 바와 같은 구조가 능동소자층 (적당한 배선 및 단자와 함께 트랜지스터가 형성된 능동 소자) (201), 백금 하부전극 (204), 고유전율 절연막 (205) 과 상부 백금전극 (206) 을 포함하는 캐패시터 구조 및 하부전극 (204) 을 층(201) 내의 소자와 접속하는 전도체 플러그 (202)로 형성된다고 가정한다. 예를들어, 이러한 작은 분리폭을 갖는 구조가 형성되면, 인접 하부전극 (204) 사이의 결합 정전용량은 상부전극 (206) 및 하부전극 (204) 의 정전용량보다 높게 되어 회로동작에 있어서 불안정하게 되는 것이 분명하다.
제 13 도는 전극 사이의 거리가 감소함에 따라 측면 누설전류가 얼마큼 충분히 증가하는가를 도시한 도면이다. 여기에 도시된 바와 같이, 인접 전극 사이의 거리가 1㎛ 보다 큰 경우, 측면 누설 전류는 특별히 크게 되지 않는다. 그러나, 간격이 0.2㎛에 근접할수록 측면 누설전류는 충분히 중요하게 되는 포인트로 상당히 증가한다. 이전에 알 수 있는 바와 같이, 0.2㎛ 이하의 전극 간격을 갖는 컴팩트장치를 형성하는 것이 바람직하기 때문에, 최적의 장치를 생산하도록 누설전류를 최소화하는 스텝을 취해야만 한다.
상기 문제를 해결하기 위해, 제 3 도에 도시한 구조를 형성하는 것에 의해 인접 하부전극 (304) 사이의 전기적 결합을 차단하는 것에 의해, 또 CVD 을 포함하는 고유전율막 형성법을 사용하는 것에 의해 스텝적용범위를 유지하는 것이 효과적이다. 특히, 이러한 구조에 있어서 고유전율막 (305) 는 각 하부전극 (304) 상에 각각 형성된다. 그러나, 이 경우에 있어서 트랜치의 하부에서 고유전율 유전체를 제거하는 작업공간이 0.1㎛ 이하로 작고 높은 에스펙트 비를 가지기 때문에, 안정적인 동작을 얻기가 곤란하다.
그러므로, 제 4 도에 도시한 바와 같이, 트랜치 하부에서 고유전율 원료의 제거가 불필요한 구조를 형성하는 것이 바람직하다. 그러나, 주성분으로서 납을 포함하는 PZT 등의 고유전율 원료 (405) 의 CVD는 퇴적 층의 조성이 하지층의 원료에 의해 영향을 받는다는 점에서 특징이 있다. 제 4 도의 하부가 그의 주성분으로서 산화 실리콘을 포함하지만, 하부와 전극 표면을 동시에 퇴적시키면 초과납을 포함하는 유전체가 하부에 퇴적되도록, 전극부 (404) 는 백금으로 이루어진다. 따라서, 인접 전극 (405) 사이의 DC 누설 전류 또는 형태학적인 저하에 의해서 문제가 발생한다.
초과 납이 있는 누설전류에 있어서의 증가에 대한 한가지 이유는 이 초과 납이 일으킬 수 있는 절연내압에 있어서의 감소이다.
제 14 도에 초과 납의 양에 따라 정상의 유전율과 절연내압에 있어서의 변화에 대한 설명을 도시한다. 제 14 도에서 명확하게 되는 바와 같이, 초과 납의 양이 증가함에 따라 절연내압은 실질적으로 OV의 포인트로 급격하게 하강한다.
본 발명의 목적은 CVD 의 선택성에 의해 발생하는 문제점을 포함하여 상술한 소자분리의 문제점을 해결하기 위한 것이다.
또한, 본 발명은 CVD 가 사용되지 않는 경우에도 유효한 방법을 제공한다 . 하부전극상에 형성된 결정성 고유전체막은 하부전극이 형성되기 전에 형성되는 소자의 다른 부분의 처리 및 구조에 불리한 바륨, 스트론튬 또는 납등의 성분을 종종 포함한다. 따라서, 하부전극이 형성된 후의 프로세스에 사용되는 소자는 결정성 고유전체막 또는 그에 수반하는 전극을 형성하는 장치로서는 통상 사용될 수 없다. 따라서, 결정성 절연막이 형성된 후 미소 작업 프로세스의 수를 감소할 수 있다. 이로 인해, 전체 프로세스 수가 감소하고 반도체 기억장치를 제조하는 비용이 저감된다.
본 발명의 다른 목적은 이 소자에 대한 비용의 상술한 저감을 달성하여 합리적인 비용으로 용이하게 반도체 기억장치를 제조하는 방법을 제공하는 것이다.
본 발명의 실시예의 하나의 방식에 따라 상기 특정된 목적을 달성하기 위해, 제 1 도에 도시한 바와 같이 산화 티탄막이 트랜치 하부상에 있는 구조를 형성한다. 특히, 이 구조는 백금전극이 형성되기 전에 산화 티탄 박막을 퇴적시키는 것 에 의해 이루어진다.
그후, 고유전율 절연막이 바람직하게는 CVD 에 의해 이 구조 위에 형성된다. 예를들면, 산화 티탄 박막의 두께는 10nm이고, 고유전율 절연막의 두께는 50nm이지만, 본 발명이 이들의 값에 한정되지 않는다.
CVD가 사용되지 않는 경우에도 하부전극이 가공된 후 노출되는 하부전극를 언더라이닝 (underlying)하는 절연막의 표면은 개질된다.
이후에, 개질된 표면을 갖는 절연막을 오버라이닝 (overlying) 하는 결정성 절연막의 결정성은 결정성 절연막을 형성하는 것에 의해 낮아진다. 이러한 개질은 예를들면, 마스크층으로서 하부전극을 사용하는 이온 주입 프로세스에 의해 실행된다.
제 1 도의 구조상에 퇴적된 고유전율 절연막은 백금상에 화학양론적 조성 및 트랜치 하부상에 티탄이 많은 조성을 가진다. 박막내의 산화 티탄과 고유전율 원료내의 납 사이의 반응에 의해 형성되는 하부상의 비 화학양론적 조성은 AC 및 DC 전극 절연성이 인접 전극 사이에서 효과적으로 유지되도록 낮은 유전율과 높은 절연도를 갖는다. 또한, 낮은 결정성 때문에, 형성된 층은 형태학적으로 평탄하다.
또한, 본 발명에 의해 해결되어야 할 문제점은 분리폭이 0.2㎛ 이하의 상당한 고집적의 기억장치가 고사되기 전에는 존재하지 않았다. 또한, 상술한 선택성은 100nm 이하의 상당히 얇은 고유전율 유전체의 CVD 가 이러한 고집적 기억장치에 필요하게 되어 개발되기 전에는 나타나지 않았다. 이들의 기술이 없다면, 상술한 문제점을 인지하지 못하여 본 발명의 개념에 도달하지 못했을 것이다.
한편, 표면을 개질하는 수단의 경우에 있어서, 개질된 표면막과 결정성막 사이의 반응성이 향상한다는 사실을 이용한다. 특히, 강 유전체와 고 유전율의 결정성에 따른 전기적 특성은 하부전극상에서 나타나지만, 그 결정성은 개질된 표면막상에서의 상호반응에 의해 변하므로, 전기적 특성이 변화여 낮은 유전율과 상유전성을 발생시킨다. 예를들면, 제 9 도에 도시한 바와 같이, 하부전극 (904) 가 존재하지 않는 결정성 절연막 부분, 즉 개질된 표면을 갖는 절연막 (905) 노출된 부분에 형성되는 부분에서는 결정성 절연막과 절연막 (905) 사이의 반응에 의해 그의 결정성이 저하한다. 따라서, 그 부분에서의 결정성 절연막 (503) 은 비선형 정전용량전압 특성 또는 진성 고 유전율을 나타내지 않고, 그의 고유전율은 1 / 10 이하로 떨어질 것이다. 이것은 전극 사이의 절연성을 향상시키는 기능을 한다. 한편, 결정성 절연막에 있어서 하부전극상에 형성되는 부분 (902) 는 고유전율 및 비선형성을 나타내므로, 캐패시터로서의 그의 성능은 저하하지 않는다.
특히, 본 발명에 있어서, 하부전극 (904) 상에 형성되는 결정성 절연막 (902) 의 비선형 정전용량 전압특성, 고유전율 및 결정을 악화시키는 일 없이, 하부전극 (904) 로 형성되지 않는 하부전극 (904) 의 그 바깥 부분상의 결정성 절연막 (903) 의 특성만이 자기정합 방법으로 선택적으로 변화한다. 따라서, 종래 기술에 필수적인 결정성 절연막의 미소가공스텝 또는 전기적으로 캐패시터를 절연하는 다른 절연막을 형성하는 스텝을 제거할 수 있다. 이것은 종래의 기술보다 상당히 저렴한 비용으로 여러가지 고집적의 반도체 기억장치를 제조할 수 있다는 것을 의미한다.
제 1 도에 본 발명의 제 1 실시예의 주요 특징을 도시한다.
본 발명에 있어서의 캐패시터는 MOS 트랜지그터 또는 바이폴라 트랜지스터로 구성되는 능동소자층 (101), 예를들면 능동소자에 대한 신호선 또는 전원공급선등의 배선부분과 이들을 지지하는 실리콘기판상에 구성되어 있다. 캐패시터 하부전극 (104) 과 능동소자층 (101) 사이 및 하부전극 사이의 전기적 절연성을 제공하는 층 간절연막 (102) 상에, 본 발명에 따라 대략 10nm보다 얇은 TiO2층이 마련되어 있다. 이들 두 막 (102) 와 (103) 을 관통해서, 전기적인 접속용의 전도체 플래그 (105) 가 배치되어 하부전극 (104) 와 능동소자층 (101) 사이의 전도를 유지하고 있다.
우선, 제 1 도에 도시한 구조의 제조 프로세스를 제 5 도(a) ~ 제 5 도(f) 을 참조해서 설명한다. 능동소자층 (101) 을 공지의 기술로 마련하고, 층간절연막 (102) 을 형성한다. 여기에서, 원료로서 실란, 포스핀 및 산소를 사용하는 감압CVD 에 의해, 기판온도 45℃에서 300nm 의 인 글라스막 (102) 을 퇴적시킨다. 이 층 간절연막은 붕소인 첨가 글라스막등의 다른 공지의 원료로 만들수 있고, 제조 프로세스로서는 항압의 CVD 등 다른 공지의 프로세스에 의해 실행할 수도 있다. 다음 에, 원료로서 티탄이소프로폭시드(Ti(i-OC3H7)4) 을 사용하는 MOCVD 에 의해 이산화 티탄막 (103) 을 10nm로 퇴적시킨다. 티탄 이소프로폭시드는 실온에서 액체이므로, 원료를 35℃의 항온조내에서 가열하여 증기압을 높이고, Ar 을 캐리어가스로서 3cc/min 의 흐름속도로 반응실내에 도입한다. 산소부족을 제거하기 위해 퇴적시에 산소를 100cc/min 정도 공급한다. 기판의 온도는 450℃이고, 퇴적시 압력은 2 Torr이다.
상기 조건하에서 10분 동안 퇴적을 실행한 후, 대략 10nm의 이산화티탄막을 얻는다. 이산화티탄막의 퇴적에 사용되는 CVD 원료로는 티탄 부톡시드등의 알콜레이트원료, Ti (DPM)2(i- OC3H7)2등의 복합원료 또는 염화티탄등의 할로겐 화합원료등을 사용할 수 있다. 통상의 SiO2CVD 에서 용이하게 유추되는 바와 같이, 항압 CVD 또는 활성한 산소를 사용하는 CVD 에 의해서도 우수한 이산화티탄막을 형성할 수 있다. 양산성을 특히 고려해서 상기 프로세스에 CVD 법을 사용하지만, 다른 공지의 물리적방법, 반응 스퍼터링법, 졸겔등 스핀온법을 사용하는 화학적방법 또는 금속 티탄 퇴적후에 열적으로 산화하는 방법도 사용할 수 있다.
다음에, 전도체 플러그 (105) 를 형성하기 위한 홀 (즉, 스루홀)을 이산화티탄막 (103) 과 층간절연막 (102) 에 오픈한다. 포토레지스트를 사용하는 포토리도그래피에 의해 홀 이외의 부분을 공지의 포토레지스트로 마스크한 후, 에칭가스로서 CHF3을 사용하는 반응성이온 에칭등의 공지의 드라이에칭에 의해 혼을 오픈한다.
다음에, 전도체 플러그 (105) 를 실행한다. 이를 위해, 공지의 CVD 기술에 의해 텅스텐을 스루홀에 매립한다. 또는, 다결정성 또는 비정질 실리콘으로도 이를 실현할 수 있다 (여기에서는 백금전극 (104) 와 실리콘 사이의 반응을 억제하는 적당한 층이 필요하다).
다음에, 백금전극 (104) 을 퇴적한다. 여기에서는 RF스퍼터링 법에 의해 두께 150nm 인 백금을 퇴적시킨다. RF스퍼터링법 이외에 DC스퍼터링법, CVD 법 또는 다른 적당한 기술로 백금퇴적법을 실행할 수도 있다. 공지의 포트레지스트를 사용하는 포토리도그래피 스텝에 의해, 트랜치 이외의 부분을 마스크한 후, 퇴적한 백금막에 대한 바라는 패턴을 공지의 드라이에칭법에 의해 실행한다. 폭 0.2 ㎛인 트랜치를 Ar가스를 사용하는 스퍼터링법으로 형성한다.
상기한 스텝에 의해 제 1 도의 구조를 얻는다.
다음에, 제 8 도를 참조하면서 제 1 도의 구조에 대해서 고유전율 유전체막을 퇴적하는 프로세스를 기술한다. 우선, 제 1 도의 구조상에 MOCVD 를 사용하는 것에 의해 PZT 로 부터 고유전율 유전체막 (601) 을 형성한다. 이하, MOCVD 의 개요를 설명한다. 원료로는 납의 복합체로서 공지인 Pb (DPM)2, 지르코늄의 복합체로서 공지인 Zr (DPM)4, 알콜레이트의 원료 Ti (i-OC3H7)4을 사용한다. 이들 원료를 다른 금속제 용기에 넣고, 각각 140℃, 155℃ 및 35℃로 가열하여 증기압을 높인다. 또, 반응실로의 운송효율을 향상시키기 위해, 운송시스템에 캐리어가스로서 아르곤을 사용한다. 또한, PZT 또는 산화물의 특성을 향상시키기 위해, 산소도 사용한다. 공급된 캐리어가스와 산소의 양은 각각 10cc~ 100cc 및 500cc 이다. 유전율이 백금전극상의 최고 포인트에 있도록 캐리어가스의 양을 조정한다. 기판온도 550℃이고 상기 특정된 조건하에서 PZT 를 지적하는 경우의 퇴적속도는 대략 3nm/min. ~ 7nm/min.이다. 5Onm인 PZT 박막 (601) 를 약 10분동안 지적시킨다. 또한, MOCVD에 의해 상부 백금전극 (602) 를 퇴적하여 제 6 도에 도시하는 구조를 완 성한다.
고유전율 유전체막 (601) 은 하부 백금전극 (104) 상에 있어서 비중 유전율 500 및 단위면적당 정전용량 9 μF / cm2을 갖는다. 각 하부 백금전극 (104) 의 투영면적이 0.1 ㎛2인 경우, 각 하부 백금전극 (104) 과 상부 백금전극 (602) 사이에 용량값 20fF를 얻을 수 있다. 이것은 예를들면, 1Gbit의 DRAM에 필요한 비트당의 정전용량과 동일하다. 한편, 본 발명의 효과에 따라 인접 전극 사이의 바라지 않는 결합용량은 하부전극과 상부전극 사이의 용량값의 단지 수% 이므로, 인접 하부전극 (104) 사이에 바라지 않는 전기적 결합은 작다. 이것은 제 6 도에 도시한 바와 같이, 트랜치의 하부에서 이산화티탄과 퇴적층의 PZT 가 반응하여 낮은 유전율과 높은 절연내압을 갖는 피로클로르구조 및 이것과 티탄산화물 사이의 혼합물 (603) 을 만들기 때문이다. 전기적측정에 의해 이 유전체는 이 영역 (603)에서 대략 50의 유전율을 갖는다는 것을 알았다.
제 7 도는 상술한 PZT 박막형성 프로세스를 사용하는 경우에 형성되는 층의 평활성에 관한 문제점을 도시한 도면이다. 특히, 제 1 도에 도시한 이산화티탄 (103) 을 사용하지 않는 경우, 트랜치부분이 영역 (701) 에서 형태학적으로 악화되어 상부 백금전극 (602) 가 트랜치의 하부에 도달하지 않는다. 따라서, 비트당 정 전용량이 본 발명에 의한 경우보다 50 % 이하로 떨어질 뿐만아니라, 인접 하부전극 (104) 사이의 전기적 결합이 증대하기 때문에, 인접전극의 전위에 의해 전극에 축전되는 전하량이 변동한다. 더 나쁜것은 인접전극 사이의 절연내압이 저하하고, 10-6A/cm2정도의 높은 누설전류가 전위차 2V시에 관측된다.
상기 실시예에서는 전극원료로서 백금, 고유전체 유전원료로서 PZT 및 트랜치 하부원료로서 이산화티탄을 사용하였지만, 다음과 같이 본 발명에서는 원료를 변경하여 실시할 수도 있다. 전극원료로서 팔라듐 또는 니켈등의 금속, 주성분으로서 백금, 백금 또는 니켈로 구성된 합금, 바나듐, 크롬, 철, 루테늄, 인듐, 주석, 레늄, 이리듐, 납, 구리 또는 백금의 산화물 및 주성분으로 이들의 산화물로 구성되는 혼합산화물 (산화물 초전도체를 포함한다) 이 있다. 또 다른 예로서 티탄, 바나듐, 지르코늄, 니오브, 하프늄 또는 탄탈의 질화물이 있다. 한편, 고유전원료로서는 (A1A2..) (B1B2..) Ox (A1, A2.. = Ca,Sr,Cd,Ba,Pb,La,Bi,Tl,Na,K 및 B1, B2.. = Ta,Ti,Zr,Hf,Fe,Nb,Sn,U,Al,Mn,W,Yb,Sc,U,In,Sb,Co,Zn,Li,Mo,Ni,Co) 형태로 표현되는 산화물 고유전율 원료, 주성분으로서 이들로 구성된 원료 또는 다른 장치로 이들을 혼합한 것이 있다. 트랜치 하부원료로서는 상기 B1, B2,..로서 상술한 이 장치의 주산화물 원소로 구성된 원료가 있다.
제 8 도는 본 발명에 의해 마련된 DRAM의 메모리셀 부분을 도시한 단면도이다. 이 도면은 DRAM의 1 예를 도시하지만, 본 발명에 따른 상기 구성을 사용하는 불휘발성 메모리로서 동작시킬 수도 있다. 특히, 제 8 도는 제 6 도에 도시한 상기 구조가 능동소자층 (101) 을 나타내는 DRAM 트랜지스터 구조상에 형성되는 구성을 도시한다.
특히, 능동소자층 (101) 은 제 8 도에 실리콘기판 (801) 의 주면상에 형성된 트랜지스터 구조 및 소자영역 분리막 (802) 을 갖는 실리콘 기판으로 구체적으로 표현한다. 트랜지스터 구조는 게이트전극 (803), 소오스 (드레인) 영역 (804 ), 드레인 (소오스) 영역 (805), 영역 (805) 상에 형성된 신호배선 (807) 및 소자영역 분리막 (802) 상에 형성된 다른 신호배선 (807) 을 포함하는 MOS 트랜지스터 구조이다. 또, 제 8 도에 도시한 바와 같이, 소오스 (드레인) 영역 (804) 은 전도체 플러그 (105) 을 거쳐 캐패시터의 하부전극 (104) 에 접속되어 있다. 이러한 DRAM 메모리셀 트랜지스터 구조와 함께 본 발명의 구조를 사용하는 것에 의해, 인접 트랜지스터의 캐패시터 사이에 우수한 절연성을 갖는 상당히 작은 사이즈의 전체 소자를 얻을 수 있다. 이러한 관점에서, 제 8 도는 특히 공통드레인 (소오스) (805) 을 공유하지만, 상부 전극 (602) 와 함께 인접한 하부전극 (104) 에 의해 각각 형성된 분리된 2개의 캐패시터를 갖는 2개의 트랜지스터를 도시한다.
제 15 도는 제 8 도의 상면도로서 상부전극 (602) 이 투명하다고 가정한 것이다. 여기에서 명확하게 되는 바와 같이, 지적된 캐패시터 유전체 (601) 의 측벽은 하부전극 (104) 의 측벽을 완전히 둘러싼다. 도면을 간단하계 하기 위해, 하부전극 (104) 의 상면상에 연장하는 유전체박 (601) 의 부분은 도시하지 않는다.
또한, 제 15 도는 제 6 도에 대한 이전의 설명에 따라, 각각의 하부 전극 사이에 형성된 낮은 유전율과 높은 절연내압의 유전체막(603) 을 도시한다 .
제 9 도는 자기정합방법으로 캐패시터를 절연하는 본 발명의 다른 실시예를 도시한 단면도이다. 도면에서, (1001) 은 이전의 실시예에서 기술한 층 (101) 과 마찬가지로, 반도체장치가 형성되는 층을 도시한다. 절연층 (1003) 을 층 (1001) 상에 형성하고, 하부 캐패시터 전극 (1004) 를 절연층 (1003) 상에 형성한다. 하부전극 (1004) 는 전도체 플러그 (1002) 를 거쳐 층(1001)내의 소자 및 전극에 접속되어 있다. 얇은 결정질 티탄산납 막 (1007) 를 하부 전극 (1004) 상에 형성하고, 비정질의 얇은 티탄산납 절연막 (1O08) 을 이하 기술하는 방법으로 하부전극 (1004) 사이에 형성한다. 제 9 도에 도시한 완전한 소자상에 상부 캐패시터 전극 ( 1009) 를 형성한다.
이하, 이 캐패시터를 형성하는 프로세스를 제 10 도(a) ~ 제 12 도(b) 를 참조하면서 기술한다. 우선, 제 10 도(a) 에 도시한 바와 같이, 캐패시터에 인가되는 전압을 제어하는 소자(도시하지 않음)와 함께 형성된 반도체층 (1001) 을 공지의 방법을 사용하는 것에 의해 형성한다. 예를들면, 이 반도체층 (1001) 으로는 캐패시터를 구동시키기 위한 전계효과 트랜지스터와 함께 형성되는 반도체 기판을 사용할 수 있다. 이 반도체층 (1001) 의 상면으로 캐패시터와 접속되어야 할 상술한 소자의 전극단자 (도시하지 않음)의 상면이 노출되어 있다.
다음에, 상술한 전극단자와 캐패시터의 하부전극 (1004) 를 서로 절연하기 위해 절연막 (1003) 을 형성한다. 본 실시예에서 사용되는 이 절연막 (1003) 은 항압의 CVD 에 의해 형성되는 산화 실리콘막이지만, 산화실리콘막 (1003) 의 인터페이스의 평탄성을 향상시키기 위해, 예를들면 붕소나 인을 첨가하는 것에 의해 절연막의 고온에서의 유동성을 높인 후, 열처리를 실행하여도 좋다.
다음에, 상술한 절연막 (1003) 에 접속용 홀을 형성하고, 캐패시터의 순차적으로 형성된 하부전극 (1004) 과 상술한 전극단자와를 접속하는 전도성 플러그 (1002) 를 형성한다. 이 전도성 플러그(1002)는 감압CVD을 사용해서 텅스텐을 퇴적시키는 것에 의해 형성되어 상술한 스루홀을 충전시킨다. 텅스텐 대신에 질화티탄을 퇴적해도 좋다.
다음에, 하부 전극용으로 전도체층 (1004) 을 형성한다. 이 전도체층의 원료는 이 위에 퇴적되는 결정성 절연막의 원료에 따라서 다르지만, 예를들면 상술한 결정성 절연막이 지르코늄산 티탄산납 (PZT) 막인 경우는 백금과 질화티탄의 적층막 또는 백금과 탄탈의 적층막이 바람직하다.
하부전극을 소정의 형상으로 가공하기 위한 포토레지스트로 이루어지는 마스크층 (1005) 을 형성한 후, 제 10도 (b) 에 도시한 바와 같이, 아르곤 이온 밀링에 의해서 상술한 전도체층 (1004) 의 노출된 부분을 제거하여 하부전극 (1O04) 을 형성한다. 이때, 에칭시간을 길게 해서 하지의 절연막 (1003) 의 노출된 부분이 약간 에칭되도록 한다. 이 스텝을 종료한 때에, 남은 마스크층 (1005) 는 적어도 두께 200nm 이다. 마스크층 (1005) 는 반도체장치를 형성하는데 전형적으로 사용되는 여러가지 공지의 포토레지스트에 의해 실현될 수 있다.
다음에, 가속전압 40keV, 주입량 1 × 1017/cm2의 조건하에서 실리콘원자를 주입하여 제 11 도(B) 에 도시한 바와 같이, 절연막 (1003) 의 표면으로 부터 깊이 100nm 정도에서의 전극 (1004) 사이의 영역에 많은 실리콘 원자를 포함하는 층 (1006) 을 형성한다. 이때, 주입이온으로는 실리콘 이외에도 플루오르 또는 염소 원자등의 할로겐원자를 사용할 수 있고, 후 스텝에서 영역 (1006) 상에 형성되는 결정성 절연막의 결정화를 억제하는데 효과적이다.
제 11 도(b) 에 도시한 바와 같이, 상술한 마스크층 (1005) 을 제거한 후,제 12 도 (a)에 도시한 바와 같이 결정성 절연막을 소자의 상면상에 형성한다. 특히, 본 발명에 있어서 결정성 절연막의 형성은 하부전극 (1004) 상에 결정성의 얇은 티탄산납 막 (1007) 을 형성하고, 전극 (1004) 사이의 절연막 (1003) 상의 영역에 비결정성의 얇은 티탄산납 막을 형성하는 것으로 종료된다. 본 실시예에서는 MOCDV 에 의해서 티탄산납을 깊이 100nm 로 퇴적하는 것에 의해 결정성의 절연막을 형성한다. 아르곤의 캐리어가스와 함께 140℃로 가열된 Pb(DPM)2와 30℃로 가열된 Ti(i-OC3H7)2을 반응실내로 도입함과 동시에, 1000cc/min의 유속으로 산소를 공급하는 것에 의해 티탄산염의 원료를 산화한다. 기판 온도는 550℃로 세트한다.
제 12도(a) 에서 명확하게 되는 바와 같이, 상술한 이온주입에 의한 층 (1006) 내의 많은 양의 Si에 의해 층 (1006) 상에 형성되는 티탄산납 막 (1008) 의 결정화를 방지한다. 특히, 층 (1006) 에 포함된 Si가 티탄산납 막 (1008) 로 확산하기 때문에, 층 (1008) 은 대략 10 ~ 20의 유전율을 갖는다. 많은 Si를 포함하는 층 (1006) 상에 형성된 얇은 티탄산납 막 (1008) 에 있어서의 이러한 독특할 현상은 납의 존재하에서 실리콘이 가속 산화된다는 사실 때분에 발생하는 것으로 고려된다.
층 (1006) 을 형성하도록 Si를 주입하는 상술한 실리콘 주입에너지를 200keV로 높이면, 개질되는 층 (1008) 은 하부 절연막 (1003) 을 통과해서 상술한 소자와 함께 형성되는 층 (1001) 에 바람직하지 않게 도달한다. 이 경우, 층 (1001) 에 형성되는 소자는 그의 특성이 열화한다. 또한, Si이온이 이온주입 마스크 층 (1005)을 통과하여 하부전극 (1004) 에 도달하면, 마스크층을 제거한 후에도 Si는 하부전극 (1004) 에 남는다. 따라서, 하부전극 (1004) 상에 퇴적된 얇은 티탄산납 막 (1007) 은 또한 결정성이 저하하여 층 (1007) 에 바람직하지 않다.
상기한 바에 있어서, 층 (1007) 및 (1008) 을 형성하는데 사용하는 티탄산납은 대략 100nm의 깊이로 퇴적된다. 그러나, 티탄산납 막의 두께가 대략 500nm 로 증가하면, 영역 (1008) 에서의 상술한 결정화제어의 효과는 저하한다. 이것은 Si와 함께 주입된 표면개질층 (1006) 으로 부터 티탄산납 영역 (1008) 에 공급되는 실리콘 양이 두꺼운 티탄산납 막에 대한 결정화를 방지하는데 불충분하기 때문이다. 또한, 티탄산납이 큰 두께를 가지면, 하부전극 (1004) 상에 퇴적된 부분 (1007) 은 대략 유전율 150이고, 용량의 전압의존성은 비선형특성과 이력특성을 나타낸다. 그러므로, 층 (1007) 및 (1008) 를 형성하는 퇴적된 티탄산납의 두께를 주의깊게 제어해야 한다.
상기 스텝후에, MOCVD 법에 의해서 백금막을 퇴적해서 상부전극(1009) 을 형성하여 제 12 도(b) 에 도시한 바와 같이 장치의 형성을 완료하다.
또, 상술한 표면의 개질이 실행되지 않아 많은 양의 Si를 포함하는 층 (1008) 이 형성되지 않으면, 이전에 상술한 종래의 기술에 있어서 상술된 바와 같이, 티탄산납의 퇴적속도가 다르기 때문에, 누설로 인한 전기적 단락회로가 절연막 (1003) 상의 하부전극 (1004) 사이에서 발생한다.
상기의 방법으로 상술한 실리콘원자를 층 (1006) 을 형성하는데 사용하면, 바라는 효과를 얻을 수가 있다. 특히, 이들 결과를 달성하기 위해, 기술한 실리콘원자의 이온 주입량은 대략 1015/cm2이상이어도 좋다. 한편, 상술한 절연막의 표면을 개질하는 대체 수단으로서는 상술한 이온주입 대신에 캐패시터의 하부전극을 형성 및 가공하고, 수소분위기 중에서 온도 1000℃, 30분 정도의 열처리를 실행하는 것에 의해 노출된 하부절연막 (1003) 의 황산을 저감시켜도 좋다. 또한, 개질된 표면상에 형성된 결정성 절연막 중의 실리콘 이온 또는 할로겐이온의 농도가 대략 1 % (원자수에 있어서) 이상이면 바람직한 결과를 얻을 수 있다.
본 발명은 특히, 높은 집적밀도를 갖는 반도체 장치에 유효하지만 고집적밀도를 필요로 하지 않는 반도체장치, 예를들면 아날로그IC에 사용되는 대용량의 캐패시터에도 또한 적용할 수 있다. 또한, 제 9 도에 캐패시터에 인가되는 전압을 제어하는 소자가 상술한 층 (1001) 내에 포함되어 있는 1예를 도시하지만, 원한다면 적당한 배선층을 형성하는 것에 의해 공통 평면상에 소자를 형성할 수도 있다.
제 16 도에 본 발명의 또 다른 실시예를 도시한다. 본 실시예에서 (201) ~ (206)은 종래 기술의 제 2 도에 도시한 것과 동일하기 때문에, 제 16 도에 필요한 이들 성분에 대해서는 더 이상 설명하지 않는다. 그러나, 제 16 도는 주입층의 반응에 의해 형성되는 비활성층 (207) 과 고유전율 유전체막 (205) (층 (205) 는 졸겔방식에 의해 형성된다) 을 또 포함한다. 특히, 이전에 기술한 실시예와는 달리, 제 16 도의 구조는 CVD 및 이산화티탄을 사용하지 않고 형성된다. 대신에, 비활성층 (207) 을 직접 형성하기 위해 이온주입을 사용한다. 이온주입, 예를들면 Si, Ti또는 지르코늄의 이온을 사용한다. 이 비활성층은 이전의 실시예에서 기술한 바와같이, (603) 등의 낮은 유전율 및 높은 절연내압을 갖는 유전체막과 동일한 작용을 한다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명했지만, 본 발병은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위에서 여러가지로 변경가능한 것은 물론이다.
제 1 도는 본 발명의 제 1 실시예에 있어서, 전극 사이의 절연성을 향상하는데 사용되는 이산화티탄 박막의 베이스 구조의 단면도.
제 2 도는 고집적 기억장치에 인가되는 공지의 소자절연방법의 단면도.
제 3 도는 제 2 도의 공지의 퇴적된 베이스상에 CVD 프로세스로 절연막을 퇴적한 후, 트랜치 하부를 에칭하는 것에 의해 제조되는 캐패시터를 도시한 단면도.
제 4 도는 절연막이 제 3 도의 선택적 에칭 없이, 제 2 도의 공지의 퇴적된 베이스상에 CVD 프로세스에 의해 퇴적되는 경우의 단면도.
제 5 도(a) ~ 제 5 도(f) 는 제 1 도에 도시한 바와 같이, 퇴적된 베이스를 절연하는 소자를 형성하는 방법을 도시한 도면.
제 6 도는 제 1 도의 퇴적된 베이스를 절연하는 소자상에 CVD 에 의해 형성되는 절연막을 사용하는 캐패시터를 포함하는 것으로, 본 발명의 제1 실시예에 따른 완성된 구조를 도시한 단면도.
제 7 도는 절연막이 제 2 도의 공지의 퇴적된 베이스상에 CVD 을 사용하는 것에 의해 퇴적되는 경우에 있어서의 캐패시터를 도시한 단면도.
제 8 도는 본 발명에 있어서의 DRAM 메보리셀 유닛을 도시한 단면도.
제 9 도는 본 발명의 다른 실시예를 도시한 단면도.
제 10 도 (a), 제 10 도 (b), 제 11 도 (a), 제 11 도 (b), 제 12 도 (a) 및 제 12 도(b) 는 제 9 도의 실시예의 제조방법을 도시한 스텝도.
제 13 도는 종래 기술의 소자에 있어서, 전극간격과 측면누설 사이의 관계를 도시한 도면.
제 14 도는 절연내압과 정상 유전율에 대한 종래 기술의 소자에 있어서의 초과 납의 영향을 도시한 도면.
제 15 도는 제 8 도에 도시한 DRAM 메보리셀 유닛의 상면도.
제 16 도는 본 발명의 또 다른 실시예에 있어서, CVD 프로세스를 사용하지 않고 제조된 소자의 단면도.
Claims (40)
- 캐패시터를 구동하는 소자를 갖는 반도체 능동소자상에 형성된 제 1 절연막, 상기 제1 절연막의 소정의 영역상에 형성되고 소정의 형상을 갖는 캐패시터의 하부전극 및 상기 제1 절연막상과 상기 하부전극의 노출된 표면상에 형성된 제2 절연막을 갖고,상기 능동소자상의 제1 절연막상과 상기 하부전극 표면상에 형성된 제2 절연막은 상기 능동소자상의 제1 절연막과 접하는 부분의 제1 영역부분 및 상기 하부전 극과 접하는 부분의 제2 영역부분으로 이루어지고,상기 제1 영역부분은 상기 제2 영역부분의 절연막이 개질되어 형성되어 있는것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제1 영역부분은 상기 제1 절연막상에서 상기 하부전극과 인접하는 하부 전극 사이에 형성되어 있는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제2 절연막은 CVD에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제1 절연막과 접촉하는 부분에 있어서의 상기 제2 절연막의 유전율은 상기 전극상의 상기 제2 절연막의 유전율의 10%이하인 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제1 절연막은 Ta, Nb, Ti, Zr 및 Hf중의 어느 하나의 산화물을 주성분으로 해서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제1 절연막은 CVD법 또는 졸겔법에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,각각의 캐패시터의 상기 적어도 하나의 전극은 백금, 팔라듐 또는 니켈을 주성분으로 해서 구성되는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제2의 절연막은 상기 전극중의 하나의 측벽상에 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제2 절연막의 특성저하없이 자기정합방식으로 상기 제1 절연막의 특성을 선택적으로 변화시키기 위해, 상기 제1 절연막이 상기 캐패시터의 전극과 상기 제2 절연막에 대해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제1항에 있어서,상기 제1 절연막은 평활화되어 있는 것을 특징으로 하는 반도체 기억장치
- 제10항에 있어서,상기 제1 절연막은 상기 캐패시터의 전극과 다른 전기회로에서 상기 캐글시터를 절연하는 제3 절연막 사이에 삽입되어 있는 것을 특징으고 하는 반포체 기억장치.
- 제10항에 있어서,상기 제2 절연막은 CVD법에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제10항에 있어서,상기 제1 절연막의 유전율은 상기 제2 절연막의 유전율의 10%이하인 것을 특징으로 하는 반도체 기억장치.
- 제10항에 있어서,상기 제1 절연막은 Ta, Nb, Ti, Zr 및 Hf중의 어느 하나의 산화물을 주성분으로 해서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제10항에 있어서,상피 제1 절연막은 졸겔법에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제10항에 있어서,각각의 캐패시터의 상기 적어도 하나의 전극은 백금, 팔라듐 또는 니켈을 주성분으로 해서 구성되는 것을 특징으로 하는 반도체 기억장치.
- 캐패시터를 구동하는 소자를 갖는 반도체 능동층상에 형성되는 절연막, 상기 절연막의 소정의 영역상에 형성되고, 노정의 형상을 갖는 캐페시터의 하부전극,상기 절연막과 상기 하부전극의 노출된 표면상에 연속적으로 형성되는 결정성 절연막 및상기 결정성 결연막상에 형성되는 캐패시터의 상부전극을 포함하고,상기 하부전극이 형싱되지 않는 상기 절연막 부분은 개질된 표면을 갖고, 상기 개질된 표면상에 형성된 상기 결정성 절연막의 결정성 및 유전율은 상기 하부전극상에 형성된 상기 결정성 절연막의 결정성과 유전율보다 낮은 것을 특징으로 하 는 반도체 기억장치.
- 제17항에 있어서,상기 결정성 절연막은 티탄산바륨 또는 티탄산납을 함유하는 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 절연막의 개질된 표면은 이산화 실리콘으로 이루어지고,상기 개질된 표면은 개질되지 않은 상기 이산화실리콘의 부분보다 산화수가작은 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 개질된 표면은 이온주입층인 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 개질된 표면은 상기 개질된 표면 이외의 절연막 부분보다 많은 양의 실리콘을 함유하는 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 개질된 표면을 갖는 절연막은 이산화 실리콘으로 이루어지고,상기 개질된 표면은 이산화실리콘의 양을 감소시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 반도체 능동층은 MOS 트랜지스터가 형성되어 있는 반도체기판인 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 개질된 표면상에 형성된 상기 결정성 절연막은 상기 하부전극상 형성된 상기 결정성 절연막의 유전율의 10%이하인 것을 특징으로 하는 반도체 기억장치.
- 상기 결정성 절연막은 Ta, Nb, Ti, Zr 및 Hf중의 어느 하나의 산화물을 주성분으로 해서 이루어지는 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,상기 결정성 절연막은 CVD법 또는 졸겔법에 의해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 제17항에 있어서,각각의 캐패시터의 상기 적어도 하나의 전극은 백금, 팔라듐 또는 니켈을 주성분으로 해서 구성되는 것을 특징으로 하는 반도체 기억장치.
- 능동소자층,상기 능동소자층상에 형성되는 제1 절연막,상기 제1 절연막상에 형성되는 저유전율의 제2 절연막,상기 제2 절연막상에 형성된는 여러개의 하부 캐패시터 전극,상기 하부 캐패시터 전극상에 형성되고, 상기 하부 캐패시터 전극 사이에 배치된 상기 제2 절연막 부분상에 형성되는 고유전율막 및상기 하부 캐패시터 전극상의 상기 고유전율막상에 형성되고, 상기 하부 캐패시터 전극 사이에 배치된 개질된 구조의 부분상에 형성되는 상부 캐패시터 전극을 포함하고,상기 하부 캐패시터 전극은 상기 제2 절연막과 서로 떨어져서 배치되고,상기 제2 절연막과 상기 고유전율막은 상기 하부 캐패시터 전극사이에서 낮은 유전율과 높은 절연내압을 갖는 개질된 구조를 형성하도록 상기 하부 캐패시터 전극 사이에 배치된 상기 제2 절연막의 부분에서 서로에 대해 반응하는 재료를 구비하는 것을 특징으로 하는 반도체 기억장치.
- 제28항에 있이서,상기 제2 절연막은 이산화티탄을 포함하고,상기 고유전율막은 PZT를 포함하는 것을 특징으로 하는 반도체 기억장치.
- 제28항에 있어서,상기 개질된 구조는 파이로클로구조인 것을 특징으로 하는 반도체 기억장치.
- 여러개의 캐패시터가 병렬로 배치되는 반도체 기억장치로서,각각의 캐패시터는 적어도 하나의 전극을 갖고,상기 기억장치는상기 캐패시터의 전극간에 배열되는 제1 절연막 및상기 캐패시터의 유전체로서 작용하는 제2 절연막을 포함하고,상기 제1 절연막과 상기 제2 절연막은 동시에 형성되고,상기 제1 절연막의 유전율은 상기 제2 절연막의 유전율보다 작은 것을 특징으로 하는 반도체 기억장치.
- 제31항에 있어서,상기 제2 절연막의 특성저하없이 자기정합방식으로 상기 제1 절연막의 특성을 선택적으로 변화시키기 위해, 상기 제1 절연막이 상기 캐패시터의 전극과 상기 제2 절연막에 대해 형성되는 것을 특징으로 하는 반도체 기억장치.
- 캐패시터를 구동하는 소자와 함께 형성되는 반도체층의 표면상에 절연막을 형성하는 공정,상기 절연막상에 전도체막을 형성하는 공정,상기 캐패시터의 하부전극을 형성하는 공정,상기 절연막의 노출된 영역을 개질하는 공정,상기 개질된 절연막의 노출된 영역상에 층을 형성하는 공정 및상기 캐패시터의 상부전극을 형성하는 공정을 포함하며,상기 하부전극은 노출부분을 마련하기 위해 상기 전도체막의 불필요한 부분을 제거하고 상기 절연막의 노출된 부분의 바라는 깊이로 에칭하는 것에 의해 바라는 형상을 갖고,상기 개질된 절연막의 노출된 영역상에 형성되는 층의 결정성 및 유전율은 상기 하부전극상에 형성되는 결절성 절연막 결정성과 유전율보다 낮고, 상기 층은 상기 결정성 절연막을 퇴적시키는 것에 의해 형성되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제33항에 있어서,상기 절연막의 노출된 영역을 개질하는 공정은 이온주입에 의해 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제33항에 있어서,상기 이온주입은 실리콘으로 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제33항에 있어서,상기 이온주입은 7a원소군으로 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 제33항에 있어서,상기 절연막의 노출된 영역을 개질하는 공정은 상기 절연막의 노출된 영역을 화학적으로 감소시키는 것에 의해 실행되는 것을 특징으로 하는 반도체 기억장치의 제조방법.
- 능동소자층을 형성하는 공정,상기 능동소자층 상에 제1 절연막을 형성하는 공정,상기 제1 절연막상에 저유전율의 제2 절연막을 형성하는 공정,상기 제2 절연막상에 여러개의 하부 캐패시터 전극을 형성하는 공정,상기 하부 캐패시터 전극상에 또한 상기 하부 캐패시터 전극 사이에 배치되는 상기 제2 절연막의 부분상에 고유전율막을 형성하는 공정 및상기 하부 캐패시터 전극상의 상기 고유전율막상에, 또한 상긴 하부 캐패시터 전극 사이에 배치된 개질된 구조의 부분상에 상부 캐패시터 전극을 형성하는 공정을 포함하며,상기 하부 캐패시터 전극은 상기 제2 절연막과 서로 떨어져서 배치되고,상기 제2 절연막과 상기 고유전율막은 상기 하부 캐패시터 전극사이에서 낮은 유전율과 높은 절연내압을 갖는 개질된 구조를 형성하도록, 상기 하부 캐패시터 전극 사이에서 배치된 상기 제2 절연막의 부분에서 서로에 대해 반응하는 재료를 구비하는 것을 특징으로 하는 반도체 기억장치의 형성방법.
- 제38항에 있어서,상기 제2 절연막은 이산화티탄을 포함하고,상기 고유전율막은 PZT를 포함하는 것을 특징으로 하는 반도체 기억장치의 형성방법.
- 제38항에 있어서,상기 개질된 구조는 파이로클로구조인 것을 특징으로 하는 반도체 기억장치의 형성방법.
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