JPH065654A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L2924/1306—Field-effect transistor [FET]
- H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
Abstract
(57)【要約】
【目的】 製造工程が複雑にならずに良好なボンディン
グ特性が得られ、高い信頼性をもつ配線が得られるよう
にする。 【構成】 半導体基板２１上に半導体素子（ＭＯＳトラ
ンジスタ４１、メモリセル４５）と共に形成されるボン
ディングパッド４６が、半導体素子のゲート４０，４
３，４４を形成するポリシリコン層と同時に積層した２
つのポリシリコン層２８，３０の上に形成される構成と
したことにより、新たにポリシリコン層を形成する工程
を追加する必要もなく、製造工程が複雑なものとなら
ず、また２層のポリシリコン層の上にボンディングパッ
ドが形成されるため、ワイヤをボンディングしてもポリ
シリコン層で機械的な力の吸収が行われ、経時的に剥が
れが生じる虞もなく、良好なボンディング特性が得ら
れ、高い信頼性の配線が得られる。
グ特性が得られ、高い信頼性をもつ配線が得られるよう
にする。 【構成】 半導体基板２１上に半導体素子（ＭＯＳトラ
ンジスタ４１、メモリセル４５）と共に形成されるボン
ディングパッド４６が、半導体素子のゲート４０，４
３，４４を形成するポリシリコン層と同時に積層した２
つのポリシリコン層２８，３０の上に形成される構成と
したことにより、新たにポリシリコン層を形成する工程
を追加する必要もなく、製造工程が複雑なものとなら
ず、また２層のポリシリコン層の上にボンディングパッ
ドが形成されるため、ワイヤをボンディングしてもポリ
シリコン層で機械的な力の吸収が行われ、経時的に剥が
れが生じる虞もなく、良好なボンディング特性が得ら
れ、高い信頼性の配線が得られる。
Description
【０００１】
【産業上の利用分野】本発明は、ボンディング特性が良
好な半導体装置及びその製造方法に関する。
好な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】周知の通り、半導体装置は要求される機
能の高度化や微小化、拡大する使用分野などに応じ、近
年、その高集積化や微細化あるいは大規模化には著しい
ものがあり、またより高い信頼性の確保も必須のものと
なっている。このため半導体装置は基板の上に形成され
るパターンも微細化したもので、配線の幅は細く、また
拡散層の接合深さも浅いものとなり、ボンディングパッ
ド領域のコンタクトサイズも小さなものとなってきてい
る。
能の高度化や微小化、拡大する使用分野などに応じ、近
年、その高集積化や微細化あるいは大規模化には著しい
ものがあり、またより高い信頼性の確保も必須のものと
なっている。このため半導体装置は基板の上に形成され
るパターンも微細化したもので、配線の幅は細く、また
拡散層の接合深さも浅いものとなり、ボンディングパッ
ド領域のコンタクトサイズも小さなものとなってきてい
る。
【０００３】以下、このような状況における従来の半導
体装置の１つについて、不揮発性メモリ（Non Volatail
Memory ）を混載した半導体装置を例に、図面を参照し
て説明する。図５は要部の断面図であり、図において１
は半導体基板であり、半導体基板１の上には５Ｖ系のＭ
ＯＳトランジスタ２及びメモリセル３、さらにボンディ
ングパッド４が形成されている。５はフィールド酸化
膜、６はメモリセル３のゲート酸化膜、７は第１層目の
ポリシリコン層、８はポリシリコン層間絶縁膜、９はＭ
ＯＳトランジスタ２のゲート酸化膜、１０は第２層目の
ポリシリコン層、１１，１２はメモリセル３及びＭＯＳ
トランジスタ２のソース・ドレイン拡散層、１３は層間
絶縁膜、１４は第３層目のポリシリコン層、１５はバリ
ヤメタル、１６はＡｌ配線である。
体装置の１つについて、不揮発性メモリ（Non Volatail
Memory ）を混載した半導体装置を例に、図面を参照し
て説明する。図５は要部の断面図であり、図において１
は半導体基板であり、半導体基板１の上には５Ｖ系のＭ
ＯＳトランジスタ２及びメモリセル３、さらにボンディ
ングパッド４が形成されている。５はフィールド酸化
膜、６はメモリセル３のゲート酸化膜、７は第１層目の
ポリシリコン層、８はポリシリコン層間絶縁膜、９はＭ
ＯＳトランジスタ２のゲート酸化膜、１０は第２層目の
ポリシリコン層、１１，１２はメモリセル３及びＭＯＳ
トランジスタ２のソース・ドレイン拡散層、１３は層間
絶縁膜、１４は第３層目のポリシリコン層、１５はバリ
ヤメタル、１６はＡｌ配線である。
【０００４】そしてＭＯＳトランジスタ２及びメモリセ
ル３、さらにボンディングパッド４は半導体基板１上に
それぞれを形成する膜や層を積層する各工程を経て順に
形成される。ボンディングパッド４の形成は、半導体基
板１上にフィールド酸化膜５を積層し、ＭＯＳトランジ
スタ２及びメモリセル３の形成部分に各ゲートのポリシ
リコン層７，１０等をパターニングし、ソース・ドレイ
ン拡散層１１，１２を形成した後に、ＣＶＤ（Chemical
Vapour Deposition）法によるＢＰＳＧ（Boron Phosph
er Doped Silicate Glass ）の層間絶縁膜１３を形成し
て平坦化を行い、ボンディングパッド４を形成する領域
のみに第３層目のポリシリコン層１４を選択的に残存さ
せ、その後バリヤメタル１５及びＡｌ配線１６を形成し
ていた。
ル３、さらにボンディングパッド４は半導体基板１上に
それぞれを形成する膜や層を積層する各工程を経て順に
形成される。ボンディングパッド４の形成は、半導体基
板１上にフィールド酸化膜５を積層し、ＭＯＳトランジ
スタ２及びメモリセル３の形成部分に各ゲートのポリシ
リコン層７，１０等をパターニングし、ソース・ドレイ
ン拡散層１１，１２を形成した後に、ＣＶＤ（Chemical
Vapour Deposition）法によるＢＰＳＧ（Boron Phosph
er Doped Silicate Glass ）の層間絶縁膜１３を形成し
て平坦化を行い、ボンディングパッド４を形成する領域
のみに第３層目のポリシリコン層１４を選択的に残存さ
せ、その後バリヤメタル１５及びＡｌ配線１６を形成し
ていた。
【０００５】しかし、上記の従来技術においては、バリ
ヤメタルとＢＰＳＧの層間絶縁膜を直接密着させた場合
には密着性が悪く、例えば超音波ボンディングによりワ
イヤを固定したときにはパッド領域で剥がれが生じてし
まうため、ボンディングパッド４のみに工程を追加して
第３層目のポリシリコン層１４をバリヤメタルと層間絶
縁膜の間に形成するようにしている。しかしながら、ボ
ンディングパッド４にワイヤをボンディングしたとき、
ポリシリコン層１４での機械的な力の吸収が十分でなく
経時的にパッド領域で剥がれが生じる虞があった。また
追加するポリシリコン層１４の厚さを厚くすることは成
長時間を延長することになり製造上問題となる。なおＭ
ＯＳトランジスタ２のゲートに用いられるポリシリコン
層７をボンディングパッド４でも用いるようにすると、
厚さが薄いため同様にボンディングの際の機械的な力の
吸収ができずポリシリコン層７の直下のフィールド酸化
膜５にクラックが生じてしまう。
ヤメタルとＢＰＳＧの層間絶縁膜を直接密着させた場合
には密着性が悪く、例えば超音波ボンディングによりワ
イヤを固定したときにはパッド領域で剥がれが生じてし
まうため、ボンディングパッド４のみに工程を追加して
第３層目のポリシリコン層１４をバリヤメタルと層間絶
縁膜の間に形成するようにしている。しかしながら、ボ
ンディングパッド４にワイヤをボンディングしたとき、
ポリシリコン層１４での機械的な力の吸収が十分でなく
経時的にパッド領域で剥がれが生じる虞があった。また
追加するポリシリコン層１４の厚さを厚くすることは成
長時間を延長することになり製造上問題となる。なおＭ
ＯＳトランジスタ２のゲートに用いられるポリシリコン
層７をボンディングパッド４でも用いるようにすると、
厚さが薄いため同様にボンディングの際の機械的な力の
吸収ができずポリシリコン層７の直下のフィールド酸化
膜５にクラックが生じてしまう。
【０００６】このようにボンディングパッド４に新たに
ポリシリコン層１４を形成することは、写真蝕刻工程や
ＣＶＤ法によるポリシリコン層の成長工程等を増加させ
たりしなければならず、また製造工程も複雑になってコ
ストが高いものになってしまうものであり、さらに経時
的にパッド領域で剥がれが生じる等ボンディング特性に
問題があり信頼性の向上を要するものである。
ポリシリコン層１４を形成することは、写真蝕刻工程や
ＣＶＤ法によるポリシリコン層の成長工程等を増加させ
たりしなければならず、また製造工程も複雑になってコ
ストが高いものになってしまうものであり、さらに経時
的にパッド領域で剥がれが生じる等ボンディング特性に
問題があり信頼性の向上を要するものである。
【０００７】
【発明が解決しようとする課題】上記のような製造工程
が複雑で、ボンディング特性の信頼性の向上を必要とす
る状況に鑑みて本発明はなされたもので、その目的とす
るところは製造工程が複雑なものとならず、良好なボン
ディング特性を得ることができて信頼性の高い配線が備
えられる半導体装置及びその製造方法を提供することに
ある。
が複雑で、ボンディング特性の信頼性の向上を必要とす
る状況に鑑みて本発明はなされたもので、その目的とす
るところは製造工程が複雑なものとならず、良好なボン
ディング特性を得ることができて信頼性の高い配線が備
えられる半導体装置及びその製造方法を提供することに
ある。
【０００８】
【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、半導体基板に成層されたフィールド酸
化膜上にボンディングパッドを備えるものにおいて、ボ
ンディングパッドは積層された少なくとも２層のポリシ
リコン層の上にバリヤメタルが形成され、かつ該バリヤ
メタル上に配線が形成されていることを特徴とするもの
であり、積層された少なくとも２層のポリシリコン層が
フィールド酸化膜の上面に形成されていることを特徴と
するものであり、バリヤメタルが窒化チタンとチタンの
積層膜で形成されていることを特徴とするものであり、
また、半導体基板上に半導体素子及びボンディングパッ
ドを形成するに際し、素子領域にゲートを形成するポリ
シリコン層を積層すると共にボンディングパッド領域に
少なくとも２層のポリシリコン層を積層するようにする
ことを特徴とするものであり、さらに、半導体基板上に
半導体素子及びボンディングパッドを形成するに際し、
素子領域にゲートを形成するポリシリコン層を積層する
と同時にボンディングパッド領域のフィールド酸化膜の
上面にポリシリコン層を積層する工程と、素子領域及び
ボンディングパッド領域に積層されたポリシリコン層を
所定形状に形成する工程と、ポリシリコン層が設けられ
た面上に層間絶縁膜を積層する工程と、層間絶縁膜を所
定形状にエッチングして除去する工程とを有することを
特徴とするものである。
その製造方法は、半導体基板に成層されたフィールド酸
化膜上にボンディングパッドを備えるものにおいて、ボ
ンディングパッドは積層された少なくとも２層のポリシ
リコン層の上にバリヤメタルが形成され、かつ該バリヤ
メタル上に配線が形成されていることを特徴とするもの
であり、積層された少なくとも２層のポリシリコン層が
フィールド酸化膜の上面に形成されていることを特徴と
するものであり、バリヤメタルが窒化チタンとチタンの
積層膜で形成されていることを特徴とするものであり、
また、半導体基板上に半導体素子及びボンディングパッ
ドを形成するに際し、素子領域にゲートを形成するポリ
シリコン層を積層すると共にボンディングパッド領域に
少なくとも２層のポリシリコン層を積層するようにする
ことを特徴とするものであり、さらに、半導体基板上に
半導体素子及びボンディングパッドを形成するに際し、
素子領域にゲートを形成するポリシリコン層を積層する
と同時にボンディングパッド領域のフィールド酸化膜の
上面にポリシリコン層を積層する工程と、素子領域及び
ボンディングパッド領域に積層されたポリシリコン層を
所定形状に形成する工程と、ポリシリコン層が設けられ
た面上に層間絶縁膜を積層する工程と、層間絶縁膜を所
定形状にエッチングして除去する工程とを有することを
特徴とするものである。
【０００９】
【作用】上記のように構成された半導体装置及びその製
造方法は、半導体基板上に半導体素子及びボンディング
パッドが形成されるもので、ボンディングパッドが半導
体素子のゲートを形成するポリシリコン層と同時に積層
した少なくとも２層のポリシリコン層の上に形成される
構成としたことにより、ボンディングパッド領域に形成
するポリシリコン層を工程を追加して積層する必要もな
く、製造工程が複雑なものとならず、また少なくとも２
層のポリシリコン層の上にボンディングパッドが形成さ
れるため、ワイヤをボンディングしてもポリシリコン層
で機械的な力の吸収が十分に行われて経時的に剥がれが
生じる虞がなく、良好なボンディング特性を得ることが
でき、高い信頼性を有する配線が得られる。
造方法は、半導体基板上に半導体素子及びボンディング
パッドが形成されるもので、ボンディングパッドが半導
体素子のゲートを形成するポリシリコン層と同時に積層
した少なくとも２層のポリシリコン層の上に形成される
構成としたことにより、ボンディングパッド領域に形成
するポリシリコン層を工程を追加して積層する必要もな
く、製造工程が複雑なものとならず、また少なくとも２
層のポリシリコン層の上にボンディングパッドが形成さ
れるため、ワイヤをボンディングしてもポリシリコン層
で機械的な力の吸収が十分に行われて経時的に剥がれが
生じる虞がなく、良好なボンディング特性を得ることが
でき、高い信頼性を有する配線が得られる。
【００１０】
【実施例】以下、本発明の一実施例を図面を参照して説
明する。図１乃至図４は本発明に係わる不揮発性メモリ
を混載した半導体装置の製造過程を、製造工程の順序に
したがって示す要部の断面図である。
明する。図１乃至図４は本発明に係わる不揮発性メモリ
を混載した半導体装置の製造過程を、製造工程の順序に
したがって示す要部の断面図である。
【００１１】先ず、図１に示す第１の工程において、ｐ
型シリコン（Ｓｉ）半導体基板２１上に公知の方法によ
って選択的に厚さ約０．４μｍの酸化シリコン（ＳｉＯ
2 ）の厚いフィールド酸化膜２２を所定のパターンにし
たがって形成する。すなわち半導体基板２１の上にＣＶ
Ｄ法でシリコン窒化膜（Ｓｉ3 Ｎ4 ）を形成し、形成し
た窒化膜上にフォトレジストで所定のパターンを形成し
た後、フォトレジストの開孔部の窒化膜をエッチングで
除去し、残った窒化膜をマスクとして高温（約２０００
℃）下においてフィールド酸化膜２２を選択的に形成す
る。これにより半導体基板２１上には５Ｖ系ＭＯＳトラ
ンジスタ領域２３及びメモリセル領域２４の各素子領域
と、さらにボンディングパッド領域２５が設けられる。
型シリコン（Ｓｉ）半導体基板２１上に公知の方法によ
って選択的に厚さ約０．４μｍの酸化シリコン（ＳｉＯ
2 ）の厚いフィールド酸化膜２２を所定のパターンにし
たがって形成する。すなわち半導体基板２１の上にＣＶ
Ｄ法でシリコン窒化膜（Ｓｉ3 Ｎ4 ）を形成し、形成し
た窒化膜上にフォトレジストで所定のパターンを形成し
た後、フォトレジストの開孔部の窒化膜をエッチングで
除去し、残った窒化膜をマスクとして高温（約２０００
℃）下においてフィールド酸化膜２２を選択的に形成す
る。これにより半導体基板２１上には５Ｖ系ＭＯＳトラ
ンジスタ領域２３及びメモリセル領域２４の各素子領域
と、さらにボンディングパッド領域２５が設けられる。
【００１２】次に、図２に示す第２の工程において、半
導体基板２１上に残った窒化膜等をエッチングで除去
し、除去した後の半導体基板２１上のＭＯＳトランジス
タ領域２３及びメモリセル領域２４の各素子領域に、そ
れぞれのゲート酸化膜となる厚さの薄い、例えば０．０
５〜０．１μｍのシリコン酸化膜２６，２７を同時、若
しくは別々の作成過程によって酸化形成する。その後、
ＭＯＳトランジスタ領域２３及びメモリセル領域２４の
各素子領域と、さらにボンディングパッド領域２５にＣ
ＶＤ法によって厚さ０．３μｍの第１のポリシリコン層
２８を積層する。続いてメモリセル領域２４及びボンデ
ィングパッド領域２５の第１のポリシリコン層２８表面
に、同じく厚さの薄い、例えば０．０５〜０．１μｍの
シリコン酸化膜２９を酸化形成し、この上に再度ＣＶＤ
法によって厚さ０．３μｍの第２のポリシリコン層３０
を積層する。
導体基板２１上に残った窒化膜等をエッチングで除去
し、除去した後の半導体基板２１上のＭＯＳトランジス
タ領域２３及びメモリセル領域２４の各素子領域に、そ
れぞれのゲート酸化膜となる厚さの薄い、例えば０．０
５〜０．１μｍのシリコン酸化膜２６，２７を同時、若
しくは別々の作成過程によって酸化形成する。その後、
ＭＯＳトランジスタ領域２３及びメモリセル領域２４の
各素子領域と、さらにボンディングパッド領域２５にＣ
ＶＤ法によって厚さ０．３μｍの第１のポリシリコン層
２８を積層する。続いてメモリセル領域２４及びボンデ
ィングパッド領域２５の第１のポリシリコン層２８表面
に、同じく厚さの薄い、例えば０．０５〜０．１μｍの
シリコン酸化膜２９を酸化形成し、この上に再度ＣＶＤ
法によって厚さ０．３μｍの第２のポリシリコン層３０
を積層する。
【００１３】続いて次に、図３に示す第３の工程におい
て、ＭＯＳトランジスタ領域２３及びメモリセル領域２
４、さらにボンディングパッド領域２５の第１もしくは
第２のポリシリコン層２８，３０上にフォトレジストで
所定のパターンを形成し、その後、第１，第２のポリシ
リコン層２８，３０及びシリコン酸化膜２９を別々にあ
るいは同時にエッチングで除去して、ＭＯＳトランジス
タ領域２３及びメモリセル領域２４の各素子領域にはそ
れぞれのゲート電極部３１，３２を形成し、ボンディン
グパッド領域２５には第１，第２のポリシリコン層２
８，３０の二層構造部３３を形成する。続いてＭＯＳト
ランジスタ領域２３及びメモリセル領域２４のゲート電
極部３１，３２の周囲に開孔露出した半導体基板２１内
に、通常用いられる方法によって、マスクし、イオン注
入法によりひ素（Ａｓ）を打ち込み、熱拡散によりＭＯ
Ｓトランジスタ領域２３及びメモリセル領域２４にソー
ス・ドレインの拡散層３４，３５を形成する。
て、ＭＯＳトランジスタ領域２３及びメモリセル領域２
４、さらにボンディングパッド領域２５の第１もしくは
第２のポリシリコン層２８，３０上にフォトレジストで
所定のパターンを形成し、その後、第１，第２のポリシ
リコン層２８，３０及びシリコン酸化膜２９を別々にあ
るいは同時にエッチングで除去して、ＭＯＳトランジス
タ領域２３及びメモリセル領域２４の各素子領域にはそ
れぞれのゲート電極部３１，３２を形成し、ボンディン
グパッド領域２５には第１，第２のポリシリコン層２
８，３０の二層構造部３３を形成する。続いてＭＯＳト
ランジスタ領域２３及びメモリセル領域２４のゲート電
極部３１，３２の周囲に開孔露出した半導体基板２１内
に、通常用いられる方法によって、マスクし、イオン注
入法によりひ素（Ａｓ）を打ち込み、熱拡散によりＭＯ
Ｓトランジスタ領域２３及びメモリセル領域２４にソー
ス・ドレインの拡散層３４，３５を形成する。
【００１４】さらに、図４に示す第４の工程において、
図３に示す第３の工程を経たＭＯＳトランジスタ領域２
３及びメモリセル領域２４とボンディングパッド領域２
５の上に、ＣＶＤ法によって厚さ約１μｍのＢＰＳＧの
層間絶縁膜３６を成層して平坦化を行う。続いて層間絶
縁膜３６上にフォトレジストで所定のパターンを形成
し、エッチングを行ってＭＯＳトランジスタ領域２３及
びメモリセル領域２４ではソース・ドレインの拡散層３
４，３５に到達するコンタクトホールを開孔させ、同時
にボンディングパッド領域２５ではポリシリコンの二層
構造部３３の上面に到達するコンタクトホールを開孔さ
せる。各コンタクトホールを形成した後に窒化チタン
（ＴｉＮ）とチタン（Ｔｉ）の積層膜で形成されるバリ
ヤメタル３７を積層する。さらにバリヤメタル３７の上
面にアルミニウム（Ａｌ）膜を真空蒸着によって被着さ
せ、フォトレジストをマスクとして所定のパターンのＡ
ｌ膜とバリヤメタル３７を残すように不要部分をエッチ
ングで除去する。これによってＡｌ配線３８を形成す
る。
図３に示す第３の工程を経たＭＯＳトランジスタ領域２
３及びメモリセル領域２４とボンディングパッド領域２
５の上に、ＣＶＤ法によって厚さ約１μｍのＢＰＳＧの
層間絶縁膜３６を成層して平坦化を行う。続いて層間絶
縁膜３６上にフォトレジストで所定のパターンを形成
し、エッチングを行ってＭＯＳトランジスタ領域２３及
びメモリセル領域２４ではソース・ドレインの拡散層３
４，３５に到達するコンタクトホールを開孔させ、同時
にボンディングパッド領域２５ではポリシリコンの二層
構造部３３の上面に到達するコンタクトホールを開孔さ
せる。各コンタクトホールを形成した後に窒化チタン
（ＴｉＮ）とチタン（Ｔｉ）の積層膜で形成されるバリ
ヤメタル３７を積層する。さらにバリヤメタル３７の上
面にアルミニウム（Ａｌ）膜を真空蒸着によって被着さ
せ、フォトレジストをマスクとして所定のパターンのＡ
ｌ膜とバリヤメタル３７を残すように不要部分をエッチ
ングで除去する。これによってＡｌ配線３８を形成す
る。
【００１５】そして、フォトレジストを洗い落とした後
にシンタリング等の各工程を経て、ＭＯＳトランジスタ
領域２３にゲート酸化膜３９及びゲート４０を有するＭ
ＯＳトランジスタ４１が形成され、またメモリセル領域
２４にゲート酸化膜４２及び浮遊ゲート４３と制御ゲー
ト４４とを有するメモリセル４５が形成され、さらにボ
ンディングパッド領域２５にボンディングパッド４６が
形成された半導体チップを完成する。その後、半導体チ
ップをマウンティングし、ボンディングパッド４６に図
示しないワイヤをボンディングし、ケースに納められて
半導体装置は構成される。
にシンタリング等の各工程を経て、ＭＯＳトランジスタ
領域２３にゲート酸化膜３９及びゲート４０を有するＭ
ＯＳトランジスタ４１が形成され、またメモリセル領域
２４にゲート酸化膜４２及び浮遊ゲート４３と制御ゲー
ト４４とを有するメモリセル４５が形成され、さらにボ
ンディングパッド領域２５にボンディングパッド４６が
形成された半導体チップを完成する。その後、半導体チ
ップをマウンティングし、ボンディングパッド４６に図
示しないワイヤをボンディングし、ケースに納められて
半導体装置は構成される。
【００１６】以上のように構成された本実施例によれ
ば、ボンディングパッド領域２５には、ＭＯＳトランジ
スタ領域２３及びメモリセル領域２４の各素子領域のポ
リシリコンのゲートを形成する第１，２のポリシリコン
層２８，３０の積層時に、同時に二層構造部３３を形成
するポリシリコン層が形成される。また引き続く層間絶
縁膜３６の成層を行った後のコンタクトホールの開孔及
びバリヤメタル３７の積層から配線の形成までが、ＭＯ
Ｓトランジスタ領域２３及びメモリセル領域２４の各素
子領域と共にボンディングパッド領域２５でも行うこと
ができる。このためボンディングパッド４６を形成する
ためにボンディングパッド領域２５のみにポリシリコン
層を形成するための工程を設ける必要もなく、余分とな
る工程の増加がなく製造工程が複雑になることがない。
ば、ボンディングパッド領域２５には、ＭＯＳトランジ
スタ領域２３及びメモリセル領域２４の各素子領域のポ
リシリコンのゲートを形成する第１，２のポリシリコン
層２８，３０の積層時に、同時に二層構造部３３を形成
するポリシリコン層が形成される。また引き続く層間絶
縁膜３６の成層を行った後のコンタクトホールの開孔及
びバリヤメタル３７の積層から配線の形成までが、ＭＯ
Ｓトランジスタ領域２３及びメモリセル領域２４の各素
子領域と共にボンディングパッド領域２５でも行うこと
ができる。このためボンディングパッド４６を形成する
ためにボンディングパッド領域２５のみにポリシリコン
層を形成するための工程を設ける必要もなく、余分とな
る工程の増加がなく製造工程が複雑になることがない。
【００１７】また、ボンディングパッド４６は、フィー
ルド酸化膜２２上に第１，２のポリシリコン層２８，３
０のポリシリコンの二層構造部３３を介在させてバリヤ
メタル３７とＡｌ配線３８を設けたものとなっているた
め、ＢＰＳＧの層間絶縁膜とバリヤメタルとが直接接合
しているために生じる密着不良が生じることがなく、ワ
イヤをボンディングしても、ポリシリコンの二層構造部
３３での機械的な力の吸収が十分に行われ、経時的にパ
ッド領域で剥がれが生じる虞がない。またボンディング
パッド４６のポリシリコンの二層構造部３３の直下のフ
ィールド酸化膜２２にクラックが生じることもなく、良
好なボンディング特性を得ることができ、信頼性の高い
配線が得られる。
ルド酸化膜２２上に第１，２のポリシリコン層２８，３
０のポリシリコンの二層構造部３３を介在させてバリヤ
メタル３７とＡｌ配線３８を設けたものとなっているた
め、ＢＰＳＧの層間絶縁膜とバリヤメタルとが直接接合
しているために生じる密着不良が生じることがなく、ワ
イヤをボンディングしても、ポリシリコンの二層構造部
３３での機械的な力の吸収が十分に行われ、経時的にパ
ッド領域で剥がれが生じる虞がない。またボンディング
パッド４６のポリシリコンの二層構造部３３の直下のフ
ィールド酸化膜２２にクラックが生じることもなく、良
好なボンディング特性を得ることができ、信頼性の高い
配線が得られる。
【００１８】尚、上記の実施例においては、ボンディン
グパッド４６は第１，２のポリシリコン層２８，３０の
２層で形成されたものの上に配線４６を設けるようにし
ているが、さらに多くのポリシリコン層を設けてもよ
く、またボンディングパッド４６の第１，２のポリシリ
コン層２８，３０の間には層間絶縁膜２９を設けずに積
層するようにしてもよい等、要旨を逸脱しない範囲内で
本発明は適宜変更して実施し得るものである。
グパッド４６は第１，２のポリシリコン層２８，３０の
２層で形成されたものの上に配線４６を設けるようにし
ているが、さらに多くのポリシリコン層を設けてもよ
く、またボンディングパッド４６の第１，２のポリシリ
コン層２８，３０の間には層間絶縁膜２９を設けずに積
層するようにしてもよい等、要旨を逸脱しない範囲内で
本発明は適宜変更して実施し得るものである。
【００１９】
【発明の効果】以上の説明から明らかなように、本発明
はボンディングパッドが半導体素子のゲートを形成する
ポリシリコン層と同時に積層した少なくとも２層のポリ
シリコン層の上に形成される構成としたことにより、製
造工程が複雑なものとならず、良好なボンディング特性
を得ることができ、さらに信頼性の高い配線が得られる
等の効果を奏する。
はボンディングパッドが半導体素子のゲートを形成する
ポリシリコン層と同時に積層した少なくとも２層のポリ
シリコン層の上に形成される構成としたことにより、製
造工程が複雑なものとならず、良好なボンディング特性
を得ることができ、さらに信頼性の高い配線が得られる
等の効果を奏する。
【図１】本発明の一実施例の第１の工程に係わる要部の
断面図である。
断面図である。
【図２】本発明の一実施例の第２の工程に係わる要部の
断面図である。
断面図である。
【図３】本発明の一実施例の第３の工程に係わる要部の
断面図である。
断面図である。
【図４】本発明の一実施例の第４の工程に係わる要部の
断面図である。
断面図である。
【図５】従来例を示す要部の断面図である。
２１…半導体基板 ２２…フィールド酸化膜 ２３…ＭＯＳトランジスタ領域（素子領域） ２４…メモリセル領域（素子領域） ２５…ボンディングパッド領域 ２８…第１のポリシリコン層 ３０…第２のポリシリコン層 ３６…層間絶縁膜 ３７…バリヤメタル ３８…Ａｌ配線 ４０…ゲート ４１…ＭＯＳトランジスタ ４３…浮遊ゲート ４４…制御ゲート ４５…メモリセル ４６…ボンディングパッド
Claims (5)
- 【請求項１】 半導体基板に成層されたフィールド酸化
膜上にボンディングパッドを備えるものにおいて、前記
ボンディングパッドは積層された少なくとも２層のポリ
シリコン層の上にバリヤメタルが形成され、かつ該バリ
ヤメタル上に配線が形成されていることを特徴とする半
導体装置。 - 【請求項２】 積層された少なくとも２層のポリシリコ
ン層がフィールド酸化膜の上面に形成されていることを
特徴とする請求項１記載の半導体装置。 - 【請求項３】 バリヤメタルが窒化チタンとチタンの積
層膜で形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項４】 半導体基板上に半導体素子及びボンディ
ングパッドを形成するに際し、素子領域にゲートを形成
するポリシリコン層を積層すると共にボンディングパッ
ド領域に少なくとも２層のポリシリコン層を積層するよ
うにすることを特徴とする半導体装置の製造方法。 - 【請求項５】 半導体基板上に半導体素子及びボンディ
ングパッドを形成するに際し、素子領域にゲートを形成
するポリシリコン層を積層すると同時にボンディングパ
ッド領域のフィールド酸化膜の上面にポリシリコン層を
積層する工程と、 前記素子領域及びボンディングパッ
ド領域に積層された前記ポリシリコン層を所定形状に形
成する工程と、 前記ポリシリコン層が設けられた面上に層間絶縁膜を積
層する工程と、 前記層間絶縁膜を所定形状にエッチングして除去する工
程とを有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15990792A JPH065654A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15990792A JPH065654A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065654A true JPH065654A (ja) | 1994-01-14 |
Family
ID=15703777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15990792A Pending JPH065654A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065654A (ja) |
-
1992
- 1992-06-19 JP JP15990792A patent/JPH065654A/ja active Pending
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