JP4822625B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP4822625B2 JP4822625B2 JP2001230046A JP2001230046A JP4822625B2 JP 4822625 B2 JP4822625 B2 JP 4822625B2 JP 2001230046 A JP2001230046 A JP 2001230046A JP 2001230046 A JP2001230046 A JP 2001230046A JP 4822625 B2 JP4822625 B2 JP 4822625B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- material layer
- film
- lead
- deposited
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、強誘電体材料の結晶性を向上し、強誘電体特性を向上することができる強誘電体メモリ（FeRAM：Ferro-electric RAM）の製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリは、低電力、高速処理、及び不揮発性を有するメモリとして注目されている。このメモリは、強誘電体材料の残留分極を利用したメモリであり、従来のEEPROM（Electrically Erasable Programmable ROM）に比べて書き換えが速く、書き換え回数も３〜７桁ぐらい多くすることができる利点がある。したがって、FeRAMの実用化は、ストレージメモリとワーキングメモリの両方の働きをすることができることから、システム設計に非常に有利となる。
【０００３】
図１は、従来のFeRAMのデバイス構造を説明する図である。このFeRAM１０は、ｐ型又はｎ型のシリコン基板１１１上に形成されるメモリセルトランジスタを含んでいる。
【０００４】
図１にはかかるセル構造の断面が示されており、この構造は通常のＣＭＯＳプロセスと同様なプロセスにより形成できる。すなわち、シリコン基板１１１上にｐ型ウェル１１１Ａが形成され、ｐ型ウェル１１１Ａの上にはフィールド酸化膜１１２により画定される活性領域が形成されている。また、シリコン基板１１１上には、先の活性領域に対応してゲート電極１１３が設けられており、FeRAMのワード線を構成している。
【０００５】
さらに、シリコン基板１１１とゲート電極１１３との間にはゲート酸化膜（図示せず）が設けられている。ｐ型ウェル１１１Ａ内には、ｎ＋型の拡散領域１１１Ｂ及び１１１Ｃがメモリセルのソース領域及びドレイン領域として、ゲート電極１１３の両側に形成されている。したがって、チャネル領域は、拡散領域１１１Ｂ及び拡散領域１１１Ｃの間のｐ型ウェル１１１Ａにおいて形成される。
【０００６】
なお、ゲート電極１１３は、活性領域に対応して、シリコン基板１１１の表面を覆うように設けられるＣＶＤ酸化膜１１４により覆われている。ＣＶＤ酸化膜１１４上にはＰｔ／Ｔｉ構造を有する下側電極１１５が形成されている。下側電極１１５は、ＦｅＲＡＭのドライブ線を構成する。
【０００７】
下側電極１１５上にはＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）よりなる強誘電体膜１１６が形成されており、強誘電体膜１１６上にはＰｔ等よりなる上側電極１１７が形成されている。下側電極１１５、強誘電体膜１１６及び上側電極１１７は、強誘電体キャパシタを形成しており、強誘電体キャパシタ全体は別の層間絶縁膜１１８により覆われる。
【０００８】
層間絶縁膜１１８上には上側電極１１７を露出するコンタクトホール１１８Ａが形成されており、さらに、拡散領域１１１Ｂ，１１１Ｃを露出するコンタクトホール１１８Ｂ，１１８Ｃがそれぞれ形成されている。また、層間絶縁膜１１８上にはコンタクトホール１１８Ａとコンタクトホール１１８Ｂとを電気的に接続するように、Ａｌ合金よりなるローカル配線パターン１１９Ａが形成されている。
【０００９】
さらに、コンタクトホール１１８Ｃで拡散領域１１１Ｃと電気的にコンタクトするように、層間絶縁膜１１８上には、Ａｌ合金よりなるビット線パターン１１９Ｂが形成されている。ローカル配線パターン１１９Ａとビット線パターン１１９Ｂとはパッシベーション膜１２０により覆われている。図１に示すように、従来のFeRAMでは、イリジウムＩｒを含む下側電極１１５上にチタン酸ジルコン酸鉛Ｐｂ（Ｔｉ，Ｚｒ）Ｏ３（以下、ＰＺＴと呼ぶ）を主体とする強誘電体薄膜を堆積させてキャパシタを構成している。
【００１０】
このキャパシタに関して、強誘電体結晶の緻密性の低下、及び強誘電体の疲労を抑制する提案がこれまでなされている。特開平８−３３５６７６号公報、特開平１０−１２８３２号公報、特開平１０−５０９６０号公報及び特開平１０−１７３１４０号公報等では、ＰＺＴと下側電極の間にＴｉ又はＴｉＯｘからなる核形成層を設けることにより、ＰＺＴの結晶性を向上し、強誘電体特性を向上する技術が開示されている。
【００１１】
一方、特開平７−９９２５２号公報、特開平６−３４９３２４号公報、及び特開２０００−４４２３９号公報には、上記核形成層としてチタン酸鉛ＰｂＴｉＯ３（以下、ＰＴＯと呼ぶ）結晶を用いる技術が開示されている。
【００１２】
【発明が解決しようとする課題】
上記公知技術に関して、核形成層の厚さは、Ｔｉを使用した場合で１〜１０ｎｍ、ＴｉＯｘを使用した場合で０．０１〜１０ｎｍであり、最適には２〜３ｎｍ程度である。
【００１３】
このＴｉ又はＴｉＯｘ層が薄い場合には、この上に堆積されるＰＺＴ中のＰｂがＴｉ又はＴｉＯｘ層へ拡散し、Ｔｉ又はＴｉＯｘ層はＰＺＴ層に変化する。しかし、Ｔｉ又はＴｉＯｘ層が厚い場合には、下側電極とＰＺＴとの間にＴｉＯｘ層が残る。この場合、ＰＺＴ成膜後に通常雰囲気中でアニール処理されるので、Ｔｉ層の場合もＴｉＯｘ層になる。このＴｉＯｘ層は、常誘電体であるために強誘電体キャパシタとしての特性が著しく劣化する。したがって、ウェハ全体でＴｉ層又はＴｉＯｘ層の厚さ厳密に制御することが必要となる。
【００１４】
一方、ＰＴＯを使用した核形成層は、これまで主にＣＳＤ（Chemical Solution Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により作成されている。ＰＺＴの成膜では、スパッタリング法が用いられる場合があるが、スパッタリング法に従うＰＴＯターゲットを作成することができないという問題がある。これは、作製時にはＰＴＯ多結晶ターゲットを高温で作製するものの、室温に冷却する時にキュリー点温度で結晶の相転移が起こり、ターゲットが割れてしまうことによる。このために、スパッタリング法では、ＰＴＯ核形成層を堆積することはできなかった。
【００１５】
本発明の目的は、ＰＺＴの結晶性を向上することにより、強誘電体特性を向上することができる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体キャパシタを有する半導体装置の製造方法は、下部電極の上にチタンと鉛を含む物質層を堆積する工程と、前記堆積された物質層を酸化する工程と、前記酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、前記チタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備えるものである。
【００１７】
また、他の観点において、上記堆積工程及び酸化工程として、下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する工程、及び前記堆積された物質層を酸化する工程、を備えていてもよい。
【００１８】
さらに、他の観点において、上記堆積工程及び酸化工程として、下部電極の上にチタンを含む物質層を堆積する工程、前記堆積された物質層を酸化する工程、前記酸化された物質層の上に鉛を含む物質層を堆積する工程、及び前記堆積された物質層を酸化する工程、を備えていてもよい。
【００１９】
上記製造方法において、前記チタンと鉛を含む物質層、又は前記チタン、ジルコニウム及び鉛を含む物質層、又は前記チタンを含む物質層及び前記鉛を含む物質層は、スパッタリングにより堆積される。
【００２０】
本発明は、ＰｂＴｉ合金、あるいはＰｂＺｒＴｉがスパッタリング法でも簡単に成膜することができる点に着目している。ＰｂＴｉ合金の酸化物又はチタンリッチなＰｂＺｒＴｉの酸化物を核形成層とすることで、Ｔｉ層が厚い場合でもＴｉＯｘがＰＴＺ層と下部電極間に生じることがなく、その後のプロセスに弊害をもたらすこともない。
【００２１】
上記核形成層を用いることによりＰＺＴは結晶性が緻密化する。この結晶性は核形成層の厚さ等に依存するものであり、膜厚に対してマージンが大きく、ウェハ全体に結晶性の良いＰＺＴを再現性良く堆積することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
【００２３】
図２は、本発明の第１実施の形態による強誘電体キャパシタの構造を説明する図である。
【００２４】
本強誘電体キャパシタは、シリコン（Ｓｉ）基板１上にシリコン酸化膜層（ＳｉＯ２）２が設けられている。本実施の形態では、ＳｉＯ２膜層２は、約５００ｎｍの膜厚に形成される。
【００２５】
ＳｉＯ２膜層２の上には、本強誘電体キャパシタの下部電極の一部を構成するイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯｘ）層３が設けられている。本実施の形態では、Ｉｒ又はＩｒＯｘは、ＤＣスパッタリング法によりスパッタリングパワー１〜５ｋＷで堆積される。このスパッタリングでは、Ｉｒ層を形成する場合にはアルゴン分圧は０．１〜１Ｐａ、ＩｒＯｘ層を形成する場合には酸素及びアルゴンのトータル分圧は０．１〜１Ｐａである。
【００２６】
Ｉｒ又はＩｒＯｘ層３の上には、下部電極の一部を構成する白金（Ｐｔ）層４が設けられている。本実施の形態では、Ｐｔは、ＤＣスパッタリング法により堆積され、１００〜２００ｎｍの膜厚に形成される。
【００２７】
Ｐｔ層４の上には、後述するチタン酸ジルコル酸鉛（ＰＺＴ）層６の核成長を助長するためのチタン酸鉛（ＰｂＴｉOｘ）核形成層５が設けられている。ＴｉＰｂは、チタン鉛（ＴｉＰｂ）合金をターゲットにしてＤＣスパッタリング法によりスパッタリングパワー１〜５ｋＷで堆積され、１〜３０ｎｍの膜厚（典型的には２〜１０ｎｍ）に形成される。このスパッタリングにおけるアルゴン分圧は０．１〜１Ｐａである。ＴｉＰｂ合金のスパッタリング後、アニーリングによる酸化処理が行われる。この処理はランプ加熱炉で行われ、酸素雰囲気中で温度６５０〜７５０℃、０．５〜３分間行われる。これによりＴｉＰｂ層は、ＰｂＴｉＯｘ核形成層となる。なお、本件明細書及び特許請求の範囲で「チタン鉛合金のターゲット」あるいは「ＴｉＰｂ合金のターゲット」という場合は、その主要成分がチタン鉛合金であるという意味であって、微量の不純物の混入を排除する趣旨ではない。
【００２８】
ＰｂＴｉＯｘ核形成層５の上には、ＰＺＴ層６が設けられている。ＰＺＴは、ＲＦスパッタリング法によりスパッタリングパワー１〜５ｋWで堆積され、５０〜２００ｎｍ（典型的には１００〜１５０ｎｍ）の膜厚に形成される。このスパッタリングにおけるアルゴン分圧は０．５〜３Ｐａである。
【００２９】
該ＰＺＴ層６の上には、Ｉｒ，ＩｒＯｘ又はＰｔ層７が上部電極として設けられている。Ｉｒ，ＩｒＯｘ又はＰｔは、ＤＣスパッタリング法により堆積され、次いでアニーリング処理される。この処理はランプ加熱炉又は電熱炉（furnace）で行われ、酸素雰囲気中で温度６５０〜７５０℃で行われる。
【００３０】
このように、本実施の形態による強誘電体キャパシタは、下部電極の一部を形成するＰｔ層４とＰＺＴ層６の間に、スパッタリング法により核形成層５を設けることで、ＰＺＴ層６における強誘電体材料の疲労特性を向上することができる。これにより、スパッタリング法を一貫して採用する効率的な製造プロセスにより、本強誘電体キャパシタを実現することができる。
【００３１】
図３〜図６は、本発明の第２実施の形態による半導体装置の製造工程を説明する図である。本実施の形態による半導体装置は、第１実施の形態で示した強誘電体キャパシタ（図１参照）を有する強誘電体メモリである。なお、図３〜図６における同じ構成には同じ符号を付して説明を省略する。
【００３２】
図３（Ａ）は、通常のＣＭＯＳ工程、ＣＶＤ法によりＳｉＯＮ膜１５及びＳｉＯ２膜１６を順に設ける工程、さらにはＷプラグ１７Ａ〜１７Ｅを設ける工程が終了した状態を示しており、いわば、本実施の形態による製造方法の前提となる構造を示している。
【００３３】
はじめに、ＣＭＯＳ工程に関して簡単に説明する。ｐ型又はｎ型のＳｉ基板１１上にはｐ型ウェル１１Ａ及びｎ型ウェル１１Ｂが形成されている。さらに、Ｓｉ基板１１は、各ウェル１１Ａ及び１１Ｂの活性領域を画定するフィールド酸化膜１２により覆われている。ｐ型ウェル１１Ａ及びｎ型ウェル１１Ｂの各活性領域上にはゲート酸化膜１３が形成されている。ｐ型ウェル１１Ａにおいてゲート酸化膜１３上にはｐ型ポリシリコンゲート電極１４Ａが形成されており、ｎ型ウェル１１Ｂにおいてゲート酸化膜１３上にはｎ型ポリシリコンゲート電極１４Ｂが形成されている。ポリシリコンゲート電極１４Ａ又は１４Ｂと同様に、フィールド酸化膜１２上にはポリシリコン配線パターン１４Ｃ，１４Ｄが延在している。また、ｐ型ウェル１１Ａの活性領域中にはｎ型の不純物をイオン注入することにより、ｎ型拡散領域１１ａ，１１ｂが形成されており、ｎ型ウェル１１Ｂの活性領域中にはｐ型拡散領域１１ｃ，１１ｄが形成されている。
【００３４】
つぎに、ＳｉＯＮ膜１５及びＳｉＯ２膜１６を順に設ける工程に関して説明する。上記ＣＭＯＳ工程後の構造上に、ＣＶＤ法によりＳｉＯＮ膜１５を堆積し、さらにその上にＣＶＤ法によりＳｉＯ２膜１６を堆積する。ここで、ＣＭＰ法により、ＳｉＯＮ膜１５をストッパとしてＳｉＯ２膜１６を研磨して平坦化する。次いで、平坦化されたＳｉＯ２膜１６中に、コンタクトホール（図示せず）をそれぞれ拡散領域１１ａ，１１ｂ，１１ｃ及び１１ｄが露出されるように形成する。
【００３５】
最後に、上記工程後の構造上に、上記コンタクトホールを埋めるようにＷ層（図示せず）を堆積し、さらに、ＳｉＯ２膜１６をストッパとしてＣＭＰ法により該Ｗ層を研磨して平坦化する。これにより、各コンタクトホールにそれぞれ対応してＷプラグ１７Ａ〜１７Ｅが形成される。
【００３６】
つぎに、図３（Ｂ）の工程では、図３（Ａ）の構造上に、ＳｉＯＮからなる酸化防止膜１８及びＳｉＯ２膜１９を形成し、さらにＮ２雰囲気中で熱処理を行い、脱ガスを十分に行う。
【００３７】
つぎに、図３（Ｃ）の工程では、図３（Ｂ）の構造上に、ＤＣスパッタリングにより、Ｉｒ又はＩｒＯｘ膜２０及びＰｔ膜２１を堆積し、強誘電体キャパシタの下部電極として形成する。さらに、Ｐｔ膜２１の堆積の後、ＴｉＰｂ合金をターゲットとしてスパッタリングを行い、次いで堆積されたＴｉＰｂ膜に対してアニーリングによる酸化処理を行う。これにより該ＴｉＰｂ膜が酸化され核形成層２２が形成される。その後、該核形成層２２上に強誘電体キャパシタ絶縁膜としてのＰＺＴ膜２３を形成する。
【００３８】
さらに、ＰＺＴ膜２３の堆積後、酸素雰囲気中で急速熱処理工程を行い、ＰＺＴ膜２３を結晶化すると同時に、酸素欠損の補償を行う。上記急速熱処理工程の後、ＤＣスパッタリング法により、ＰＺＴ膜２３上にＩｒ、ＩｒＯ２又はＰｔ膜２４を堆積して上部電極層を形成する。
【００３９】
つぎに、図４（Ｄ）の工程では、上部電極層２４上にレジストパターンを形成し、該パターンをマスクにして上部電極層２４をドライエッチングする。これにより、上部電極層２４に対応した上部電極パターン２４ＡがＰＺＴ膜２３上に形成される。さらに、上部電極パターン２４Ａの形成の後、酸素雰囲気中でアニール処理を行い、上部電極層２４のスパッタリング及びパターニングの際にＰＺＴ膜２３に生じた損傷を消滅させる。
【００４０】
つぎに、図４（Ｅ）の工程では、強誘電体キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンをＰＺＴ膜２３及び核形成層２２上に形成し、該パターンをマスクにしてＰＺＴ膜２３及び核形成層２２をドライエッチングする。これにより、ＰＺＴ膜２３及び核形成層２２の各々に対応したＰＺＴパターン２３Ａ、核形成パターン２２Ａが形成される。
【００４１】
さらに、Ｉｒ又はＩｒＯ２膜上にＰＺＴパターン２３Ａを覆うように、ＰＺＴ層２３と同じ材料からなるエンキャップ層２５を形成する。このエンキャップ層２５は、ＰＺＴ層２３と同じ条件でのスパッタリングにより堆積し、さらに、酸素雰囲気中での急速熱処理により形成する。このエンキャップ層２５により、ＰＺＴパターン２３Ａを還元作用から保護することができる。
【００４２】
つぎに、図４（Ｆ）の工程では、下部電極層２０，２１上、すなわちエンキャップ層２５上に下部電極パターンの形状に対応したレジストパターンを形成し、該レジストパターンをマスクにしてエンキャップ層２５及び下部電極２０，２１をドライエッチングによりパターニングしてエンキャップパターン２５Ａ及び下部電極パターン２２Ａを形成する。
【００４３】
さらに、下部電極２０，２１のパターニングの後、レジストパターンを除去する。次いで、酸素雰囲気中での熱処理を行うことにより、上記ドライエッチング時にＰＺＴパターン２３Ａ中に生じた損傷を解消する。
【００４４】
つぎに、図５（Ｇ）の工程では、図４（Ｆ）の構造上に、ＣＶＤ法によりＳｉＯ２膜２６を堆積し、さらに該ＳｉＯ２膜２６上にＳＯＧ膜２７を堆積して段差を緩和する。このＳｉＯ２膜２６及びＳＯＧ膜２７は層間絶縁膜２８を構成する。
【００４５】
つぎに、図５（Ｈ）の工程では、図５（Ｇ）の構造上に、層間絶縁膜２８を貫通して、上部電極パターン２４Ａを露出するコンタクトホール２９Ａ、及び下部電極パターン２１Ａを露出するコンタクトホール２９Ｂを形成する。さらに、コンタクトホールのドライエッチングの後、酸素雰囲気中で熱処理を行うことにより、ドライエッチングに伴ってＰＺＴパターン２３Ａに生じた欠陥を解消する。
【００４６】
つぎに、図５（Ｉ）の工程では、層間絶縁膜２８、ＳｉＯ２膜１９及びＳｉＯＮ酸化防止膜１８を貫通して、Ｗプラグ１７Ｂ及び１７Ｄを露出するコンタクトホール２９Ｃ及び２９Ｄを形成する。
【００４７】
つぎに、図６（Ｊ）の工程では、コンタクトホール２９Ａとコンタクトホール２９Ｃとを電気的に接続するローカル配線パターン３０ＡをＴｉＮ膜により形成する。同様にして、コンタクトホール２９Ｂ，２９Ｄの上にも、ローカル配線パターン３０Ｂ，３０Ｄを形成する。
【００４８】
最後に、図６（Ｋ）の工程では、図６（Ｊ）の構造上にＳｉＯ２膜３１を形成する。次いで、図６（Ｌ）の工程では、ＳｉＯ２膜３１を貫通して、Ｗプラグ１７Ａ、ローカル配線パターン３０Ｂ及びＷプラグ１７Ｃを露出するコンタクトホール３２Ａ，３２Ｂ及び３２Ｃを形成する。
【００４９】
図６（Ｌ）の工程の後、コンタクトホール３２Ａ，３２Ｂ及び３２Ｃにそれぞれ対応して、電極（図示せず）を形成する。以上に説明した工程について、必要に応じて層間絶縁膜及びローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することができる。
【００５０】
以上、本発明の実施の形態を説明してきたが、本発明は上記実施の形態に限定されず、デバイス構造の変更及び／又は製造プロセスにおける設定パラメータ等の変更等があってもよい。以下、これらの点について説明する。
【００５１】
たとえば、上記第１及び第２実施の形態では、核形成層５及び核形成パターン２２ＡとしてＴｉＰｂを使用している。本発明はこれに限定されず、強誘電体材料の結晶性の向上に寄与することができる物質であればよい。たとえば、ＰｂＴｉ合金のターゲットの替わりにＰｂＴｉＺｒ合金のターゲットを使用してチタンリッチなＰｂＴｉＺｒ核形成層を成膜してもよい。また、Ｔｉ又はＴｉＺｒ層を１〜２０ｎｍの膜厚に堆積した後に、Ｐｂ層を１〜２０ｎｍの膜厚（典型的には５ｎｍ）に堆積してもよい。なお、本件明細書及び特許請求の範囲で「ＰｂＴｉＺｒ合金のターゲット」という場合は、その主要成分がＰｂ、Ｔｉ，Ｚｒの合金であるという意味であって、微量の不純物の混入を排除する趣旨ではない。
【００５２】
また、上記第１及び第２実施の形態では、核形成層は、下部電極の界面の安定を図るために、下部電極とＰＺＴ膜又はＰＺＴパターンの間に設けられている。本発明はこれに限定されず、上部電極の界面の安定を図るために、上部電極７とＰＺＴ膜６又はＰＺＴパターン２３Ａの間に設ける構造としてもよい。
【００５３】
図７は、本発明の他の実施の形態による強誘電体キャパシタの構造を説明する図である。図７は図２に対応しており、図２に示した構成と同じ構成には同じ符号を付して説明を省略する。
【００５４】
本実施の形態では、ＰＺＴ膜６上には、ＴｉＰｂ合金をスパッタリングのターゲットにしてＴｉＰｂが堆積され、アニーリングによりＴｉＰｂ核形成層８が形成される。このＴｉＰｂ核形成層８により、上部電極界面が安定してＰＺＴ膜６中に結晶欠陥ができ難くなるため、ＰＺＴ膜６の疲労特性等が向上する。上述したように、この場合にも核形成層８には、チタンリッチなＰｂＴｉＺｒ核形成層を設けてもよいし、また、Ｔｉ又はＴｉＺｒ層を堆積した後に、Ｐｂ層を堆積してもよい。
（付記１） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンと鉛を含む物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記２） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記３） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンを含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上に鉛を含む物質を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記４） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンと鉛を含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上にチタンと鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５５】
（付記５） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程のより酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５６】
（付記６） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンを含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上に鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられた物質層の上にチタンを含む物質層を堆積する第３堆積工程と、
前記第３堆積工程により堆積された物質層を酸化する第３酸化工程と、
前記第３酸化工程により酸化された物質層の上に鉛を含む物質層を堆積する第４堆積工程と、
前記第４堆積工程により堆積された物質層を酸化する第４酸化工程と、
前記第４酸化工程により酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５７】
（付記７） 前記チタンと鉛を含む物質層、又は前記チタン、ジルコニウム及び鉛を含む物質層、又は前記チタンを含む物質層及び前記鉛を含む物質層は、スパッタリングにより堆積される、請求項１乃至３のいずれか記載の半導体装置の製造方法。
（付記８） 前記下部電極は、イリジウム又はイリジウム酸化物を含む、請求項１乃至３、付記４乃至７のいずれか記載の半導体装置の製造方法。
【００５８】
【発明の効果】
本発明によれば、下部電極とＰＺＴ層の間、さらにはＰＺＴ層と上部電極の間に核形成層をスパッタリング法により設けることで、ＰＺＴ層における強誘電体材料の疲労特性を向上することができる。また、スパッタリング法のみを採用する効率的な製造プロセスにより、本強誘電体キャパシタを実現することができる。
【図面の簡単な説明】
【図１】従来の従来のFeRAMのデバイス構造を説明する図である。
【図２】本発明の第１実施の形態による強誘電体キャパシタの構造を説明する図である。
【図３】（Ａ）〜（Ｃ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その１）である。
【図４】（Ｄ）〜（Ｆ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その２）である。
【図５】（Ｇ）〜（Ｉ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その３）である。
【図６】（Ｊ）〜（Ｌ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その４）である。
【図７】本発明の他の実施の形態による強誘電体キャパシタの構造を説明する図である。
【符号の説明】
１，１１，１１１ シリコン（Ｓｉ）基板
２，１２，１１２ シリコン酸化膜（ＳｉＯ２）層
３ イリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯｘ）層
４ 白金（Ｐｔ）層
５，８ ＰｂＴｉＯｘ核形成層
６ チタン酸ジルコル酸鉛（ＰＺＴ）層
７ Ｉｒ、ＩｒＯ２又はＰｔ層（下部電極）
１１Ａ，１１１Ａ ｐ型ウェル
１１Ｂ ｎ型ウェル
１１ａ，１１ｂ，１１１Ｂ，１１１Ｃ ｎ型拡散領域
１１ｃ，１１ｄ ｐ型拡散領域
１２ フィールド酸化膜
１３，１１３ ゲート電極
１４Ａ，１４Ｂ ポリシリコンゲート電極
１４Ｃ，１４Ｄ ポリシリコン配線パターン
１５ ＳｉＯＮ膜
１６ ＳｉＯ２膜
１７Ａ〜１７Ｄ Ｗプラグ
１８ ＳｉＯＮ酸化防止膜
１９ ＳｉＯ２膜
２０ Ｉｒ又はＩｒＯｘ膜
２１ Ｐｔ膜
２２ 核形成層
２３ ＰＺＴ膜
２４ 上部電極層
２５ エンキャップ層
２６，１１４ ＳｉＯ２膜
２７ ＳＯＧ膜
２８，１１８ 層間絶縁膜
２９Ａ〜２９Ｄ，１１８Ａ，１１８Ｂ コンタクトホール
３０Ａ〜３０Ｄ，１１９Ａ ローカル配線パターン
１２０ パッシベーション膜
１１９Ｂ ビット線パターン
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、強誘電体材料の結晶性を向上し、強誘電体特性を向上することができる強誘電体メモリ（FeRAM：Ferro-electric RAM）の製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリは、低電力、高速処理、及び不揮発性を有するメモリとして注目されている。このメモリは、強誘電体材料の残留分極を利用したメモリであり、従来のEEPROM（Electrically Erasable Programmable ROM）に比べて書き換えが速く、書き換え回数も３〜７桁ぐらい多くすることができる利点がある。したがって、FeRAMの実用化は、ストレージメモリとワーキングメモリの両方の働きをすることができることから、システム設計に非常に有利となる。
【０００３】
図１は、従来のFeRAMのデバイス構造を説明する図である。このFeRAM１０は、ｐ型又はｎ型のシリコン基板１１１上に形成されるメモリセルトランジスタを含んでいる。
【０００４】
図１にはかかるセル構造の断面が示されており、この構造は通常のＣＭＯＳプロセスと同様なプロセスにより形成できる。すなわち、シリコン基板１１１上にｐ型ウェル１１１Ａが形成され、ｐ型ウェル１１１Ａの上にはフィールド酸化膜１１２により画定される活性領域が形成されている。また、シリコン基板１１１上には、先の活性領域に対応してゲート電極１１３が設けられており、FeRAMのワード線を構成している。
【０００５】
さらに、シリコン基板１１１とゲート電極１１３との間にはゲート酸化膜（図示せず）が設けられている。ｐ型ウェル１１１Ａ内には、ｎ＋型の拡散領域１１１Ｂ及び１１１Ｃがメモリセルのソース領域及びドレイン領域として、ゲート電極１１３の両側に形成されている。したがって、チャネル領域は、拡散領域１１１Ｂ及び拡散領域１１１Ｃの間のｐ型ウェル１１１Ａにおいて形成される。
【０００６】
なお、ゲート電極１１３は、活性領域に対応して、シリコン基板１１１の表面を覆うように設けられるＣＶＤ酸化膜１１４により覆われている。ＣＶＤ酸化膜１１４上にはＰｔ／Ｔｉ構造を有する下側電極１１５が形成されている。下側電極１１５は、ＦｅＲＡＭのドライブ線を構成する。
【０００７】
下側電極１１５上にはＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ３）あるいはＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ３）よりなる強誘電体膜１１６が形成されており、強誘電体膜１１６上にはＰｔ等よりなる上側電極１１７が形成されている。下側電極１１５、強誘電体膜１１６及び上側電極１１７は、強誘電体キャパシタを形成しており、強誘電体キャパシタ全体は別の層間絶縁膜１１８により覆われる。
【０００８】
層間絶縁膜１１８上には上側電極１１７を露出するコンタクトホール１１８Ａが形成されており、さらに、拡散領域１１１Ｂ，１１１Ｃを露出するコンタクトホール１１８Ｂ，１１８Ｃがそれぞれ形成されている。また、層間絶縁膜１１８上にはコンタクトホール１１８Ａとコンタクトホール１１８Ｂとを電気的に接続するように、Ａｌ合金よりなるローカル配線パターン１１９Ａが形成されている。
【０００９】
さらに、コンタクトホール１１８Ｃで拡散領域１１１Ｃと電気的にコンタクトするように、層間絶縁膜１１８上には、Ａｌ合金よりなるビット線パターン１１９Ｂが形成されている。ローカル配線パターン１１９Ａとビット線パターン１１９Ｂとはパッシベーション膜１２０により覆われている。図１に示すように、従来のFeRAMでは、イリジウムＩｒを含む下側電極１１５上にチタン酸ジルコン酸鉛Ｐｂ（Ｔｉ，Ｚｒ）Ｏ３（以下、ＰＺＴと呼ぶ）を主体とする強誘電体薄膜を堆積させてキャパシタを構成している。
【００１０】
このキャパシタに関して、強誘電体結晶の緻密性の低下、及び強誘電体の疲労を抑制する提案がこれまでなされている。特開平８−３３５６７６号公報、特開平１０−１２８３２号公報、特開平１０−５０９６０号公報及び特開平１０−１７３１４０号公報等では、ＰＺＴと下側電極の間にＴｉ又はＴｉＯｘからなる核形成層を設けることにより、ＰＺＴの結晶性を向上し、強誘電体特性を向上する技術が開示されている。
【００１１】
一方、特開平７−９９２５２号公報、特開平６−３４９３２４号公報、及び特開２０００−４４２３９号公報には、上記核形成層としてチタン酸鉛ＰｂＴｉＯ３（以下、ＰＴＯと呼ぶ）結晶を用いる技術が開示されている。
【００１２】
【発明が解決しようとする課題】
上記公知技術に関して、核形成層の厚さは、Ｔｉを使用した場合で１〜１０ｎｍ、ＴｉＯｘを使用した場合で０．０１〜１０ｎｍであり、最適には２〜３ｎｍ程度である。
【００１３】
このＴｉ又はＴｉＯｘ層が薄い場合には、この上に堆積されるＰＺＴ中のＰｂがＴｉ又はＴｉＯｘ層へ拡散し、Ｔｉ又はＴｉＯｘ層はＰＺＴ層に変化する。しかし、Ｔｉ又はＴｉＯｘ層が厚い場合には、下側電極とＰＺＴとの間にＴｉＯｘ層が残る。この場合、ＰＺＴ成膜後に通常雰囲気中でアニール処理されるので、Ｔｉ層の場合もＴｉＯｘ層になる。このＴｉＯｘ層は、常誘電体であるために強誘電体キャパシタとしての特性が著しく劣化する。したがって、ウェハ全体でＴｉ層又はＴｉＯｘ層の厚さ厳密に制御することが必要となる。
【００１４】
一方、ＰＴＯを使用した核形成層は、これまで主にＣＳＤ（Chemical Solution Deposition）法、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法により作成されている。ＰＺＴの成膜では、スパッタリング法が用いられる場合があるが、スパッタリング法に従うＰＴＯターゲットを作成することができないという問題がある。これは、作製時にはＰＴＯ多結晶ターゲットを高温で作製するものの、室温に冷却する時にキュリー点温度で結晶の相転移が起こり、ターゲットが割れてしまうことによる。このために、スパッタリング法では、ＰＴＯ核形成層を堆積することはできなかった。
【００１５】
本発明の目的は、ＰＺＴの結晶性を向上することにより、強誘電体特性を向上することができる半導体装置の製造方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明の強誘電体キャパシタを有する半導体装置の製造方法は、下部電極の上にチタンと鉛を含む物質層を堆積する工程と、前記堆積された物質層を酸化する工程と、前記酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、前記チタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備えるものである。
【００１７】
また、他の観点において、上記堆積工程及び酸化工程として、下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する工程、及び前記堆積された物質層を酸化する工程、を備えていてもよい。
【００１８】
さらに、他の観点において、上記堆積工程及び酸化工程として、下部電極の上にチタンを含む物質層を堆積する工程、前記堆積された物質層を酸化する工程、前記酸化された物質層の上に鉛を含む物質層を堆積する工程、及び前記堆積された物質層を酸化する工程、を備えていてもよい。
【００１９】
上記製造方法において、前記チタンと鉛を含む物質層、又は前記チタン、ジルコニウム及び鉛を含む物質層、又は前記チタンを含む物質層及び前記鉛を含む物質層は、スパッタリングにより堆積される。
【００２０】
本発明は、ＰｂＴｉ合金、あるいはＰｂＺｒＴｉがスパッタリング法でも簡単に成膜することができる点に着目している。ＰｂＴｉ合金の酸化物又はチタンリッチなＰｂＺｒＴｉの酸化物を核形成層とすることで、Ｔｉ層が厚い場合でもＴｉＯｘがＰＴＺ層と下部電極間に生じることがなく、その後のプロセスに弊害をもたらすこともない。
【００２１】
上記核形成層を用いることによりＰＺＴは結晶性が緻密化する。この結晶性は核形成層の厚さ等に依存するものであり、膜厚に対してマージンが大きく、ウェハ全体に結晶性の良いＰＺＴを再現性良く堆積することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面と対応して詳細に説明する。
【００２３】
図２は、本発明の第１実施の形態による強誘電体キャパシタの構造を説明する図である。
【００２４】
本強誘電体キャパシタは、シリコン（Ｓｉ）基板１上にシリコン酸化膜層（ＳｉＯ２）２が設けられている。本実施の形態では、ＳｉＯ２膜層２は、約５００ｎｍの膜厚に形成される。
【００２５】
ＳｉＯ２膜層２の上には、本強誘電体キャパシタの下部電極の一部を構成するイリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯｘ）層３が設けられている。本実施の形態では、Ｉｒ又はＩｒＯｘは、ＤＣスパッタリング法によりスパッタリングパワー１〜５ｋＷで堆積される。このスパッタリングでは、Ｉｒ層を形成する場合にはアルゴン分圧は０．１〜１Ｐａ、ＩｒＯｘ層を形成する場合には酸素及びアルゴンのトータル分圧は０．１〜１Ｐａである。
【００２６】
Ｉｒ又はＩｒＯｘ層３の上には、下部電極の一部を構成する白金（Ｐｔ）層４が設けられている。本実施の形態では、Ｐｔは、ＤＣスパッタリング法により堆積され、１００〜２００ｎｍの膜厚に形成される。
【００２７】
Ｐｔ層４の上には、後述するチタン酸ジルコル酸鉛（ＰＺＴ）層６の核成長を助長するためのチタン酸鉛（ＰｂＴｉOｘ）核形成層５が設けられている。ＴｉＰｂは、チタン鉛（ＴｉＰｂ）合金をターゲットにしてＤＣスパッタリング法によりスパッタリングパワー１〜５ｋＷで堆積され、１〜３０ｎｍの膜厚（典型的には２〜１０ｎｍ）に形成される。このスパッタリングにおけるアルゴン分圧は０．１〜１Ｐａである。ＴｉＰｂ合金のスパッタリング後、アニーリングによる酸化処理が行われる。この処理はランプ加熱炉で行われ、酸素雰囲気中で温度６５０〜７５０℃、０．５〜３分間行われる。これによりＴｉＰｂ層は、ＰｂＴｉＯｘ核形成層となる。なお、本件明細書及び特許請求の範囲で「チタン鉛合金のターゲット」あるいは「ＴｉＰｂ合金のターゲット」という場合は、その主要成分がチタン鉛合金であるという意味であって、微量の不純物の混入を排除する趣旨ではない。
【００２８】
ＰｂＴｉＯｘ核形成層５の上には、ＰＺＴ層６が設けられている。ＰＺＴは、ＲＦスパッタリング法によりスパッタリングパワー１〜５ｋWで堆積され、５０〜２００ｎｍ（典型的には１００〜１５０ｎｍ）の膜厚に形成される。このスパッタリングにおけるアルゴン分圧は０．５〜３Ｐａである。
【００２９】
該ＰＺＴ層６の上には、Ｉｒ，ＩｒＯｘ又はＰｔ層７が上部電極として設けられている。Ｉｒ，ＩｒＯｘ又はＰｔは、ＤＣスパッタリング法により堆積され、次いでアニーリング処理される。この処理はランプ加熱炉又は電熱炉（furnace）で行われ、酸素雰囲気中で温度６５０〜７５０℃で行われる。
【００３０】
このように、本実施の形態による強誘電体キャパシタは、下部電極の一部を形成するＰｔ層４とＰＺＴ層６の間に、スパッタリング法により核形成層５を設けることで、ＰＺＴ層６における強誘電体材料の疲労特性を向上することができる。これにより、スパッタリング法を一貫して採用する効率的な製造プロセスにより、本強誘電体キャパシタを実現することができる。
【００３１】
図３〜図６は、本発明の第２実施の形態による半導体装置の製造工程を説明する図である。本実施の形態による半導体装置は、第１実施の形態で示した強誘電体キャパシタ（図１参照）を有する強誘電体メモリである。なお、図３〜図６における同じ構成には同じ符号を付して説明を省略する。
【００３２】
図３（Ａ）は、通常のＣＭＯＳ工程、ＣＶＤ法によりＳｉＯＮ膜１５及びＳｉＯ２膜１６を順に設ける工程、さらにはＷプラグ１７Ａ〜１７Ｅを設ける工程が終了した状態を示しており、いわば、本実施の形態による製造方法の前提となる構造を示している。
【００３３】
はじめに、ＣＭＯＳ工程に関して簡単に説明する。ｐ型又はｎ型のＳｉ基板１１上にはｐ型ウェル１１Ａ及びｎ型ウェル１１Ｂが形成されている。さらに、Ｓｉ基板１１は、各ウェル１１Ａ及び１１Ｂの活性領域を画定するフィールド酸化膜１２により覆われている。ｐ型ウェル１１Ａ及びｎ型ウェル１１Ｂの各活性領域上にはゲート酸化膜１３が形成されている。ｐ型ウェル１１Ａにおいてゲート酸化膜１３上にはｐ型ポリシリコンゲート電極１４Ａが形成されており、ｎ型ウェル１１Ｂにおいてゲート酸化膜１３上にはｎ型ポリシリコンゲート電極１４Ｂが形成されている。ポリシリコンゲート電極１４Ａ又は１４Ｂと同様に、フィールド酸化膜１２上にはポリシリコン配線パターン１４Ｃ，１４Ｄが延在している。また、ｐ型ウェル１１Ａの活性領域中にはｎ型の不純物をイオン注入することにより、ｎ型拡散領域１１ａ，１１ｂが形成されており、ｎ型ウェル１１Ｂの活性領域中にはｐ型拡散領域１１ｃ，１１ｄが形成されている。
【００３４】
つぎに、ＳｉＯＮ膜１５及びＳｉＯ２膜１６を順に設ける工程に関して説明する。上記ＣＭＯＳ工程後の構造上に、ＣＶＤ法によりＳｉＯＮ膜１５を堆積し、さらにその上にＣＶＤ法によりＳｉＯ２膜１６を堆積する。ここで、ＣＭＰ法により、ＳｉＯＮ膜１５をストッパとしてＳｉＯ２膜１６を研磨して平坦化する。次いで、平坦化されたＳｉＯ２膜１６中に、コンタクトホール（図示せず）をそれぞれ拡散領域１１ａ，１１ｂ，１１ｃ及び１１ｄが露出されるように形成する。
【００３５】
最後に、上記工程後の構造上に、上記コンタクトホールを埋めるようにＷ層（図示せず）を堆積し、さらに、ＳｉＯ２膜１６をストッパとしてＣＭＰ法により該Ｗ層を研磨して平坦化する。これにより、各コンタクトホールにそれぞれ対応してＷプラグ１７Ａ〜１７Ｅが形成される。
【００３６】
つぎに、図３（Ｂ）の工程では、図３（Ａ）の構造上に、ＳｉＯＮからなる酸化防止膜１８及びＳｉＯ２膜１９を形成し、さらにＮ２雰囲気中で熱処理を行い、脱ガスを十分に行う。
【００３７】
つぎに、図３（Ｃ）の工程では、図３（Ｂ）の構造上に、ＤＣスパッタリングにより、Ｉｒ又はＩｒＯｘ膜２０及びＰｔ膜２１を堆積し、強誘電体キャパシタの下部電極として形成する。さらに、Ｐｔ膜２１の堆積の後、ＴｉＰｂ合金をターゲットとしてスパッタリングを行い、次いで堆積されたＴｉＰｂ膜に対してアニーリングによる酸化処理を行う。これにより該ＴｉＰｂ膜が酸化され核形成層２２が形成される。その後、該核形成層２２上に強誘電体キャパシタ絶縁膜としてのＰＺＴ膜２３を形成する。
【００３８】
さらに、ＰＺＴ膜２３の堆積後、酸素雰囲気中で急速熱処理工程を行い、ＰＺＴ膜２３を結晶化すると同時に、酸素欠損の補償を行う。上記急速熱処理工程の後、ＤＣスパッタリング法により、ＰＺＴ膜２３上にＩｒ、ＩｒＯ２又はＰｔ膜２４を堆積して上部電極層を形成する。
【００３９】
つぎに、図４（Ｄ）の工程では、上部電極層２４上にレジストパターンを形成し、該パターンをマスクにして上部電極層２４をドライエッチングする。これにより、上部電極層２４に対応した上部電極パターン２４ＡがＰＺＴ膜２３上に形成される。さらに、上部電極パターン２４Ａの形成の後、酸素雰囲気中でアニール処理を行い、上部電極層２４のスパッタリング及びパターニングの際にＰＺＴ膜２３に生じた損傷を消滅させる。
【００４０】
つぎに、図４（Ｅ）の工程では、強誘電体キャパシタのキャパシタ絶縁膜パターンに対応したレジストパターンをＰＺＴ膜２３及び核形成層２２上に形成し、該パターンをマスクにしてＰＺＴ膜２３及び核形成層２２をドライエッチングする。これにより、ＰＺＴ膜２３及び核形成層２２の各々に対応したＰＺＴパターン２３Ａ、核形成パターン２２Ａが形成される。
【００４１】
さらに、Ｉｒ又はＩｒＯ２膜上にＰＺＴパターン２３Ａを覆うように、ＰＺＴ層２３と同じ材料からなるエンキャップ層２５を形成する。このエンキャップ層２５は、ＰＺＴ層２３と同じ条件でのスパッタリングにより堆積し、さらに、酸素雰囲気中での急速熱処理により形成する。このエンキャップ層２５により、ＰＺＴパターン２３Ａを還元作用から保護することができる。
【００４２】
つぎに、図４（Ｆ）の工程では、下部電極層２０，２１上、すなわちエンキャップ層２５上に下部電極パターンの形状に対応したレジストパターンを形成し、該レジストパターンをマスクにしてエンキャップ層２５及び下部電極２０，２１をドライエッチングによりパターニングしてエンキャップパターン２５Ａ及び下部電極パターン２２Ａを形成する。
【００４３】
さらに、下部電極２０，２１のパターニングの後、レジストパターンを除去する。次いで、酸素雰囲気中での熱処理を行うことにより、上記ドライエッチング時にＰＺＴパターン２３Ａ中に生じた損傷を解消する。
【００４４】
つぎに、図５（Ｇ）の工程では、図４（Ｆ）の構造上に、ＣＶＤ法によりＳｉＯ２膜２６を堆積し、さらに該ＳｉＯ２膜２６上にＳＯＧ膜２７を堆積して段差を緩和する。このＳｉＯ２膜２６及びＳＯＧ膜２７は層間絶縁膜２８を構成する。
【００４５】
つぎに、図５（Ｈ）の工程では、図５（Ｇ）の構造上に、層間絶縁膜２８を貫通して、上部電極パターン２４Ａを露出するコンタクトホール２９Ａ、及び下部電極パターン２１Ａを露出するコンタクトホール２９Ｂを形成する。さらに、コンタクトホールのドライエッチングの後、酸素雰囲気中で熱処理を行うことにより、ドライエッチングに伴ってＰＺＴパターン２３Ａに生じた欠陥を解消する。
【００４６】
つぎに、図５（Ｉ）の工程では、層間絶縁膜２８、ＳｉＯ２膜１９及びＳｉＯＮ酸化防止膜１８を貫通して、Ｗプラグ１７Ｂ及び１７Ｄを露出するコンタクトホール２９Ｃ及び２９Ｄを形成する。
【００４７】
つぎに、図６（Ｊ）の工程では、コンタクトホール２９Ａとコンタクトホール２９Ｃとを電気的に接続するローカル配線パターン３０ＡをＴｉＮ膜により形成する。同様にして、コンタクトホール２９Ｂ，２９Ｄの上にも、ローカル配線パターン３０Ｂ，３０Ｄを形成する。
【００４８】
最後に、図６（Ｋ）の工程では、図６（Ｊ）の構造上にＳｉＯ２膜３１を形成する。次いで、図６（Ｌ）の工程では、ＳｉＯ２膜３１を貫通して、Ｗプラグ１７Ａ、ローカル配線パターン３０Ｂ及びＷプラグ１７Ｃを露出するコンタクトホール３２Ａ，３２Ｂ及び３２Ｃを形成する。
【００４９】
図６（Ｌ）の工程の後、コンタクトホール３２Ａ，３２Ｂ及び３２Ｃにそれぞれ対応して、電極（図示せず）を形成する。以上に説明した工程について、必要に応じて層間絶縁膜及びローカル配線パターンを形成する工程を繰り返すことにより、多層配線構造を形成することができる。
【００５０】
以上、本発明の実施の形態を説明してきたが、本発明は上記実施の形態に限定されず、デバイス構造の変更及び／又は製造プロセスにおける設定パラメータ等の変更等があってもよい。以下、これらの点について説明する。
【００５１】
たとえば、上記第１及び第２実施の形態では、核形成層５及び核形成パターン２２ＡとしてＴｉＰｂを使用している。本発明はこれに限定されず、強誘電体材料の結晶性の向上に寄与することができる物質であればよい。たとえば、ＰｂＴｉ合金のターゲットの替わりにＰｂＴｉＺｒ合金のターゲットを使用してチタンリッチなＰｂＴｉＺｒ核形成層を成膜してもよい。また、Ｔｉ又はＴｉＺｒ層を１〜２０ｎｍの膜厚に堆積した後に、Ｐｂ層を１〜２０ｎｍの膜厚（典型的には５ｎｍ）に堆積してもよい。なお、本件明細書及び特許請求の範囲で「ＰｂＴｉＺｒ合金のターゲット」という場合は、その主要成分がＰｂ、Ｔｉ，Ｚｒの合金であるという意味であって、微量の不純物の混入を排除する趣旨ではない。
【００５２】
また、上記第１及び第２実施の形態では、核形成層は、下部電極の界面の安定を図るために、下部電極とＰＺＴ膜又はＰＺＴパターンの間に設けられている。本発明はこれに限定されず、上部電極の界面の安定を図るために、上部電極７とＰＺＴ膜６又はＰＺＴパターン２３Ａの間に設ける構造としてもよい。
【００５３】
図７は、本発明の他の実施の形態による強誘電体キャパシタの構造を説明する図である。図７は図２に対応しており、図２に示した構成と同じ構成には同じ符号を付して説明を省略する。
【００５４】
本実施の形態では、ＰＺＴ膜６上には、ＴｉＰｂ合金をスパッタリングのターゲットにしてＴｉＰｂが堆積され、アニーリングによりＴｉＰｂ核形成層８が形成される。このＴｉＰｂ核形成層８により、上部電極界面が安定してＰＺＴ膜６中に結晶欠陥ができ難くなるため、ＰＺＴ膜６の疲労特性等が向上する。上述したように、この場合にも核形成層８には、チタンリッチなＰｂＴｉＺｒ核形成層を設けてもよいし、また、Ｔｉ又はＴｉＺｒ層を堆積した後に、Ｐｂ層を堆積してもよい。
（付記１） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンと鉛を含む物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記２） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記３） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンを含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上に鉛を含む物質を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
（付記４） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンと鉛を含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上にチタンと鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５５】
（付記５） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上にチタン、ジルコニウム及び鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程のより酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５６】
（付記６） 強誘電体キャパシタを有する半導体装置の製造方法であり、
下部電極の上にチタンを含む物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上に鉛を含む物質層を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられた物質層の上にチタンを含む物質層を堆積する第３堆積工程と、
前記第３堆積工程により堆積された物質層を酸化する第３酸化工程と、
前記第３酸化工程により酸化された物質層の上に鉛を含む物質層を堆積する第４堆積工程と、
前記第４堆積工程により堆積された物質層を酸化する第４酸化工程と、
前記第４酸化工程により酸化された物質層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
【００５７】
（付記７） 前記チタンと鉛を含む物質層、又は前記チタン、ジルコニウム及び鉛を含む物質層、又は前記チタンを含む物質層及び前記鉛を含む物質層は、スパッタリングにより堆積される、請求項１乃至３のいずれか記載の半導体装置の製造方法。
（付記８） 前記下部電極は、イリジウム又はイリジウム酸化物を含む、請求項１乃至３、付記４乃至７のいずれか記載の半導体装置の製造方法。
【００５８】
【発明の効果】
本発明によれば、下部電極とＰＺＴ層の間、さらにはＰＺＴ層と上部電極の間に核形成層をスパッタリング法により設けることで、ＰＺＴ層における強誘電体材料の疲労特性を向上することができる。また、スパッタリング法のみを採用する効率的な製造プロセスにより、本強誘電体キャパシタを実現することができる。
【図面の簡単な説明】
【図１】従来の従来のFeRAMのデバイス構造を説明する図である。
【図２】本発明の第１実施の形態による強誘電体キャパシタの構造を説明する図である。
【図３】（Ａ）〜（Ｃ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その１）である。
【図４】（Ｄ）〜（Ｆ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その２）である。
【図５】（Ｇ）〜（Ｉ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その３）である。
【図６】（Ｊ）〜（Ｌ）は、本発明の第２実施の形態による半導体装置の製造プロセスを説明する図（その４）である。
【図７】本発明の他の実施の形態による強誘電体キャパシタの構造を説明する図である。
【符号の説明】
１，１１，１１１ シリコン（Ｓｉ）基板
２，１２，１１２ シリコン酸化膜（ＳｉＯ２）層
３ イリジウム（Ｉｒ）又は酸化イリジウム（ＩｒＯｘ）層
４ 白金（Ｐｔ）層
５，８ ＰｂＴｉＯｘ核形成層
６ チタン酸ジルコル酸鉛（ＰＺＴ）層
７ Ｉｒ、ＩｒＯ２又はＰｔ層（下部電極）
１１Ａ，１１１Ａ ｐ型ウェル
１１Ｂ ｎ型ウェル
１１ａ，１１ｂ，１１１Ｂ，１１１Ｃ ｎ型拡散領域
１１ｃ，１１ｄ ｐ型拡散領域
１２ フィールド酸化膜
１３，１１３ ゲート電極
１４Ａ，１４Ｂ ポリシリコンゲート電極
１４Ｃ，１４Ｄ ポリシリコン配線パターン
１５ ＳｉＯＮ膜
１６ ＳｉＯ２膜
１７Ａ〜１７Ｄ Ｗプラグ
１８ ＳｉＯＮ酸化防止膜
１９ ＳｉＯ２膜
２０ Ｉｒ又はＩｒＯｘ膜
２１ Ｐｔ膜
２２ 核形成層
２３ ＰＺＴ膜
２４ 上部電極層
２５ エンキャップ層
２６，１１４ ＳｉＯ２膜
２７ ＳＯＧ膜
２８，１１８ 層間絶縁膜
２９Ａ〜２９Ｄ，１１８Ａ，１１８Ｂ コンタクトホール
３０Ａ〜３０Ｄ，１１９Ａ ローカル配線パターン
１２０ パッシベーション膜
１１９Ｂ ビット線パターン
Claims (3)
- 強誘電体キャパシタを有する半導体装置の製造方法であり、
スパッタ法においてＴｉＰｂ合金ターゲットを用いて下部電極の上にチタン鉛合金の物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。 - 強誘電体キャパシタを有する半導体装置の製造方法であり、
スパッタ法においてＰｂＺｒＴｉ合金のターゲットを用いて下部電極の上にチタン、ジルコニウム及び鉛の合金のチタンリッチな物質層を堆積する堆積工程と、
前記堆積工程により堆積された物質層を酸化する酸化工程と、
前記酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。 - 強誘電体キャパシタを有する半導体装置の製造方法であり、
スパッタ法において下部電極の上にチタン又はチタンジルコニウムの物質層を堆積する第１堆積工程と、
前記第１堆積工程により堆積された物質層を酸化する第１酸化工程と、
前記第１酸化工程により酸化された物質層の上にスパッタ法において鉛を堆積する第２堆積工程と、
前記第２堆積工程により堆積された物質層を酸化する第２酸化工程と、
前記第２酸化工程により酸化された物質層の上にチタン酸ジルコン酸鉛層を設ける工程と、
前記工程により設けられたチタン酸ジルコン酸鉛層の上に上部電極を設ける工程と、を備える半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230046A JP4822625B2 (ja) | 2001-07-30 | 2001-07-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001230046A JP4822625B2 (ja) | 2001-07-30 | 2001-07-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003046064A JP2003046064A (ja) | 2003-02-14 |
| JP4822625B2 true JP4822625B2 (ja) | 2011-11-24 |
Family
ID=19062314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001230046A Expired - Fee Related JP4822625B2 (ja) | 2001-07-30 | 2001-07-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4822625B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005183842A (ja) * | 2003-12-22 | 2005-07-07 | Fujitsu Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000082796A (ja) * | 1991-09-25 | 2000-03-21 | Seiko Epson Corp | 半導体装置 |
| JPH0799252A (ja) * | 1993-06-22 | 1995-04-11 | Sharp Corp | 強誘電体膜の製造方法及びそれを用いた半導体装置 |
| JP3496528B2 (ja) * | 1998-07-28 | 2004-02-16 | ヤマハ株式会社 | 強誘電体メモリ及びその製造方法 |
-
2001
- 2001-07-30 JP JP2001230046A patent/JP4822625B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003046064A (ja) | 2003-02-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100729231B1 (ko) | 강유전체 구조물, 강유전체 구조물의 형성 방법, 강유전체구조물을 구비하는 반도체 장치 및 그 제조 방법 | |
| US6172386B1 (en) | Ferroelectric memory device | |
| KR100343287B1 (ko) | 고집적 강유전체 메모리 소자의 형성 방법 | |
| JPH1117124A (ja) | 半導体装置およびその製造方法 | |
| JP4467229B2 (ja) | 半導体素子の製造方法 | |
| KR100830108B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| US7573120B2 (en) | Semiconductor device and method of manufacturing the same | |
| JP2003068991A (ja) | 半導体装置及びその製造方法 | |
| JP4105656B2 (ja) | 半導体装置及びその製造方法 | |
| JP2000349257A (ja) | 薄膜キャパシタ及びその製造方法 | |
| JP3623427B2 (ja) | 強誘電体容量を有する半導体装置の製造方法 | |
| JP4822625B2 (ja) | 半導体装置の製造方法 | |
| US20050110062A1 (en) | Semiconductor device and method for manufacturing the same | |
| JP2006269800A (ja) | 半導体装置 | |
| JP2005116546A (ja) | 半導体装置およびその製造方法 | |
| JP4095582B2 (ja) | 半導体装置及びその製造方法 | |
| JP2006147935A (ja) | 半導体装置 | |
| JP2006186260A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2005129852A (ja) | 半導体装置 | |
| JP3144405B2 (ja) | 半導体記憶装置の製造方法 | |
| JPH11238855A (ja) | 半導体装置およびその製造方法 | |
| KR100321699B1 (ko) | 니오비움-탄탈륨합금접착막을이용한강유전체캐패시터형성방법 | |
| JP4718193B2 (ja) | 半導体装置の製造方法 | |
| KR100529392B1 (ko) | 강유전체 메모리 소자의 제조방법 | |
| JP2005026331A (ja) | 半導体装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080526 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100630 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100825 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110524 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110722 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110809 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110906 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140916 Year of fee payment: 3 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |