JP2003533021A - キャパシタ構造の製造方法 - Google Patents

キャパシタ構造の製造方法

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JP2003533021A JP2001581329A JP2001581329A JP2003533021A JP 2003533021 A JP2003533021 A JP 2003533021A JP 2001581329 A JP2001581329 A JP 2001581329A JP 2001581329 A JP2001581329 A JP 2001581329A JP 2003533021 A JP2003533021 A JP 2003533021A
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Abstract

(57)【要約】 本発明によって、次の工程を備える少なくとも１つのキャパシタ構造の製造方法を提供する。すなわち、基板を提供し、第１電極を基板上に生成し、マスクを生成する。このとき、第１電極をマスクの開口部に配置する。さらに、少なくとも１つの誘電層と第２電極用の少なくとも１つの伝導層を形成する。このとき、マスクの開口部に形成された伝導層の表面を、マスクの表面下においてほぼ配置し、研磨することによって、伝導層および誘電層をパターン化する。これにより、キャパシタ構造を生成する。

Description

【発明の詳細な説明】
本発明は、キャパシタ構造の製造方法に関するものである。特に本発明は、強
誘電キャパシタ構造、すなわち誘電率の高い誘電体を備えるキャパシタ構造の製
造方法に関するものである。
【０００１】 メモリーセルのメモリーキャパシタに蓄積された電荷を再生可能なように読み
出すためには、少なくとも３０ｆＦのメモリーキャパシタの容量が必要である。
同時に、メモリー密度を高めるために、キャパシタの横幅を絶えず縮小する必要
がある。メモリーセルのキャパシタに関するこれらの相反する要求の結果、キャ
パシタの横幅は狭いが十分なキャパシタ面を提供するために、キャパシタ構造は
ますます複雑になっている（「トレンチキャパシタ」、「スタックドキャパシタ
」、「冠型キャパシタ」）。結果的に、キャパシタの製造時間が増し、それによ
ってますますコスト高になっている。
【０００２】 キャパシタ電極間に位置する誘電層に新たな物質を用いると、キャパシタの容
量を十分確保できる。したがって、近年、従来のシリコン酸化物／シリコン窒化
物に代わる新たな材料、特に誘電率の高い常誘電体および強誘電体を、メモリー
セルのキャパシタ電極間に使用している。これらの新たな材料の比誘電率は、従
来のシリコン酸化物／シリコン窒化物（＜８）よりも明らかに高い（＞２０）。
したがって、これらの材料を用いることによって、同じ容量の場合、メモリーセ
ルの横幅と、必要なキャパシタ面と、それに伴うキャパシタのパターン化の必要
な複雑さとを明らかに減少させることができる。例えば、バリウムストロンチウ
ムチタン酸塩（ＢＳＴ、（Ｂａ、Ｓｒ）ＴｉＯ3）、ジルコン酸チタン酸塩（Ｐ
ＺＴ、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）および／またはランタンをドープされたジルコ
ン酸チタン酸塩またはストロンチウムビスマスタンタル酸塩（ＳＢＴ、ＳｒＢｉ2 Ｔａ2Ｏ9）を使用する。
【０００３】 従来のＤＲＡＭメモリーチップに加えて、将来的には強誘電メモリー構造（い
わゆるＦＲＡＭ）が主流となるだろう。強誘電メモリー構造は、従来のメモリー
構造（例えばＤＲＡＭおよびＳＲＡＭ）と比べて、電圧供給または電流供給を中
断した場合でも、蓄積された情報が失われずに残るという利点を有している。こ
のような強誘電メモリー構造の不揮発性の原因は、強誘電材料の場合、外部電界
によって印加される分極が外部電界をＯＦＦ状態にした場合にもほぼ保持される
ことによる。強誘電メモリー構造用にも、上述したジルコン酸チタン酸塩（ＰＺ
Ｔ、Ｐｂ（Ｚｒ、Ｔｉ）Ｏ3）および／またはランタンをドープされたジルコン
酸チタン酸塩またはストロンチウムビスマスタンタル酸塩（ＳＢＴ、ＳｒＢｉ2
Ｔａ2Ｏ9）のような新たな材料を使用する。
【０００４】 残念ながら、比誘電率の高いパラ電気体および強誘電体を従来のエッチングプ
ロセスによってパターン化するのは非常に困難である。これらの材料を誘電体層
を製造するためにメモリーキャパシタに使用すると、これらの材料は、新たな誘
電体を堆積するために、プロセス工程に適したさらに新たな電極材料を必要とす
る。次に、誘電体を例えば高温で堆積する。この高温によって、すでに基板上に
配されている従来の電極材料（例えばドープされたポリシリコン）が酸化して非
伝導性となる。この非伝導性が、メモリーセルを破損させるのである。
【０００５】 これを酸化に強くするために、および／または、導電性の酸化物を形成するた
めに、４ｄおよび５ｄの遷移金属（特にＲｕ、Ｒｈ、ＰｄおよびＯｓのような貴
金属、および特にＰｔ、ＩｒおよびＩｒＯ2）は、ドープされたシリコン／ポリ
シリコンを電極材料として使用できる有望な候補と見なされる。
【０００６】 残念ながら、集積回路に新たに組み込まれた上述の電極材料はパターン化する
のが非常に困難な部類の材料であることが、分かっている。例えば、これらの材
料は化学的にエッチングが非常に困難な、または、まったくエッチングできない
材料である。なお、この材料の場合、エッチングによる除去は、「反応性の」気
体を使用する場合であっても、エッチングの物理的要因に支配的に基づいている
、あるいはほぼ全面的に基づいている。これにより、エッチングエッジの傾斜は
急ではなく、構造を非常に小さく形成することが困難になる。さらに、エッチン
グエッジにおいて再堆積が見られ、それを除去することも困難なことが多い。
【０００７】 層をパターン化する他の方法を、ＣＭＰプロセス工程（化学的機械研磨、ＵＳ
５、９７６、９２８参照）によって行うことができる。この方法では、フォトリ
ソグラフィー的に容易にパターン化される材料（例えば、シリコン酸化物または
シリコン窒化物）を含んだマスクによって、構造が規定される。このパターン化
される材料を用いて、少なくともマスクの厚さに相当する厚さに層をコーティン
グする。続いて、ＣＭＰ工程では、パターン化される材料をマスクの下へ除去す
る。このようにして、平坦な表面が保たれ、その上で、パターン化される材料が
、マスクの開口領域の構造を規定するのである。
【０００８】 ＣＭＰプロセス工程を用いた除去は、所定の圧力および相対速度に基づいて基
板の上を移動する「パッド」を用いて研磨することによって行われる。ＣＭＰプ
ロセスでは、除去される材料と整合する必要のあるパッドと基板との間に研磨材
（「スラリ」とも呼ばれる）を用いることが重要である。懸濁液は、機械的に除
去するための一定の大きさの研磨粒子と、層の表面と反応して除去を促進する化
学成分との両方を含む溶液からなる。
【０００９】 新たな電極材料は不活性であるため、ＣＭＰ工程の化学成分を用いてはほとん
ど除去できない。この材料の除去は、特に、懸濁液の研磨粒子の機械的作用によ
って行われる。これにより、除去率がわずかなこれらの材料を基板表面から除去
できる。さらに、層構造の多機能性を破壊してしまう引っかき傷を形成する危険
が高まる。他方、懸濁液中において非常に活動的な化学成分を用いた実験は、所
望の成果には達していない。
【００１０】 開口されたマスク領域における基板が垂直方向の構造である時、層をパターン
化するための標準的なＣＭＰプロセス工程には、均一なコーティングができない
という他の制約がある。しかし、このことは、高集積メモリー素子にとっては当
然のことである。なぜなら、最小の横幅で最大容量を維持するために、下部電極
が立体的にパターン化されるからである。
【００１１】 したがって、高集積メモリー素子の製造に関して、通常のＣＭＰ方法を用いて
層をパターン化することは、次のような複数の難点を有している。ａ）例えば化
学的に不活性な材料を用いる場合に必要な従来のＣＭＰ工程の間に生じる機械的
磨耗が、部分的に激しい場合があるので、薄膜、特に電極に損傷を与え、それに
よってキャパシタを破壊してしまう引っかき傷が表面にできてしまう。ｂ）従来
のＣＭＰ工程では、パターン化される層の表面が懸濁液および磨耗によって不可
逆的に汚染されてしまう。ｃ）特に、基板の構造がマスク開口部の領域において
垂直である場合、従来のＣＭＰパターン化方法では、基板に対して均一のパター
ン化された層を製造できない。
【００１２】 文献ＵＳ５、９７６、９２８には、強誘電メモリーキャパシタの製造方法が開
示されている。これによると、下部電極、強誘電層および上部電極を、ただ一度
のＣＭＰ工程によって同時にパターン化している。さらに、窪みを備える絶縁層
上に、例えば第１貴金属層、強誘電層および第２貴金属層を堆積し、これらの層
のくぼみを除いた全領域を、ただ一度のＣＭＰ工程によって除去する。しかし、
ＣＭＰ工程のゆえに、窪みの上部エッジに両貴金属層間の導電接続を形成してし
まう。したがって、これらの接続は、キャパシタの両電極をショートさせ、この
ことがメモリーキャパシタを破損させてしまうのである。
【００１３】 ＥＰ０ ７７１ ０２２ Ａ２には、アナログ回路のためのキャパシタの製造
方法が開示されている。ここでは、キャパシタの上部電極を、いわゆるダマシン
技術を用いて製造する。下部電極およびキャパシタ電極上に形成された絶縁層に
おいて、キャパシタ誘電体を露出するための開口部を形成する。次に、この開口
部を上部電極の材料を用いて完全に充填し、絶縁層の表面まで研磨する。
【００１４】 ＪＰ７−０２２ ５１８ Ａには、メモリーキャパシタの製造方法が記述され
ている。ここでは、個々のダマシン技術を用いて下部および上部電極がそれぞれ
製造され、その間に位置するキャパシタ誘電体はパターン化することなく堆積さ
れる。
【００１５】 本発明の課題は、従来の方法の欠点を緩和または完全に回避するキャパシタ構
造の製造方法を提供することである。特に、本発明の課題は、強誘電キャパシタ
構造、すなわち誘電体の誘電率が高いキャパシタ構造を低コストで製造できるキ
ャパシタ構造の製造方法を提供することである。
【００１６】 本課題は、独立請求項１に基づく少なくとも１つのキャパシタ構造の製造方法
によって達成される。また、本発明のさらなる好ましい実施形態、改良点および
局面を、従属請求項、説明書および添付図に示す。
【００１７】 本発明により、次のステップを備える少なくとも１つのキャパシタ構造の製造
方法を提示する。すなわち、ａ）基板を提供するステップと、ｂ）第１電極を基
板上に生成するステップと、ｃ）開口部に第１電極が位置するように、マスクを
生成するステップと、ｄ）マスクの開口部に形成された伝導層の表面が主として
マスクの表面より下に位置するように、少なくとも１つの誘電層と少なくとも１
つの第２電極用の伝導層とを形成するステップと、ｅ）研磨することによって、
伝導層と誘電層とをマスクの表面から除去するステップである。このようにして
キャパシタ構造を生成する。
【００１８】 本発明による方法は、次の利点を有している。すなわち、後に上部電極を形成
する伝導層のパターン化された残余領域が研磨する物と接触することなく、マス
クを用いて伝導層をパターン化するという利点である。このことは、マスクが伝
導層の残余領域を保護するという事実に基づいている。なお、このマスクの上部
エッジは、開口されたマスク領域に位置するパターン化される層の上部エッジよ
りも高い位置にある。同時に、基板に沿って均一に延びる層が、開口されたマス
ク領域に維持される場合もある。このことは、例えば、非常に薄い誘電層を備え
たメモリーキャパシタを製造するには都合がよい。
【００１９】 本発明による方法によって、特に常誘電性の、および強誘電性の高誘電率材料
と、貴金属およびその導電性の酸化物とのような材料をパターン化できる。また
、このことによって、これらの材料を、従来のエッチング方法を用いてパターン
化することが非常に困難なキャパシタ構造に用いることができる。さらに、本発
明による方法は、非常に薄い誘電層を備えることにより、容量の比較的大きなキ
ャパシタ構造の製造を可能にする。電極間に位置する誘電体薄膜の領域と研磨す
る物とが機械的に接触しないので、層のこの部分が機械的に損傷し、キャパシタ
の２つの電極層間においてショートするという危険は発生しない。
【００２０】 本発明による方法では、誘電層および第２（上部）電極用の伝導層を形成する
前に、第１（下部）電極をあらかじめパターン化する。すなわち、研磨すること
によって、誘電層および第２電極用の伝導層のみをパターン化する。したがって
、研磨することによって第１電極と第２電極との間に導電接続を形成することは
、不可能になる。
【００２１】 研磨工程前に、伝導層上に充填層を形成することが好ましい。この構造を用い
て、研磨工程の間に除去および研磨材によって自ら発生させてしまう汚染物質か
ら伝導層を保護する。同時に充填層は、研磨している間に機械的せん断力に逆ら
うマスク構造を支える。
【００２２】 研磨プロセス後、マスクのエッジに残っている伝導層の開口されたエッジを覆
うために、カバー層、特に絶縁カバー層を基板上に形成することが好ましい。
【００２３】 さらに、マスクが２つまたは複数層を含んでいることが好ましい。これにより
、全製造プロセスに関して非常に効率の良いプロセス工程が補償される。実施形
態１では、例えば酸化物層９は、まず第１に下部電極をパターン化するためのマ
スクであり（図６および図７参照）、後には層１１と共に、層１３・１４をパタ
ーン化するためのマスクである（図１０・１１・１２参照）。
【００２４】 さらに、誘電層の材料には、誘電率の高い誘電体、強誘電層および／または強
誘電層の前駆体が含まれていることが好ましく、特にＳＢＴ、ＰＺＴまたはＢＳ
Ｔが好ましい。さらに、伝導層の材料には、貴金属（特にＰｔまたはＩｒ）また
は貴金属の酸化物が含まれていることが好ましい。
【００２５】 研磨プロセス工程は、ＣＭＰ工程（化学的機械研磨）であることが好ましい。
すなわち、研磨する物（パッド）および研磨材（スラリ）を用いた研磨である。
なお、この研磨材は、化学反応と一定の大きさのスラリ粒子を用いた機械的研削
との両方によって、パターン化される層を除去するものである。このとき、研磨
される各層に、研磨される層に適したＣＭＰ工程を行うことが好ましい。
【００２６】 好ましい実施形態によると、第１電極には、貴金属（特にＰｔまたはＩｒ）ま
たは貴金属の伝導性酸化物が含まれている。さらに、伝導層を形成し、研磨によ
ってパターン化することにより、第１電極を生成することが好ましい。このよう
にして、エッチング方法をとらず、またそれに伴う不具合なしに、ほぼ全部のキ
ャパシタ構造を生成できる。このとき、適切に設定された基板上に第１電極用の
伝導層を均一に形成することが、特に好ましい。さらに、誘電層と第２電極用の
伝導層とを均一に形成することが好ましい。このようにして、比較的大きな表面
を備えるキャパシタ構造を、容易に生成できる。特に、ＣＶＤ法を用いて誘電層
を形成することが好ましい。
【００２７】 さらに、フォトリソグラフィーエッチング方法を用いて、マスクに適した材料
を正確にパターン化でき、これらの材料（例えばシリコン酸化物またはシリコン
窒化物）は全プロセスとの互換性を有している。
【００２８】 実施形態に基づく充填層材料は、好ましくは従来のＣＭＰプロセス工程を用い
て除去できるような絶縁性の材料（例えばシリコン酸化物）であることが好まし
い。
【００２９】 次に、本発明を添付図面に基づいて詳述する。図１〜図１０は、本発明の第１
実施形態によるメモリーキャパシタの製造方法を示す図である。図１１〜図１６
は、本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である
。
【００３０】 図１は、すでに完成したトランジスタ４を備えるシリコン基板１を示している
。トランジスタは、これから製造するメモリーキャパシタと共に２値の情報を保
存するメモリーセルを形成する。トランジスタ４には、それぞれ２つの拡散領域
２が備えられており、それらをシリコン基板１の表面に配置する。トランジスタ
４の拡散領域２の間には、ゲート酸化物によって、シリコン基板１の表面に位置
するゲート電極３と距離をおいたチャネル域を配置する。トランジスタ４を、従
来技術により知られている方法にしたがって製造する（ここでは詳述しない）。
【００３１】 次に、トランジスタ４を備えるシリコン基板１上に、絶縁層（例えばＳｉＯ2
層）５を形成する。トランジスタ４の製造方法しだいでは、複数の絶縁層を形成
することもできる。こうして生じた構造を、図１に示している。
【００３２】 続いて、フォト技術を用いてコンタクトホール６を生成する。これらのコンタ
クトホール６は、これから生成するメモリーキャパシタとトランジスタ４との間
の接続を形成する。コンタクトホール６を、例えばフッ素を含んだ気体を用いて
行う異方性エッチングによって生成する。こうして生じた構造を、図２に示して
いる。
【００３３】 続いて、導電材料７（例えばその場ドープされるポリシリコン）を、例えばＣ
ＶＤ法によって構造上に形成する。導電材料７を形成した結果、コンタクトホー
ル６は完全に充填され、絶縁層５上にこの導電層が形成される（図３）。続いて
、ＣＭＰ工程を行う。これは、絶縁層５の表面に位置するこの導電層を除去し、
平らな表面を生成するものである。
【００３４】 さらに、絶縁層５に窪みを、コンタクトホール６と重なるように、または、コ
ンタクトホール６内にのみ形成する。別の選択肢として、導電材料７をパターン
化した後で絶縁層５上に堆積する他の絶縁層（図示せず）内にも、窪みを生成で
きる。さらに、バリア材料８の全面に堆積して、ＣＭＰ工程を用いて絶縁層５の
表面まで研磨することによって、上記の窪みを、バリア材料８（例えばイリジウ
ム酸化物）を用いて所定の高さまで充填する。また、バリア材料８を異方性エッ
チングによってパターン化できる。このＣＭＰ法は、例えば、ここでも参照する
同日に提出されたドイツ特許出願書（国内書類記号ＧＲ ００ Ｐ ４０８７
ＤＥ、表題「研磨液および金属酸化物のパターン化方法」）に記述されている。
こうして生じた構造を、図４に示している。 したがって、続いて上にキャパシタ構造を生成させるための基板を提供したこと
により、本発明による方法の第１工程ａ）を完了する。
【００３５】 続いて、絶縁材料（例えばシリコン酸化物）を含むマスク層を形成し、フォト
リソグラフィー工程によって、コンタクトホールの周囲にマスクを開口できるよ
うにパターン化する。なお、マスク９の開口領域は、下部電極の形状を確定する
ものである。次に、シリコン酸化物マスク９上に伝導層１０（例えばＰｔ層）を
堆積する。伝導層を、シリコン酸化物マスク９に位置する開口部を完全に充填す
るような厚さに設定する。こうして生じた構造を、図５に示している。
【００３６】 続くＣＭＰ工程には、このＰｔ層１０をシリコン酸化物マスク９の表面におい
て除去し、平らな平面を生成する。したがって、第１電極を基板上に生成したこ
とにより、本発明による方法の第２工程ｂ）も完了する。
【００３７】 続くメモリー誘電体と上部電極とのパターン化のために、他のシリコン酸化物
層１１を形成する（図６）。続いて、マスク１２を生成するために、フォト技術
を用いてシリコン酸化物層１１および残りのシリコン酸化物マスク９をパターン
化する。すなわち、下部電極がマスク１２の開口部１２Ｂにおいて凹凸のように
突き出るように、シリコン酸化物層１１と残りのシリコン酸化物マスク９とのパ
ターン化を設定する。このようにして、本発明による方法の工程ｃ）を完了する
。下部電極を立体的に形成することによって、電極の表面を拡大する。この結果
、メモリーキャパシタの容量が増す。こうして生じた構造を、図７に示している
。
【００３８】 例えばストロンチウムビスマスタンタル酸塩（ＳＢＴ）を含む強誘電層１３用
の材料を堆積する。このようなＳＢＴ層を、ＣＶＤプロセスを用いて電極１０お
よびマスク１２を備える基板上に堆積する。なお、ＣＶＤプロセスを、３８５℃
の基板温度および約１２００Ｐａのチャンバ圧力で行う。混合ガス中における酸
素の割合が６０％であるとき、アモルファス薄膜としてのＳＢＴ薄膜を堆積する
。この時点で、ＳＢＴ薄膜はまだ強誘電特性をほとんど示していない。続いて、
堆積されたアモルファスのＳＢＴを、６００℃〜７５０℃で１０〜１５分間、酸
素雰囲気中で熱処理することにより、ＳＢＴの強誘電特性が発生する。
【００３９】 次に、伝導層１４（ここでは再びＰｔ層）を堆積する。この堆積工程は、従来
技術に相当するテクノロジーを用いて行われる。上下に位置する層１３・１４を
、基板およびマスク１２に均一に堆積する。また、これらの層は、マスク１２の
開口部１２Ｂに形成されるパターン化される層１３・１４の表面１４Ａを主とし
てマスク１２の表面１２Ａより下に配置するように十分に薄い。これにより、本
発明による方法の工程ｄ）を完了する。
【００４０】 次に、本発明のこの実施形態では、例えばシリコン酸化物を含んだ充填層１５
を形成する。このとき、この充填層１５を、マスクの残りの開口部を完全に充填
するような厚さに設定する。こうして生じた構造を、図８に示している。
【００４１】 除去材料に適した３つのＣＭＰプロセス工程をそれぞれ行う。すなわち、第１
ＣＭＰ工程で充填層１５を除去し、第２ＣＭＰ工程でマスク１２上に配置したＰ
ｔ層１４の一部を除去し、第３ＣＭＰ工程でマスク１２上に配置した強誘電層１
３の一部を除去する。これにより、第１電極１０、誘電（強誘電）層１３および
第２電極１４を備えるキャパシタ構造を本発明による方法の工程ｅ）にしたがっ
て生成した。充填層１５が存在するために、ＣＭＰ工程の間、キャパシタの活性
部分である層１３・１４の残り部分がパッドおよびスラリと接触することなく、
パターン化が行われる。したがって、層１３・１４の残り部分は、破損および／
または汚染から保護される。こうして生じた状況を、図９に示している。
【００４２】 しかし、層１３・１４のエッジは、マスクのエッジにおいて依然として見るこ
とができる。そこで、電極層１４を新たな内部接続平面から電気的に絶縁するた
めに、伝導層１４を絶縁カバー層１６（例えばシリコン酸化物）によって覆う。
【００４３】 絶縁層５の下に位置するトランジスタ４の拡散領域２と上部電極１４とを電気
的に接触させるために、次に、異なるシリコン酸化物層１６・１５・１１・９・
５を貫く適切なコンタクトホールをエッチングする。このとき、少なくとも１つ
のコンタクトホール２０は上部Ｐｔ電極１４上において終端する。他のコンタク
トホール２１は、マスク１２を貫いて、Ｐｔ‐ＳＢＴ層に沿って進み、スイッチ
ング用トランジスタ４の拡散領域２にまで達する。続いて、他の伝導層を堆積す
ることにより、コンタクトホールを充填する（図１０）。その後、従来どおり、
金属処理平面を生成し、構成素子の表面安定化処理を行う。
【００４４】 本発明による方法の第２実施を、図１１〜図１６において具体的に説明する。
本発明の第２実施形態による方法の第１工程は、図１〜図４に関する詳述内容と
同じなので、重複を避ける。図４に示しているように、絶縁層５およびバリア８
を含む基板を提供することによって、本発明による方法の第１工程ａ）を完了す
る。図４に示した基板から発して、例えばシリコン酸化物を含む所定の厚さのマ
スク１７を基板上に形成する。
【００４５】 続いて、基板およびマスク１７上に、ここではＰｔを含む伝導性の電極層１０
をほぼ均一に堆積する。なお、Ｐｔ層１０の厚さは、マスク１７の厚さよりも薄
い。このとき、基板上に形成されるパターン化される層１０の表面を、主として
マスク１７の表面より下に配置する。
【００４６】 マスク１７およびＰｔ層１０の開口部を十分に充填するだけの厚さを有する絶
縁充填層１８（例えばシリコン酸化物）を、形成する。こうして生じた状況を、
図１１に示している。
【００４７】 ＣＭＰプロセス工程を行うことによって、マスク１７上に配置されているＰｔ
層１０を除去する。充填層１８が存在しているので、ＣＭＰ工程の間にパッドま
たはスラリと層１０の残り部分とが接触することなく、Ｐｔ層１０をパターン化
する。これにより、層１０の残り部分を損傷および／または汚染から保護する。
こうして、本発明による方法の第２工程ｂ）が完了し、第１電極を冠状に形成し
た。
【００４８】 次に、他のシリコン酸化物層１１を形成する。こうして生じた状況を、図１２
に示している。
【００４９】 続いて、フォト技術によって、マスク１２を生成するためにシリコン酸化物層
１１およびシリコン酸化物マスク１７をパターン化する。このとき、下部冠型電
極がマスク１２の開口部１２Ｂに突き出るように、シリコン酸化物層１１および
シリコン酸化物マスク１７のパターン化を再び設定する。こうして、本発明によ
る方法の第３工程が完了する。下部電極を立体的に形成することにより、電極の
表面を拡大する。この結果、メモリーキャパシタの容量が増す。こうして生じた
構造を、図１３に示している。
【００５０】 強誘電層１３（例えばストロンチウムビスマスタンタル酸塩（ＳＢＴ）を含む
層）のための材料、および、第２伝導層１４（ここでは再びＰｔ層）を堆積する
。この堆積工程は、従来技術であるテクノロジーを用いて行われる。上下に位置
する層１３・１４を、基板およびマスク１２に均一に堆積する。また、これらの
層は、基板上に形成されたパターン化される層１３・１４の表面１４Ａを主とし
てマスク１２の表面１２Ａより下に配置するように、十分に薄い。これにより、
本発明による方法の工程ｄ）を完了する。
【００５１】 次に、本発明の第１実施形態の場合と同様に、例えばシリコン酸化物を含む充
填層１５を形成する。このとき、この充填層１５を、残っているマスクの開口部
を完全に充填するような厚さに設定する。こうして生じた構造を、図１４に示し
ている。
【００５２】 除去材料に適した３つのＣＭＰプロセス工程をそれぞれ行う。すなわち、第１
ＣＭＰ工程で充填層１５を除去し、第２ＣＭＰ工程でマスク１２上に配置されて
いるＰｔ層１４の一部を除去し、第３ＣＭＰ工程でマスク１２上に配置されてい
る強誘電層１３の一部を除去する。充填層１５が存在しているので、ＣＭＰ工程
の間にキャパシタの活性部分を形成する層１３・１４の残り部分とパッドとスラ
リとが接触することなく、パターン化が行われる。これにより、層１３・１４の
残り部分を、損傷および／または汚染から保護する。したがって、第１電極１０
、誘電（強誘電）層１３および第２電極１４を備えるキャパシタ構造を、本発明
による方法の工程ｅ）によって生成した。こうして生じた状況を、図１５に示し
ている。
【００５３】 電極層１４を新たな内部接続平面から電気的に絶縁するために、伝導層１４を
絶縁カバー層１６（例えばシリコン酸化物）によって覆う。続いて、絶縁層５の
下に位置するトランジスタ４の拡散領域２と上部電極１４とを電気的に接触させ
るために、異なるシリコン酸化物層１６・１５・１１・１７・５を貫く適切なコ
ンタクトホールをエッチングする。このとき、少なくとも１つのコンタクトホー
ル２０は、上部Ｐｔ電極１４上で終端する。他のコンタクトホール２１はマスク
１２を貫き、Ｐｔ‐ＳＢＴ‐層に沿って進み、スイッチング用トランジスタ４の
拡散領域２まで達する。続いて、他の伝導層を堆積することにより、コンタクト
ホールを充填する（図１０）。その後、従来どおり、金属処理平面を生成し、構
成素子の表面安定化処理を行う。
【００５４】 ここでは、Ｐｔ電極および電極層１３が露出することなく、他のコンタクトホ
ール２１が、マスク１２の位置で上部Ｐｔ電極１４および誘電層１３の平面を突
き抜けていることが有効である。これらの層は、本発明による方法によって、ち
ょうどその地点であらかじめ除去されている。他のコンタクトホール２１をエッ
チングしている間、Ｐｔ電極１４および誘電（強誘電）層１３の層は、マスク１
７およびＳｉＯ2層１６によって埋設されたまま残る。これにより、特に、誘電
層１３をコンタクトホールエッチングによって損傷しないですむ。
【図面の簡単な説明】
【図１】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図２】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図３】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図４】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図５】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図６】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図７】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図８】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図９】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１０】 本発明の第１実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１１】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１２】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１３】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１４】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１５】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【図１６】 本発明の第２実施形態によるメモリーキャパシタの製造方法を示す図である。
【符号の説明】
１ シリコン基板 ２ 拡散領域 ３ ゲート電極 ４ スイッチング用トランジスタ ５ ＳｉＯ2層 ６ コンタクトホール ７ ポリシリコン層 ８ バリア ９ マスク １０ 貴金属層 １１ ＳｉＯ2層 １２ マスク １２Ａ：マスクの表面 １３ 強誘電層 １４ 貴金属層 １４Ａ：貴金属層の表面 １５ 充填層 １６ ＳｉＯ2層 １７ マスク １８ 充填層 １９ ２０ コンタクトホール ２１ コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 シンドラー，ギュンター ドイツ連邦共和国 80802 ミュンヘン ウンゲレールシュトラーセ 19 Ｆターム(参考） 5F038 AC05 AC09 AC15 AV06 EZ14 EZ20 5F083 AD22 AD24 AD49 AD56 FR02 GA27 JA14 JA15 JA17 JA32 JA38 JA43 MA06 MA17 PR21 PR33 PR40

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 ａ）基板（１）を提供するステップと、 ｂ）基板（１）上に少なくとも１つの第１電極（１０）を生成するステップと、 ｃ）開口部に第１電極（１０）が位置するように、マスク（１２）を生成するス
    テップと、 ｄ）マスク（１２）の開口部に形成された伝導層（１４）の表面（１４Ａ）が主
    としてマスク（１２）の表面（１２Ａ）より下に位置するように、少なくとも１
    つの誘電層（１３）と少なくとも１つの第２電極用の伝導層（１４）とを形成す
    るステップと、 ｅ）研磨することによって、伝導層（１４）と誘電層（１３）とをマスク（１２
    ）の表面（１２Ａ）から除去するステップとを備えることによりキャパシタ構造
    を生成する、少なくとも１つのキャパシタ構造の製造方法。
  2. 【請求項２】 上記の研磨前に、伝導層（１４）上に充填層（１５）を形成することを特徴と
    する、請求項１に記載の方法。
  3. 【請求項３】 上記の研磨後に、カバー層（１６）、特に絶縁カバー層を形成することを特徴
    とする、請求項１または２に記載の方法。
  4. 【請求項４】 上記マスク（１２）は少なくとも２つの層（９・１１）を含むことを特徴とす
    る、請求項１ないし３のいずれかに記載の方法。
  5. 【請求項５】 上記の誘電層（１３）の材料には、誘電率の高い誘電体、強誘電体および／ま
    たは強誘電体の前駆体が含まれていることを特徴とする、請求項１ないし４のい
    ずれかに記載の方法。
  6. 【請求項６】 上記の誘電層（１３）の材料には、ＳＢＴ、ＰＺＴまたはＢＳＴが含まれてい
    ることを特徴とする、請求項５に記載の方法。
  7. 【請求項７】 上記の伝導層（１４）の材料には、貴金属、特にＰｔまたはＩｒ、または貴金
    属の酸化物が含まれていることを特徴とする、請求項１ないし６のいずれかに記
    載の方法。
  8. 【請求項８】 上記の研磨をＣＭＰプロセスによって行うことを特徴とする、請求項１ないし
    ７のいずれかに記載の方法。
  9. 【請求項９】 研磨される各層に、研磨される層に適したＣＭＰ工程を行うことを特徴とする
    、請求項８に記載の方法。
  10. 【請求項１０】 上記の第１電極（１０）には、貴金属、特にＰｔまたはＩｒ、または貴金属の
    伝導性酸化物が含まれていることを特徴とする、請求項１ないし９のいずれかに
    記載の方法。
  11. 【請求項１１】 伝導層（１０）を形成して研磨によってパターン化することにより、第１電極
    （１０）を生成する、請求項１ないし１０のいずれかに記載の方法。
  12. 【請求項１２】 上記の第１電極（１０）用の伝導層（１０）を均一に形成することを特徴とす
    る、請求項１１に記載の方法。
  13. 【請求項１３】 上記の電極層（１３）と第２電極用の伝導層（１４）とを均一に形成すること
    を特徴とする、請求項１ないし１２のいずれかに記載の方法。
  14. 【請求項１４】 ＣＶＤ法を用いて誘電層（１３）を形成することを特徴とする、請求項１ない
    し１３のいずれかに記載の方法。
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