KR20020081807A - 반도체 소자의 강유전체 커패시터 제조 방법 - Google Patents
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Abstract
본 발명은 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법에 관한 것으로, 포토레지스트를 도포하는 단계;상기 포토레지스트를 하단으로 갈수록 네가티브 슬로우프를 갖도록 패터닝하여 마스크를 형성하는 단계;상기 마스크의 측면에 증착 물질이 접촉하지 않도록 전극 형성용 물질층 또는 강유전 물질층을 형성하는 단계;마스크의 상부 표면에 형성된 전극 형성용 물질층 또는 강유전 물질층을 마스크의 제거와 동시에 리프트 오프 방식으로 제거하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법에 관한 것이다.
DRAM을 비롯한 반도체 메모리 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되고 있다. 이에 따라 동작 특성을 확보하기 위하여 충분한 캐패시터의 정전용량을 확보하는 기술에 대한 많은 연구 개발이 진행되고 있다.
이에 따라 비휘발성 메모리 소자인 FeRAM 및 향후 차세대 반도체 메모리 장치의 캐패시터의 유전체로서 SrBi2Ta2O9(SBT), Pb(ZrxTi1-x)O3(PZT) 박막 등의 재료가 주목되고 있다.
여기서, SBT를 코팅법으로 증착하는 경우에는 젤(gel) 상태로 공정이 진행되기 때문에 부분적인 불균일성 문제 및 동일한 웨이퍼 레벨의 커패시턴스 확보에 어려움이 있다.
커패시터의 상부 전극은 하부 전극과 동일한 물질로 형성되며, 이러한 물질에는 내산화성이 뛰어난 백금(Pt)과 전도성 산화물인 IrO2, RuO2또는 금속 Ir, Ru와 같은 물질이 포함된다. 특히 강유전체 캐패시터에서는 유전막으로 SBT막, 전극으로는 백금막이 가장 많이 사용된다.
이하, 첨부된 도면을 참고하여 종래 기술의 강유전체 커패시터에 관하여 설명하면 다음과 같다.
도 1a내지 도 1j는 종래 기술의 강유전체 커패시터의 형성을 위한 공정 단면도이다.
먼저, 도 1a에서와 같이, 하부 절연막 예를들면, 산화막(1)상에 Pt등의 물질을 스퍼터링 방식으로 증착하여 커패시터 하부 전극 형성용 물질층(2)을 형성한다.
그리고 상기 하부 전극 형성용 물질층(2)상에 SBT막을 코팅하여 유전체층(3)을 형성하고 다시 스퍼터링 방식으로 Pt를 증착하여 상부 전극 형성용 물질층(4)을 형성한다.
그리고 도 1b에서와 같이, 상기 상부 전극 형성용 물질층(4)상에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 1 마스크(5)를 형성한다.
이어, 상기 제 1 마스크(5)를 이용하여 노출된 상부 전극 형성용 물질층(4)을 선택적으로 식각하여 상부 전극(4a)을 형성한다. 여기서 식각 방법으로는 건식 식각을 사용한다.
그리고 도 1c에서와 같이, 상부 전극(4a)을 포함하는 유전체층(3)상에 포토레지스트를 다시 도포하고 상부 전극(4a)을 중심으로 그 보다 넓게 남도록 선택적으로 패터닝하여 제 2 마스크(6)를 형성한다.
이어, 상기 제 2 마스크(6)를 이용하여 노출된 유전체층(3)을 선택적으로 식각하여 커패시터 유전체층(3a)을 형성한다.
그리고 도 1d에서와 같이, 상기 패터닝된 상부 전극(4a),커패시터 유전체층(3a)을 포함하는 하부 전극 형성용 물질층(2)상에 포토레지스트를 다시 도포하고 상기 패터닝된 상부 전극(4a),커패시터 유전체층(3a)을 중심으로 그 보다 넓게 남도록 선택적으로 패터닝하여 제 3 마스크(7)를 형성한다.
이어, 상기 제 3 마스크(7)를 이용하여 노출된 하부 전극 형성용 물질층(2)을 선택적으로 식각하여 하부 전극(2a)을 형성한다.
그리고 도 1e에서와 같이, 전면에 PMD(Pre-Metal Dielectric)층(8)을 형성하고 포토레지스트를 도포하고 커패시터 콘택 영역을 정의하여 제 4 마스크(9)를 형성한다.
이어, 상기 제 4 마스크(9)를 이용하여 상기 PMD층(8)을 선택적으로 식각하여 상부 전극(4a)의 일부 표면이 노출되는 제 1 콘택홀(10a), 하부 전극(2a)의 일부 표면이 노출되는 제 2 콘택홀(10b)을 형성한다.
그리고 도 1f에서와 같이, 상기 제 1,2 콘택홀(10a)(10b)의 바닥면을 포함하는 PMD층(8)의 표면상에 TiN을 증착하여 베리어층(11)을 형성한다.
이어, 도 1g에서와 같이, 커패시터 형성 영역을 제외한 부분의 콘택 형성을 위하여 제 1,2 콘택홀(10a)(10b)을 포토레지스트를 사용하여 마스킹한후 노출된 베리어층(11)을 제거한다.
그리고 도 1h에서와 같이, 전면에 포토레지스트를 도포하고 선택적으로 패터닝하여 제 5 마스크(13)를 형성하고 이를 이용하여 내부 배선 콘택홀(14)을 형성한다.
이어, 도 1i에서와 같이, 900Å의 Ti, 300Å의 TiN, 5000Å의 W으로 구성된 다층 금속을 제 1,2 콘택홀(10a)(10b) 및 내부 배선 콘택홀(14)내에 매립하여 플러그층(15a)(15b)(15c)을 형성한다.
그리고 도 1j에서와 같이, 상기 플러그층(15a)(15b)(15c)을 포함하는 전면에 100Å의 Ti, 150Å의 TiN, 5000Å의 Al으로 구성된 다층 금속을 전면에 증착하고 사진 식각 공정으로 선택적으로 패터닝하여 금속 배선(16a)(16b)(16c)을 형성한다.
이와 같은 종래 기술의 강유전체 커패시터 형성 공정은 커패시터의 전극들을 형성하기 위한 공정시에 각각의 마스크를 사용하여 진행하기 때문에 마스크간의 얼라인을 유지하기가 어렵다.
그러므로 공정 마진을 확보하기 위하여 커패시터가 차지하는 면적이 비효율적으로 커질 수 있다.
그러나 이와 같은 종래 기술의 강유전체 커패시터의 형성에 있어서는 다음과 같은 문제가 있다.
첫째, 강유전체로 사용하는 SBT를 젤 상태로 코팅하기 때문에 부분적으로 프로파일이 불균일하고 동일한 웨이퍼 레벨 커패시턴스를 유지하는 것이 어렵다.
이는 코팅 공정의 고유 특성상 회전축의 중심 부분이 높게 코팅되고 가장자리로 갈수록 막 두께가 얇아지는 특성이 있기 때문이다.
둘째, 포토레지스트 마스크를 사용한 건식 식각 공정으로 전극을 형성하므로 전극 에지 부분에서 발생하는 이상 전계 피크에 의해 균일한 전하 분포를 유지하는 것이 어렵다.
셋째, 반복적인 마스크 형성 및 이를 이용한 패터닝으로 각 마스크간의 얼라인이 어려운 문제가 있다.
넷째, 플러그층 형성시에 콘택홀의 입구 부분에 있는 베리어층에 의해 텅스텐등의 잔류물이 남아 커패시터간의 절연 특성을 저하시킬 수 있다.
다섯째, Pt를 사용한 전극의 패터닝시에 건식 식각에 따른 전극의 열화가 있을 수 있어 전체적인 커패시터 특성을 저하시킨다.
본 발명은 이와 같은 종래 기술의 강유전체 커패시터의 문제를 해결하기 위한 것으로, 건식 식각이 어려운 커패시터 전극의 패터닝을 네가티브 슬로우프를 이용한 리프트 오프 방식으로 진행하여 공정의 안정성 확보 및 기생 커패시턴스의 억제가 가능하도록한 반도체 소자의 강유전체 커패시터 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1j는 종래 기술의 강유전체 커패시터의 형성을 위한 공정 단면도
도 2a내지 도 2f는 본 발명에 따른 강유전체 커패시터의 형성을 위한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21. 기판 22. 하부 산화막
23. 제 1 네가티브 슬로우프 마스크 24. 하부 전극
25. 제 2 네가티브 슬로우프 마스크 26. 강유전체층
27. 제 3 네가티브 슬로우프 마스크 28. 상부 전극
29. 베리어 물질층 30. 산화막
31. 포토레지스트 32a.32b.32c. 제 1,2,3 콘택홀
33a.33b.33c. 플러그층 34a.34b.34c. 금속 배선층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 강유전체 커패시터 제조 방법은 포토레지스트를 도포하는 단계;상기 포토레지스트를 하단으로 갈수록 네가티브 슬로우프를 갖도록 패터닝하여 마스크를 형성하는 단계;상기 마스크의 측면에 증착 물질이 접촉하지 않도록 전극 형성용 물질층 또는 강유전 물질층을 형성하는 단계;마스크의 상부 표면에 형성된 전극 형성용 물질층 또는 강유전 물질층을 마스크의 제거와 동시에 리프트 오프 방식으로 제거하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 강유전체 커패시터에 관하여 상세히 설명하면 다음과 같다.
도 2a내지 도 2f는 본 발명에 따른 강유전체 커패시터의 형성을 위한 공정 단면도이다.
본 발명은 반복적인 마스크 공정을 사용하지 않고 네가티브 슬로우프 PR 리프트 오프 방식으로 커패시터 전극 및 유전체층을 패터닝하고, 유전체층의 증착을 이방성 스퍼터링(Anisotropic sputtering) 방법을 이용하여 정확한 커패시턴스의 확보와 웨이퍼 레벨 균일도(wafer level uniformity)를 높일 수 있도록한 것이다.
공정 진행은 먼저, 도 2a에서와 같이, 기판(21)상의 제 1 절연층 즉, 하부 산화막(22)상에 포토레지스트를 도포하고 상기 하부 산화막(22)이 선택적으로 노출되도록 네가티브 슬로우프를 갖도록 패터닝한다.
즉, 패터닝된 포토레지스트의 상단에서 하단으로 갈수록 네가티브 기울기를 갖도록 패터닝하여 제 1 네가티브 슬로우프 마스크(23)를 형성한다.
그리고 이와 같은 제 1 네가티브 슬로우프 마스크(23)를 이용하여 커패시터 하부 전극(24)을 형성하기 위한 금속층 예를들면, Pt를 이방성 스퍼터링 방식으로 증착한다.
여기서, 금속층은 제 1 네가티브 슬로우프 마스크(23)의 측면에 접촉되지 않고 도 2a의 "A"부분에서와 같이 이격되어 증착된다.
이는 금속층의 건식 식각시에 발생하는 사이드 에지 부분의 데미지의 발생을 억제하기 위한 것이다.
이 상태에서 제 1 네가티브 슬로우프 마스크(23)를 습식 공정을 이용한 리프트 오프 방식으로 제거하면 제 1 네가티브 슬로우프 마스크(23)상의 금속층(24a)역시 동시에 제거된다.
그리고 도 2b에서와 같이, 하부 전극(24)이 형성된 전면에 포토레지스트를 다시 도포하고 네가티브 기울기를 갖도록 선택적으로 패터닝하여 하부 전극(24)의 일부가 노출되도록 제 2 네가티브 슬로우프 마스크(25)를 형성한다.
이어, 제 2 네가티브 슬로우프 마스크(25)를 이용하여 이방성 스퍼터링 방식으로 커패시터의 유전막으로 사용하기 위한 강유전 물질 예를들면, SBT를 증착한다.
여기서, 강유전 물질층은 제 2 네가티브 슬로우프 마스크(25)의 네가티브 기울기 때문에 그의 측면에서 일정 간격 이격되어 형성된다.
그리고 강유전 물질층의 형성 영역은 하부 전극(24)의 콘택 영역을 제외한 부분에 형성된다.
이와 같은 강유전 물질의 증착에 의해 하부 전극(24)상에 강유전체층(26)이 형성되고 제 2 네가티브 슬로우프 마스크(25)상에 후속 공정으로 제거될 강유전체층(26a)이 형성된다.
이 상태에서 습식 리프트 오프 방식으로 제 2 네가티브 슬로우프 마스크(23)를 제거하게 되면 동시에 강유전체층(26a)이 제거된다.
그리고 도 2c에서와 같이, 강유전체층(26)이 형성된 전면에 다시 포토레지스트를 도포하고 상기 강유전체층(26)의 일부와 하부 전극(24)의 일부 표면이 노출되도록 선택적으로 패터닝하여 제 3 네가티브 슬로우프 마스크(27)를 형성한다.
여기서, 포토레지스트가 제거되는 부분은 상부 전극 형성 영역과 하부 전극콘택 영역이다.
이어, 상기 제 3 네가티브 슬로우프 마스크(27)를 이용하여 상부 전극(28)을 형성하기 위한 금속층 예를들면 Pt를 이방성 스퍼터링 공정으로 증착하고 연속적으로 베리어 물질층(29) 예를들면, TiN을 증착한다.
이와 같은 금속층 및 베리어 물질층의 증착에 의해 강유전체층(26)상에 상부 전극(28) 및 베리어 물질층(29)이 형성되고, 하부 전극(24)의 콘택 영역에도 금속층(28a) 및 베리어 물질층(29a)가 형성된다.
물론, 제 3 네가티브 슬로우프 마스크(27)상에도 금속층(28b) 및 베리어 물질층(29b)이 형성된다.
상기 하부 전극(24)의 콘택 영역에 형성된 금속층(28a) 및 베리어 물질층(29a)에 의해 콘택 저항의 증가에 의한 커패시터 전극의 열화를 억제할 수 있다.
이 상태에서 습식 리프트 오프 방식으로 제 3 네가티브 슬로우프 마스크(27)를 제거하게 되면 동시에 금속층(28b) 및 베리어 물질층(29b)이 제거된다.
그리고 도 2d에서와 같이, 전면에 PMD 역할을 하는 제 2 절연층 즉, 산화막(30)을 증착 및 평탄화하고 상기 산화막(30)의 전면에 다시 포토레지스트(31)를 증착하고 선택적으로 패터닝한다.
상기 패터닝된 포토레지스트(31)를 이용하여 상부 전극(28)상의 베리어 물질층(29)의 일부 표면 그리고 하부 전극(24)상의 베리어 물질층(29a)의 일부 표면 그리고 커패시터 형성 영역을 제외한 영역의 배선 콘택 영역이 노출되도록산화막(30)을 선택적으로 식각하여 제 1,2,3 콘택홀(32a)(32b)(32c)을 형성한다.
그리고 도 2e에서와 같이, 상기 포토레지스트(31)를 제거하고 100Å의 Ti, 300Å의 TiN, 5000Å의 W등의 다층 금속을 증착하고 전면 건식 식각 공정으로 제 1,2,3 콘택홀(32a)(32b)(32c)을 매립하는 플러그층(33a)(33b)(33c)을 형성한다.
이어, 도 2f에서와 같이, 상기 플러그층(33a)(33b)(33c)이 형성된 전면에 100Å의 Ti, 150Å의 TiN, 15000Å의 Al의 다층 금속층을 증착하고 선택적으로 패터닝하여 금속 배선층(34a)(34b)(34c)을 형성한다.
이와 같은 본 발명의 강유전체 커패시터 형성 공정은 이상의 실시예에 한정되지 않고 전극 물질을 건식 식각 어려운 Cu를 사용하거나, 강유전 물질로 다른 것예를들면 PZT 등을 사용하는 공정에 적용할 수 있음은 당연하다.
이와 같은 본 발명에 따른 반도체 소자의 강유전체 커패시터의 제조 방법은 다음과 같은 효과가 있다.
건식 식각이 어려운 전극 물질의 패터닝을 네가티브 슬로우프 PR 리프트 오프 방식을 적용하여 전극의 사이드 데미지에 의한 에지 기생 커패시턴스(edge parasitic capacitance)를 억제할 수 있다.
또한, 이방성 스퍼터링에 의해 전극 물질과 강유전 물질을 증착하므로 동일한 웨이퍼 레벨의 커패시턴스를 구현할 수 있으므로 하이 솔루션이 요구되는 아날로그 커패시터의 제조에 적용할 수 있다.
다른 효과로는 전극의 패터닝시에 건식 식각을 사용하지 않으므로 공정의 안정성을 충분히 확보하는 효과가 있다.
또한, 각각의 콘택홀을 형성하기 전에 베리어층을 먼저 형성하여 콘택홀 주위에 남는 베리어층의 잔류물에 의한 소자 특성 열화 문제를 해결할 수 있다.
Claims (9)
- 포토레지스트를 도포하는 단계;상기 포토레지스트를 하단으로 갈수록 네가티브 슬로우프를 갖도록 패터닝하여 마스크를 형성하는 단계;상기 마스크의 측면에 증착 물질이 접촉하지 않도록 전극 형성용 물질층 또는 강유전 물질층을 형성하는 단계;마스크의 상부 표면에 형성된 전극 형성용 물질층 또는 강유전 물질층을 마스크의 제거와 동시에 리프트 오프 방식으로 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 1 항에 있어서, 전극 형성용 물질층 또는 강유전 물질층을 이방성 스퍼터링 공정으로 증착하는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 1 항에 있어서, 마스크의 제거를 습식 공정을 이용하는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 1 항에 있어서, 전극 형성용 물질층을 Pt를 사용하고, 강유전 물질층을 SBT를 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의제조 방법.
- 기판상에 제 1 절연층을 형성하고 하단부로 갈수록 네가티브 슬로우프를 갖는 제 1 네가티브 슬로우프 마스크를 형성하는 단계;상기 제 1 네가티브 슬로우프 마스크를 이용하여 제 1 절연층상에 커패시터 하부 전극을 형성하는 단계;상기 하부 전극의 표면 일부가 노출되도록 하단부로 갈수록 네가티브 슬로우프를 갖는 제 2 네가티브 슬로우프 마스크를 형성하고 이를 이용하여 하부 전극상에 강유전체층을 형성하는 단계;상기 강유전체층의 표면 일부가 노출되도록 하단부로 갈수록 네가티브 슬로우프를 갖는 제 3 네가티브 슬로우프 마스크를 형성하고 이를 이용하여 강유전체층상에 상부 전극 및 베리어층을 형성하는 단계;전면에 제 2 절연층을 형성하고 선택적으로 식각하여 콘택홀들을 형성하는 단계;상기 콘택홀들을 매립하는 플러그층 그리고 플러그층에 연결되는 금속 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 5 항에 있어서, 제 1,2,3 네가티브 슬로우프 마스크를 습식 공정을 이용한 리프트 오프 방식으로 제거하여 제 1,2,3 네가티브 슬로우프 마스크의 표면에각각 증착된 물질층들이 동시에 제거되도록 하는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 5 항에 있어서, 제 1,2,3 네가티브 슬로우프 마스크를 이용한 각각의 하부 전극 형성용 물질층, 강유전체층, 상부 전극 및 베리어층의 증착을 이방성 스퍼터링 공정으로 진행하는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 5 항에 있어서, 하부 전극 형성용 물질층, 강유전체층, 상부 전극 및 베리어층의 증착시에 각각 사용되는 제 1,2,3 네가티브 슬로우프 마스크의 측면에 증착 물질이 접촉되지 않는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
- 제 5 항에 있어서, 강유전체층상에 상부 전극 및 베리어층을 형성하는 단계에서 강유전체층이 형성되지 않은 하부 전극의 콘택 영역에도 상부 전극 형성용 물질층 및 베리어층이 동시에 형성되는 것을 특징으로 하는 반도체 소자의 강유전체 커패시터의 제조 방법.
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