KR100593447B1 - 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는디램들 및 그 형성방법들 - Google Patents

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Abstract

채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램(Dram)들 및 그 형성방법들을 제공한다. 이 디램들 및 그 형성방법들은 활성영역의 반도체 기판에 불순물 이온들이 주입되는 영역을 한정하여 그 기판의 전면에 걸쳐서 트랜지스터들의 전기적 특성을 일정하게 유지하는 방안을 제시한다. 이를 위해서, 활성영역을 고립시키도록 반도체 기판에 트랜치 절연막이 배치된다. 상기 활성영역의 반도체 기판에 두 개의 채널부 홀들이 배치된다. 상기 채널부 홀들은 트랜치 절연막으로 둘러싸인다. 상기 채널부 홀들 및 트랜치 절연막 상에 셀(Cell) 게이트 패턴들 및 런닝(Running) 게이트 패턴들을 각각 형성한다. 상기 셀 게이트 패턴들은 채널부 홀들을 각각 채우고 동시에 반도체 기판의 주 표면으로부터 상부를 향하여 돌출되어서 런닝 게이트 패턴들과 평행하게 배치된다. 상기 셀 게이트 패턴들 중 하나 및 그 하나에 인접한 런닝 게이트 패턴 사이에 제 1 불순물 영역들이 배치된다. 더불어서, 상기 셀 게이트 패턴들 중 나머지 및 그 나머지에 인접한 다른 런닝 게이트 패턴 사이에 제 1 불순물 영역들을 동시에 형성한다. 상기 채널부 홀들 사이의 반도체 기판에 제 1 내지 제 3 불순물 영역들이 배치된다.
디램, 트랜지스터, 채널부 홀, 불순물 영역.

Description

채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들 및 그 형성방법들{DRAMS HAVING AT LEAST THREE OF IMPURITY REGIONS BETWEEN CHANNEL PORTION HOLES AND METHODS OF FORMING THE SAME}
도 1 은 본 발명에 따른 디램(Dram)의 배치도이다.
도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램을 보여주는 단면도이다.
도 3 내지 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램의 형성방법을 보여주는 단면도들이다.
본 발명은 디램(Dram)들 및 그 형성방법들에 관한 것으로서, 상세하게는, 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들 및 그 형성방법들을 제공한다.
일반적으로, 트랜지스터는 반도체 기판 상에 배치된 게이트 패턴 및 그 패턴에 중첩하도록 반도체 기판에 배치된 소오스 및 드레인 영역들(Source and Drain Region)을 포함한다. 그리고, 상기 워드라인 패턴 아래의 반도체 기판에 채널 영역 이 위치된다. 상기 채널 영역은 소오스 또는 드레인 영역으로부터 흘러나오는 전하들이 드레인 또는 소오스 영역으로 흐르도록 전기적으로 유도해주는 루트(Route)이다. 상기 채널 영역(Channel Region)은 디램의 디자인 룰이 축소됨에 따라서 워드라인 패턴과 함께 반도체 기판에 작은 면적을 갖는다.
이를 해소하기 위해서, 상기 반도체 기판에 트랜치 형태의 채널부 홀(Channel-Portion Hole) 및 그 홀을 채운 워드라인 패턴을 구비하는 트랜지스터가 제공되고 있다. 상기 워드라인 패턴은 그 패턴 아래에 채널 영역을 갖는다. 상기 채널 영역은 채널부 홀을 한정하는 반도체 기판을 따라서 전하들을 전송해준다. 이때에, 상기 채널부 홀 주위의 채널 영역은 반도체 기판 상에 배치된 워드라인 패턴 아래의 채널 영역의 길이보다 크다.
그러나, 상기 채널부 홀을 갖는 트랜지스터는 디램의 디자인 룰 축소와 관련되어서 생기는 소오스 및 드레인 영역들의 펀치쓰루(Punchthrough)는 개선되지 않을 수 있다. 왜냐하면, 상기 디램의 디자인 룰 축소는 채널부 홀의 직경을 작게해서 소오스 및 드레인 영역들의 불순물 이온들이 그 홀을 직접 통과해서 서로 접촉할 수 있는 확률을 증가시키기 때문이다. 더불어서, 상기 디램의 디자인 룰 축소는 채널부 홀을 사이에 두고 채널 영역을 따라서 서로 마주보는 소오스 및 드레인 영역들의 불순물 이온들이 접촉할수 있는 확률도 증가시킨다.
한편, " 집적회로를 제조하는 방법(Method Of Fabricating An Integrated Circuit)" 이 미국특허공보 제 6,570,233 호(U.S PATENT No. 6,570,233)에 아키라 마쮸무라(Akira Matsumura)에 의해 개시된 바 있다.
상기 미국특허공보 제 6,570,233 호에 따르면, 이 방법은 반도체 기판을 제공하는 것을 포함한다. 소오스 및 드레인 영역들과 함께 게이트를 갖는 트랜지스터를 형성한다. 상기 트랜지스터를 덮는 절연막을 형성한다. 상기 절연막에 콘택홀을 형성한다. 상기 콘택홀을 얇게 덮도록 소오스 및 드레인 영역들 중의 하나에 제 1 막(First Layer)을 형성한다. 상기 제 1 막은 제 1 농도(First Concentration)의 도펀트를 갖는 도전 물질(Conductive Material)을 사용해서 형성한다.
또한, 상기 방법은 제 1 막을 덮는 제 2 막(Second Layer)을 형성하는 것을 더 포함한다. 상기 제 2 막은 제 2 농도(Second Concentration)의 도펀트를 갖는 도전 물질을 사용해서 형성한다. 상기 제 2 막은 제 1 막과 함께 콘택 플러그(Contact Plug)를 형성한다. 그리고, 상기 제 1 농도는 제 2 농도보다 크게 형성한다. 이때에, 상기 제 1 막은 소오스 및 드레인 영역들 중의 적어도 하나에 제 1 에너지 레벨로 이온들을 주입한 후에 형성한다. 상기 콘택 플러그는 제 1 에너지 레벨보다 큰 제 2 에너지 레벨을 갖는 이온들을 제 1 막을 통해서 주입한 후에 제 2 막을 형성해서 이루어진다. 이를 통해서, 상기 방법은 콘택 플러그 및 반도체 기판 사이의 접촉 저항을 감소시킬 수 있다.
그러나, 상기 방법은 콘택 플러그 및 반도체 기판 사이의 접촉 저항을 감소시키기 위해서 복잡한 공정들을 사용한다. 이를 위해서, 상기 방법은 제 1 및 제 2 막들로 된 콘택 플러그를 형성하는 공정들 및 상기 콘택 플러그를 이용해서 소오스 및 드레인 영역들 중의 하나에 두 번의 이온 주입 공정들을 수행한다. 또한, 상기 방법은 두 번의 이온 주입 공정들로부터의 이온들 및 콘택 플러그의 도펀트들이 반 도체 기판에 과도하게 확산되어서 트랜지스터의 쇼트 채널 효과(Short Channel Effect)를 발생시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 기판의 전면에 걸쳐서 트랜지스터들의 전기적 특성을 일정하게 유지시키는데 적합한 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체 기판의 전면에 걸쳐서 트랜지스터들의 전기적 특성을 일정하게 유지시킬 수 있는 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들의 형성방법들을 제공하는데 있다.
상기 기술적 과제들을 구현하기 위해서, 본 발명은 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램 및 그 형성방법을 제공한다.
이 디램은 반도체 기판에 활성영역을 고립시키는 트랜치 절연막을 포함한다. 상기 트랜치 절연막으로 둘러싸이도록 활성영역의 반도체 기판에 두 개의 채널부 홀들이 배치된다. 상기 채널부 홀들 및 트랜치 절연막에 셀(Cell) 게이트 패턴들 및 런닝(Running) 게이트 패턴들이 각각 배치된다. 상기 셀 게이트 패턴들 중 하나 및 그 하나에 인접한 런닝 게이트 패턴 사이, 상기 셀 게이트 패턴들 중 나머지 및 그 나머지에 인접한 다른 런닝 게이트 패턴 사이에 제 1 불순물 영역들이 각각 배치된다. 상기 채널부 홀들 사이의 반도체 기판에 제 1 내지 제 3 불순물 영역들이 배치된다. 이때에, 상기 셀 게이트 패턴들은 채널부 홀들을 각각 채우고 동시에 반 도체 기판의 주 표면으로부터 상부를 향하여 돌출되어서 런닝 게이트 패턴들과 평행하게 배치된다. 그리고, 상기 제 1 및 제 2 불순물 영역들은 동일한 도전형을 갖는다. 상기 제 2 및 제 3 불순물 영역들은 서로 다른 도전형들을 각각 갖는다.
상기 형성방법은 반도체 기판에 활성영역을 고립시키는 트랜치 절연막을 형성하는 것을 포함한다. 상기 트랜치 절연막으로 둘러싸이도록 활성영역의 반도체 기판에 두 개의 채널부 홀들을 형성한다. 상기 채널부 홀들 및 트랜치 절연막에 셀(Cell) 게이트 패턴들 및 런닝(Running) 게이트 패턴들을 각각 형성한다. 상기 셀 게이트 패턴들은 채널부 홀들을 각각 채우고 동시에 반도체 기판의 주 표면으로부터 상부를 향하여 돌출되어서 런닝 게이트 패턴들과 평행하도록 형성한다. 상기 셀 및 런닝 게이트 패턴들을 마스크로 사용해서 반도체 기판에 이온 주입공정을 수행한다. 상기 이온 주입공정은 셀 및 런닝 게이트 패턴들에 각각 중첩하는 제 1 불순물 영역들을 형성한다. 상기 채널부 홀들 사이의 반도체 기판에 제 2 및 제 3 불순물 영역들을 형성한다. 이때에, 상기 제 2 및 제 3 불순물 영역들은 반도체 기판의 주 표면에 근접한 제 1 불순물 영역 아래에 위치하도록 형성한다. 그리고, 상기 제 1 및 제 2 불순물 영역들은 동일한 도전형을 갖도록 형성한다. 상기 제 2 및 제 3 불순물 영역들은 서로 다른 도전형들을 각각 갖도록 형성한다.
본 발명의 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들 및 그 형성방법들은 첨부한 참조 도면들을 참조해서 보다 상세하게 설명하기로 한다.
도 1 은 본 발명에 따른 디램의 배치도이고, 도 2 는 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램을 보여주는 단면도이다.
도 1 및 도 2 를 참조하면, 본 발명의 디램(150)은 반도체 기판(10)에 배치된 트랜치 절연막(20)을 포함한다. 상기 트랜치 절연막(20)은 활성 영역(25)을 고립시킨다. 상기 트랜치 절연막(20)은 실리콘 산화막(SiO2)인 것이 바람직하다. 상기 반도체 기판(10)은 P 타입의 도전형을 갖는 것이 바람직하다. 상기 활성영역(25)의 반도체 기판(10)에 웰 영역(Well Region; 도면에 미 도시)이 배치될 수 있다. 상기 웰 영역은 반도체 기판(10)과 동일한 도전형을 갖는 것이 바람직하다. 상기 활성영역(25)의 반도체 기판(10)에 소정 거리로 서로 이격된 채널부 홀(50)들이 배치된다. 상기 채널부 홀(50)들은 트랜치 절연막(20)으로 둘러싸이도록 배치된다. 상기 채널부홀(50)들은 반도체 기판(10)에 두 개 배치되는 것이 바람직하다.
상기 채널부 홀(50)들 및 트랜치 절연막(20)에 셀(Cell) 게이트 패턴(84)들 및 런닝(Running) 게이트 패턴(88)들이 각각 배치된다. 상기 셀 게이트 패턴(84)들은 채널부 홀(50)들을 각각 채우고 동시에 반도체 기판(10)의 주 표면으로부터 상부를 향하여 돌출되어서 런닝 게이트 패턴(88)들과 평행하게 배치된다. 상기 셀 및 런닝 게이트 패턴들(84, 88)의 각각은 차례로 적층된 게이트(72) 및 게이트 캐핑막 패턴(75)이다. 상기 게이트 캐핑막 패턴(75)은 트랜치 절연막(20)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 캐핑막 패턴(75)은 실리콘 나이트라이드 막(Si3N4 Layer)일 수 있다. 상기 게이트(72)는 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속실리사이드 막인 것이 바람직하다. 상기 게이트(72)는 단독으로 N+ 형의 폴리실리콘 막일 수 있다.
상기 셀 게이트 패턴(84)들 중 하나 및 그 하나에 인접한 런닝 게이트 패턴 (88)사이, 상기 셀 게이트 패턴(84)들 중 나머지 및 그 나머지에 인접한 다른 런닝 게이트 패턴(88) 사이에 제 1 불순물 영역(95)들이 각각 배치된다. 상기 제 1 불순물 영역(95)들은 N- 형의 불순물 이온들을 갖는 것이 바람직하다. 상기 채널부 홀(50)들 사이의 반도체 기판(10)에 제 1 내지 제 3 불순물 영역들(95, 116, 119)이 배치된다. 이때에, 상기 제 1 내지 제 3 불순물 영역들(95, 116, 119)은 반도체 기판(10)의 주 표면으로부터 아래를 향해서 순서적으로 배치된다. 상기 제 1 및 제 2 불순물 영역들(95, 116)은 동일한 도전형을 갖는 것이 바람직하다. 상기 제 2 및 제 3 불순물 영역들(116, 119)은 서로 다른 도전형들을 각각 갖는 것이 바람직하다. 상기 제 3 불순물 영역(119)은 반도체 기판(10)과 동일한 도전형을 갖는다. 상기 채널부 홀(50)들 사이의 반도체 기판(10)에 적어도 세 개의 불순물 영역들이 배치될 수 있다.
상기 셀 게이트 패턴(84)들 및 반도체 기판(10)의 사이, 그리고 상기 런닝 게이트 패턴(88)들 및 트랜치 절연막(20) 사이에 게이트 절연막 패턴(65)들이 각각 개재된다. 상기 게이트 절연막 패턴(65)은 게이트 캐핑막 패턴(75)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 절연막 패턴(65)은 트랜치 절연막(20)과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
이어서, 상기 셀 및 런닝 게이트 패턴들(84, 88)을 덮어서 패드 홀(125)들을 한정하는 패드 층간절연막(120)이 배치된다. 상기 패드 홀(125)들은 셀 및 런닝 게 이트 패턴들(84, 88) 사이의 소정영역들에 각각 배치되어서 반도체 기판(10)을 노출시킨다. 상기 패드 층간절연막(120)은 붕소(B) 및 인(P)을 포함한 실리콘 산화막인 것이 바람직하다. 상기 패드 홀(125)들을 각각 채우도록 랜딩 패드(140)들이 배치된다. 상기 랜딩 패드(140)들은 제 1 불순물 영역(95)들과 각각 접촉한다. 상기 랜딩 패드(140)들은 N+ 형의 폴리실리콘 막인 것이 바람직하다.
상기 랜딩 패드(140)들 및 셀 게이트 패턴(84)들, 상기 랜딩 패드(140)들 및 런닝 게이트 패턴(88)들 사이에 게이트 스페이서(100)들이 각각 개재된다. 상기 게이트 스페이서(100)들은 셀 및 런닝 게이트 패턴들(84, 88)의 측벽을 각각 덮는다. 상기 게이트 스페이서(100)들은 패드 층간절연막(120)과 다른 식각률을 갖는 절연막인 것이 바람직하다. 상기 게이트 스페이서(100)들은 게이트 캐핑막 패턴(75)과 동일한 식각률을 갖는 절연막인 것이 바람직하다.
도 3 내지 도 14 는 각각이 도 1 의 절단선 Ⅰ-Ⅰ' 를 따라 취해서 디램의 형성방법을 보여주는 단면도들이다.
도 1, 도 3 및 도 4 를 참조하면, 반도체 기판(10)에 트랜치 절연막(20)을 형성한다. 상기 트랜치 절연막(20)은 활성영역(25)을 고립시키도록 형성한다. 상기 트랜치 절연막(20)은 실리콘 산화막(SiO2 Layer)을 사용해서 형성하는 것이 바람직하다. 상기 반도체 기판(10)은 P 형의 도전형을 갖도록 형성하는 것이 바람직하다. 상기 트랜치 절연막(20)을 형성한 후, 상기 활성영역(25)의 반도체 기판(10)에 웰 영역(Well Region; 도면에 미 도시)을 형성할 수 있다. 상기 웰 영역은 반도체 기 판(10)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다.
상기 트랜치 절연막(20)을 덮도록 반도체 기판(10) 상에 버퍼막(30), 마스크막(33) 및 포토레지스트 막(36)을 차례로 형성한다. 상기 마스크막(33)은 버퍼막(30)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 마스크막(33)은 실리콘 나이트라이드 막(Si3N4 Layer)을 사용해서 형성할 수 있다. 상기 버퍼막(30)은 실리콘 산화막을 사용해서 형성할 수 있다.
도 1, 도 5 및 도 6 을 참조하면, 상기 포토레지스트 막(36)에 포토 공정을 수행해서 마스크막(33) 상에 홀 형태의 포토레지스트 패턴(38)들을 두 개 형성한다. 상기 포토레지스트 패턴(38)들은 활성영역(25)의 반도체 기판(10)의 상부에 위치하도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(38)들을 마스크로 사용해서 마스크막(33) 및 버퍼막(30)에 식각공정(40)을 차례로 수행한다. 상기 식각공정(40)은 반도체 기판(10) 상에 차례로 적층된 버퍼막 패턴(32)들 및 마스크막 패턴(35)들을 형성한다. 상기 버퍼막 패턴(32)들 및 마스크막 패턴(35)들을 형성한 후, 상기 포토레지스트 패턴(38)들을 반도체 기판(10)으로부터 제거한다. 상기 마스크막 패턴(35)들 및 버퍼막 패턴(32)들을 마스크로 사용해서 반도체 기판(10)에 식각공정(45)을 연속적으로 수행한다. 이때에, 상기 식각공정(45)은 트랜치 절연막(20)으로 둘러싸이도록 반도체 기판(10)에 채널부 홀(50)들을 형성한다. 상기 채널부 홀(50)들은 반도체 기판(10)의 주 표면으로부터 평행하게 아래를 향해서 연장하도록 형성하는 것이 바람직하다.
한편, 다른 변형 예로써, 상기 트랜치 절연막(20)을 덮도록 반도체 기판(10) 상에 버퍼막(30) 및 마스크막(33)을 차례로 형성한다. 상기 마스크막(33) 상에 홀 형태의 포토레지스트 패턴(38)들을 두 개 형성한다. 상기 포토레지스트 패턴(38)들은 활성영역(25)의 반도체 기판(10)의 상부에 위치하도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(38)들을 마스크로 사용해서 마스크막(33) 및 버퍼막(30)에 식각공정(40)을 차례로 수행한다. 상기 식각공정(40)은 반도체 기판 (10) 상에 차례로 적층된 버퍼막 패턴(32)들 및 마스크막 패턴(35)들을 형성한다. 상기 포토레지스트 패턴(38)들, 마스크막 패턴(35)들 및 버퍼막 패턴(32)들을 마스크로 사용해서 반도체 기판(10)에 식각공정(45)을 연속적으로 수행한다. 그리고, 상기 포토레지스트 패턴(38)들을 반도체 기판(10)으로부터 제거한다. 이때에, 상기 식각공정(45)은 트랜치 절연막(20)으로 둘러싸이도록 반도체 기판(10)에 채널부 홀(50)들을 형성한다.
또 다른 변형 예로써, 상기 트랜치 절연막(20)을 덮도록 반도체 기판(10) 상에 버퍼막(30) 및 마스크막(33)을 차례로 형성한다. 상기 마스크막(33) 상에 홀 형태의 포토레지스트 패턴(38)들을 두 개 형성한다. 상기 포토레지스트 패턴(38)들은 활성영역(25)의 반도체 기판(10)의 상부에 위치하도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(38)들을 마스크로 사용해서 마스크막(33), 버퍼막(30) 및 반도체 기판(10)에 식각공정(40)을 차례로 수행한다. 상기 식각공정(40)은 반도체 기판(10) 및 포토레지스트 패턴(38)들 사이에 차례로 적층된 마스크막 패턴(35)들 및 버퍼막 패턴(32)들을 형성한다. 그리고, 상기 포토레지스트 패턴(38)들을 반도 체 기판(10)으로부터 제거한다. 이때에, 상기 식각공정(40)은 트랜치 절연막(20)으로 둘러싸이도록 반도체 기판(10)에 채널부 홀(50)들을 형성한다.
다시 도 6 으로 돌아와서, 상기 마스크막 패턴(35) 및 버퍼막 패턴(32)을 마스크로 사용해서 채널부 홀(50)에 희생막(55)을 형성한다. 상기 희생막(55)은 실리콘 산화막이다. 계속해서, 상기 희생막(55) 및 마스크막 패턴들(35) 및 버퍼막 패턴들(32)을 반도체 기판(10)으로부터 제거한다.
도 1, 도 7 내지 도 9 를 참조하면, 상기 채널부 홀(50)들을 컨포멀하게 덮도록 트랜치 절연막(20) 및 반도체 기판(10) 상에 게이트 절연막(60)을 형성한다. 상기 게이트 절연막(60)은 실리콘 산화막을 사용해서 형성하는 것이 바람직하다. 그리고, 상기 채널부 홀(50)들을 채우도록 게이트 절연막(60) 상에 게이트 막(70), 게이트 캐핑막(73) 및 포토레지스트 막(76)을 차례로 형성한다. 상기 게이트 캐핑막(73)은 게이트 절연막(60)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(70)은 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속실리사이드 막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 막(70)은 단독으로 N+ 형의 폴리실리콘 막을 사용해서 형성할 수 있다.
상기 포토레지스트 막(76)에 포토공정을 수행해서 게이트 캐핑막(73) 상에 배선 형태의 포토레지스트 패턴(78)들을 형성한다. 상기 포토레지스트 패턴(78)들은 소정 거리로 서로 이격되도록 형성하는 것이 바람직하다. 상기 포토레지스트 패턴(78)들을 마스크로 사용해서 게이트 캐핑막(73) 및 게이트 막(70)에 식각공정(80)을 차례로 수행한다. 상기 식각공정(80)은 게이트 절연막(60)을 노출시키도록 수행한다. 상기 식각공정(80)은 반도체 기판(10) 및 포토레지스트 패턴(78)들 사이에 셀(Cell) 게이트 패턴(84)들 및 런닝(Running) 게이트 패턴(88)들을 형성한다. 상기 셀 및 런닝 게이트 패턴들(84, 88)은 각각이 채널부 홀(50)들 및 트랜치 절연막(20) 상에 위치하도록 형성한다. 이때에, 상기 셀 게이트 패턴(84)들은 채널부 홀(50)들을 각각 채우고 동시에 반도체 기판(10)의 주 표면으로부터 상부를 향하여 돌출되어서 런닝 게이트 패턴(88)들과 평행하도록 형성한다. 상기 셀 및 런닝 게이트 패턴들(84, 88)의 각각은 차례로 적층된 게이트(72) 및 게이트 캐핑막 패턴(75)을 갖도록 형성한다.
도 1, 도 10 및 도 11 을 참조하면, 상기 포토레지스트 패턴(78)들을 반도체 기판(10)으로부터 제거한다. 상기 셀 및 런닝 게이트 패턴들(84, 88)을 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(90)을 수행한다. 상기 이온 주입공정(90)은 셀 및 런닝 게이트 패턴들(84, 88)에 각각 중첩하도록 반도체 기판(10)에 제 1 불순물 영역(95)들 형성한다. 상기 제 1 불순물 영역(95)들은 N- 형의 도전형을 갖도록 형성하는 것이 바람직하다.
이어서, 상기 셀 및 런닝 게이트 패턴들(84, 88)의 측벽에 게이트 스페이서(100)들을 각각 형성한다. 상기 게이트 스페이서(100)들은 게이트 절연막(60)과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 스페이서(100)들은 게이트 캐핑막(73)과 동일한 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 게이트 스페이서(100)들은 실리콘 나이트라이드 막을 사용해서 형성할 수 있다.
상기 셀 및 런닝 게이트 패턴들(84, 88) 사이를 덮고 동시에 셀 게이트 패턴(84)들 사이의 반도체 기판(100)을 노출시키는 홀 형태의 포토레지스트 패턴(110)을 형성한다. 상기 포토레지스트 패턴(110) 및 셀 게이트 패턴(84)들 및 게이트 스페이서(100)들을 마스크로 사용해서 반도체 기판(10)에 이온 주입공정(113)을 연속적으로 두 번 수행한다. 상기 이온 주입공정(113)을 수행한 후, 상기 포토레지스트 패턴(110)을 반도체 기판(10)으로부터 제거한다. 상기 이온 주입공정(113)은 반도체 기판(10)의 주 표면 근처에 위치한 제 1 불순물 영역(95) 아래에 제 2 및 제 3 불순물 영역들(116, 119)을 형성한다. 상기 제 2 및 제 3 불순물 영역들(116, 119)은 채널부 홀(50)들 사이의 반도체 기판(10)에 위치한다. 이때에, 상기 제 3 불순물 영역(119)은 제 2 불순물 영역(116) 아래에 위치하도록 형성하는 것이 바람직하다. 그리고, 상기 제 1 및 제 2 불순물 영역들(95, 116)은 동일한 도전형을 갖도록 형성한다. 상기 제 2 및 제 3 불순물 영역들(116, 119)은 서로 다른 도전형들을 각각 갖도록 형성한다. 상기 제 3 불순물 영역(119)은 반도체 기판(10)과 동일한 도전형을 갖도록 형성하는 것이 바람직하다. 상기 제 2 및 제 3 불순물 영역들(116, 119)은 채널부 홀(50)들 사이에 배치되기 때문에 트랜지스터의 쇼트채널 효과를 방지할 수 있다. 이를 통해서, 상기 제 2 및 제 3 불순물 영역들(116, 119)은 트랜지스터의 전기적 특성을 반도체 기판(10)의 전면에 걸쳐서 향상시킬 수 있다. 또한, 상기 트랜지스터의 전기적 특성을 고려해서, 상기 채널부 홀(50)들 사이의 반도체 기판(10)에 적어도 세 개의 불순물 영역들을 형성할 수 있다.
도 1, 도 12 내지 도 14 를 참조하면, 상기 셀 및 런닝 게이트 패턴들(84, 88) 사이를 충분히 채우고 동시에 그 게이트 패턴들(84, 88)을 덮도록 반도체 기판(10)의 상부에 패드 층간절연막(120)을 형성한다. 상기 패드 층간절연막(120)은 게이트 스페이서(100)와 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 바람직하다. 상기 패드 층간절연막(120)은 붕소(B) 및 인(P)을 포함한 실리콘 산화막을 사용해서 형성할 수 있다.
상기 패드 층간절연막(120) 상에 홀 형태의 포토레지스트 패턴(130)들을 형성한다. 상기 포토레지스트 패턴(130)들은 패드 층간절연막(120)을 노출시킨다. 상기 포토레지스트 패턴(130)들을 마스크로 사용해서 패드 층간절연막(120)에 식각공정(135)을 수행한다. 상기 식각공정(135)은 셀 및 런닝 게이트 패턴들(84, 88) 사이의 소정영역들에 패드 층간절연막(120)을 관통하는 패드 홀(125)들을 형성한다. 상기 패드 홀(125)들은 셀 및 런닝 게이트 패턴들(84, 88), 게이트 스페이서(100)들과 함께 반도체 기판(10)을 노출시킨다. 이때에, 상기 셀 게이트 패턴(84)들 및 반도체 기판(10)의 사이, 상기 런닝 게이트 패턴(88)들 및 트랜치 절연막(20) 사이에 게이트 절연막 패턴(65)들을 각각 형성한다.
계속해서, 상기 패드 홀(125)들을 각각 채우는 랜딩 패드(140)들을 형성한다. 상기 랜딩 패드(140)들은 제 1 불순물 영역(95)들과 각각 접촉하도록 형성한다. 상기 랜딩 패드(140)들은 N+ 형의 폴리실리콘 막을 사용해서 형성하는 것이 바람직하다. 이를 통해서, 상기 채널부 홀들 사이의 반도체 기판(10)에 제 1 내지 제 3 불순물 영역들(95, 116, 119)을 갖는 디램(150)을 형성한다. 상기 디램은 하나의 활성영역에 두 개의 트랜지스터들을 갖는다. 상기 트랜지스터들 중 하나는 셀 게이 트 패턴(84)들 사이의 반도체 기판(10)에 위치한 제 1 내지 제 3 불순물 영역들(95, 116, 119)을 소오스 영역(Source Region)으로 갖는다. 더불어서, 상기 하나의 트랜지스터는 셀 및 런닝 게이트 패턴들(84, 88) 사이의 반도체 기판(10)에 위치한 제 1 불순물 영역(95)을 드레인 영역(Drain Region)로 갖는다. 상기 트랜지스터들 중 나머지도 동일한 소오스 영역과 상기 드레인 영역의 반대편에 다른 드레인 영역을 갖는다.
상술한 바와 같이, 본 발명은 반도체 기판의 전면에 걸쳐서 트랜지스터들의 전기적 특성을 일정하게 유지시키기 위해서 채널부 홀들 사이에 적어도 세 개의 불순물 영역들을 갖는 디램들 및 그 형성방법들을 제공한다. 이를 통해서, 상기 트랜지스터를 갖는 디램들은 반도체 기판의 전면에 걸쳐서 리퓨레쉬 특성이 향상되어서 높은 수율을 가지고 반도체 기판으로부터 확보되어질 수 있다.

Claims (21)

  1. 반도체 기판에 배치되어서 활성영역을 고립시키는 트랜치 절연막;
    상기 트랜치 절연막으로 둘러싸이도록 상기 활성영역의 상기 반도체 기판에 배치된 두 개의 채널부 홀들;
    상기 채널부 홀들 및 상기 트랜치 절연막에 각각 배치된 셀(Cell) 게이트 패턴들 및 런닝(Running) 게이트 패턴들;
    상기 셀 게이트 패턴들 중 하나 및 그 하나에 인접한 상기 런닝 게이트 패턴 사이, 상기 셀 게이트 패턴들 중 나머지 및 그 나머지에 인접한 다른 상기 런닝 게이트 패턴 사이에 각각 배치된 N 형의 제 1 불순물 영역들;
    상기 채널부 홀들 사이의 상기 반도체 기판에 배치된 제 1 내지 제 3 불순물 영역들을 포함하되,
    상기 셀 게이트 패턴들은 상기 채널부 홀들을 각각 채우고 동시에 상기 반도체 기판의 주 표면으로부터 상부를 향하여 돌출되어서 상기 런닝 게이트 패턴들과 평행하게 배치되고, 상기 제 1 및 상기 제 2 불순물 영역들은 동일한 도전형을 갖으며, 상기 제 2 및 상기 제 3 불순물 영역들은 서로 다른 도전형들을 각각 갖는 것이 특징인 디램.
  2. 제 1 항에 있어서,
    상기 셀 게이트 패턴들 및 상기 반도체 기판의 사이, 그리고 상기 런닝 게이 트 패턴들 및 상기 트랜치 절연막 사이에 각각 개재된 게이트 절연막 패턴들을 더 포함하는 것이 특징인 디램.
  3. 제 2 항에 있어서,
    상기 셀 및 상기 런닝 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴을 포함하되, 상기 게이트 캐핑막 패턴은 상기 게이트 절연막 패턴들과 다른 식각률을 갖는 절연막인 것이 특징인 디램.
  4. 제 3 항에 있어서,
    상기 게이트는 차례로 적층된 N+ 형의 폴리실리콘 막 및 금속실리사이드 막인 것이 특징인 디램.
  5. 제 1 항에 있어서,
    상기 셀 및 상기 런닝 게이트 패턴들을 덮어서 패드 홀들을 한정하는 패드 층간절연막;
    상기 패드 홀들을 각각 채우는 랜딩 패드들을 더 포함하되,
    상기 패드 홀들은 상기 셀 및 상기 런닝 게이트 패턴들 사이의 소정영역들에 각각 배치되어서 상기 반도체 기판을 노출시키고, 상기 랜딩 패드들은 상기 제 1 불순물 영역들과 각각 접촉하는 것이 특징인 디램.
  6. 제 5 항에 있어서,
    상기 랜딩 패드들은 N+ 형의 폴리실리콘 막인 것이 특징인 디램.
  7. 제 5 항에 있어서,
    상기 패드 층간절연막은 붕소(B) 및 인(P)을 포함한 실리콘 산화막(SiO2)인 것이 특징인 디램.
  8. 제 5 항에 있어서,
    상기 랜딩 패드들 및 상기 셀 게이트 패턴들, 상기 랜딩 패드들 및 상기 런닝 게이트 패턴들 사이에 각각 개재된 게이트 스페이서들을 더 포함하되,
    상기 게이트 스페이서들은 상기 패드 층간절연막과 다른 식각률을 갖는 절연막인 것이 특징인 디램.
  9. 제 8 항에 있어서,
    상기 게이트 스페이서들은 상기 셀 및 상기 런닝 게이트 패턴들의 측벽을 각각 덮도록 배치되는 것이 특징인 디램.
  10. 제 1 항에 있어서,
    상기 제 1 내지 상기 제 3 불순물 영역들은 반도체 기판의 주 표면으로부터 아래를 향해서 순서적으로 배치되는 것을 포함하되,
    상기 제 3 불순물 영역은 상기 반도체 기판과 동일한 도전형을 갖는 것이 특징인 디램.
  11. 반도체 기판에 활성영역을 고립시키는 트랜치 절연막을 형성하고,
    상기 트랜치 절연막으로 둘러싸이도록 상기 활성영역의 상기 반도체 기판에 두 개의 채널부 홀들을 형성하고,
    상기 채널부 홀들 및 상기 트랜치 절연막에 셀(Cell) 게이트 패턴들 및 런닝(Running) 게이트 패턴들을 각각 형성하되, 상기 셀 게이트 패턴들은 상기 채널부 홀들을 각각 채우고 동시에 상기 반도체 기판의 주 표면으로부터 상부를 향하여 돌출되어서 상기 런닝 게이트 패턴들과 평행하도록 배치하고,
    상기 셀 및 상기 런닝 게이트 패턴들을 마스크로 사용해서 상기 반도체 기판에 이온 주입공정을 수행하되, 상기 이온 주입공정은 상기 셀 및 상기 런닝 게이트 패턴들에 각각 중첩하는 N 형의 제 1 불순물 영역들을 형성하고,
    상기 채널부 홀들 사이의 상기 반도체 기판에 제 2 및 제 3 불순물 영역들을 형성하는 것을 포함하되,
    상기 제 2 및 상기 제 3 불순물 영역들은 상기 반도체 기판의 주 표면에 근접한 상기 제 1 불순물 영역 아래에 위치하도록 형성하고, 상기 제 1 및 상기 제 2 불순물 영역들은 동일한 도전형을 갖도록 형성하며, 상기 제 2 및 상기 제 3 불순물 영역들은 서로 다른 도전형들을 각각 갖도록 형성하는 것이 특징인 디램의 형성 방법.
  12. 상기 제 11 항에 있어서,
    상기 제 2 및 제 3 불순물 영역들을 형성하는 것은,
    상기 셀 및 상기 런닝 게이트 패턴들 사이를 덮고 동시에 상기 셀 게이트 패턴들 사이의 상기 반도체 기판을 노출시키는 홀 형태(Hole Shape)의 포토레지스트 패턴을 형성하고,
    상기 포토레지스트 패턴을 마스크로 사용해서 상기 반도체 기판에 이온 주입공정을 연속적으로 두 번 수행하고,
    상기 포토레지스트 패턴을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 제 3 불순물 영역은 상기 제 2 불순물 영역 아래에 위치하도록 형성하는 것이 특징인 디램의 형성방법.
  13. 상기 제 11 항에 있어서,
    상기 셀 및 런닝 게이트 패턴들을 형성하는 것은,
    상기 채널부 홀들을 채우도록 상기 트랜치 절연막 및 상기 반도체 기판 상에 게이트 막 및 게이트 캐핑막을 차례로 형성하고,
    상기 게이트 캐핑막 상에 소정 거리로 서로 이격된 배선 형태(Line Shape)의 포토레지스트 패턴들을 형성하고,
    상기 포토레지스트 패턴들을 마스크로 사용해서 상기 게이트 캐핑막 및 상기 게이트 막에 식각공정을 차례로 수행하고,
    상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 셀 및 런닝 게이트 패턴들의 각각은 차례로 적층된 게이트 및 게이트 캐핑막 패턴을 사용해서 형성하는 것이 특징인 디램의 형성방법.
  14. 상기 제 11 항에 있어서,
    상기 채널부 홀들을 형성하는 것은,
    상기 트랜치 절연막을 덮도록 상기 반도체 기판 상에 버퍼막 및 마스크막을 차례로 형성하고,
    상기 마스크막 상에 홀 형태의 포토레지스트 패턴들을 두 개 형성하고,
    상기 포토레지스트 패턴들을 마스크로 사용해서 상기 마스크막 및 상기 버퍼막에 식각공정을 차례로 수행하되, 상기 식각공정은 상기 반도체 기판 상에 차례로 적층된 버퍼막 패턴들 및 마스크막 패턴들을 형성하고,
    상기 포토레지스트 패턴들을 상기 반도체 기판으로부터 제거하고,
    상기 마스크막 패턴들 및 상기 버퍼막 패턴들을 마스크로 사용해서 상기 반도체 기판에 식각공정을 수행하고,
    상기 마스크막 패턴들 및 상기 버퍼막 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 채널부 홀들은 상기 반도체 기판의 주 표면으로부터 평행하게 아래를 향해서 연장하도록 형성한 것이 특징인 디램의 형성방법.
  15. 상기 제 11 항에 있어서,
    상기 채널부 홀들을 형성하는 것은,
    상기 트랜치 절연막을 덮도록 상기 반도체 기판 상에 버퍼막 및 마스크막을 차례로 형성하고,
    상기 마스크막 상에 홀 형태의 포토레지스트 패턴들을 두 개 형성하고,
    상기 포토레지스트 패턴들을 마스크로 사용해서 상기 마스크막 및 상기 버퍼막에 식각공정을 차례로 수행하되, 상기 식각공정은 상기 반도체 기판 상에 차례로 적층된 버퍼막 패턴들 및 마스크막 패턴들을 형성하고,
    상기 포토레지스트 패턴들, 상기 마스크막 패턴들 및 상기 버퍼막 패턴들을 마스크로 사용해서 상기 반도체 기판에 식각공정을 연속적으로 수행하고,
    상기 포토레지스트 패턴들, 상기 마스크막 패턴들 및 상기 버퍼막 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 채널부 홀들은 상기 반도체 기판의 주 표면으로부터 평행하게 아래를 향해서 연장하도록 형성한 것이 특징인 디램의 형성방법.
  16. 상기 제 11 항에 있어서,
    상기 채널부 홀들을 형성하는 것은,
    상기 트랜치 절연막을 덮도록 상기 반도체 기판 상에 버퍼막 및 마스크막을 차례로 형성하고,
    상기 마스크막 상에 홀 형태의 포토레지스트 패턴들을 두 개 형성하고,
    상기 포토레지스트 패턴들을 마스크로 사용해서 상기 마스크막, 상기 버퍼막 및 상기 반도체 기판에 식각공정을 차례로 수행하되, 상기 식각공정은 상기 반도체 기판 및 상기 포토레지스트 패턴들 사이에 차례로 적층된 마스크막 패턴들 및 버퍼막 패턴들을 형성하고,
    상기 포토레지스트 패턴들, 상기 마스크막 패턴들 및 상기 버퍼막 패턴들을 상기 반도체 기판으로부터 제거하는 것을 포함하되,
    상기 채널부 홀들은 상기 반도체 기판의 주 표면으로부터 평행하게 아래를 향해서 연장하도록 형성한 것이 특징인 디램의 형성방법.
  17. 상기 제 11 항에 있어서,
    상기 셀 게이트 패턴들 및 상기 반도체 기판의 사이, 그리고 상기 런닝 게이트 패턴들 및 상기 트랜치 절연막 사이에 게이트 절연막 패턴들을 각각 형성하는 것을 더 포함하는 것이 특징인 디램의 형성방법.
  18. 상기 제 11 항에 있어서,
    패드 홀들을 한정하는 패드 층간절연막을 형성하고,
    상기 패드 홀들을 각각 채우는 랜딩 패드들을 형성하는 것을 더 포함하되,
    상기 패드 홀들은 상기 셀 및 상기 런닝 게이트 패턴들 사이의 소정영역들에 각각 배치해서 상기 셀 및 런닝 게이트 패턴들과 함께 상기 반도체 기판을 노출시키도록 형성하고, 상기 랜딩 패드들은 상기 제 1 불순물 영역들과 각각 접촉하도록 형성하는 것이 특징인 디램의 형성방법.
  19. 상기 제 18 항에 있어서,
    상기 랜딩 패드는 상기 제 1 불순물 영역과 동일한 도전형을 갖는 도전막을 사용해서 형성하는 것이 특징인 디램의 형성방법.
  20. 상기 제 18 항에 있어서,
    상기 랜딩 패드들 및 상기 셀 게이트 패턴들, 상기 랜딩 패드들 및 상기 런닝 게이트 패턴들 사이에 각각 개재된 게이트 스페이서들을 더 포함하되,
    상기 게이트 스페이서들은 상기 패드 층간절연막과 다른 식각률을 갖는 절연막을 사용해서 형성하는 것이 특징인 디램의 형성방법.
  21. 상기 제 18 항에 있어서,
    상기 게이트 스페이서들은 상기 셀 및 상기 런닝 게이트 패턴들의 측벽을 각각 덮도록 형성하는 것이 특징인 디램의 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100660339B1 (ko) * 2005-12-28 2006-12-22 동부일렉트로닉스 주식회사 반도체 소자 및 그의 제조 방법
TWI298179B (en) * 2006-05-19 2008-06-21 Promos Technologies Inc Metal oxide semiconductor transistor and method of manufacturing thereof
JP2008053274A (ja) * 2006-08-22 2008-03-06 Elpida Memory Inc 半導体装置及びその製造方法
JP2008171872A (ja) * 2007-01-09 2008-07-24 Elpida Memory Inc 半導体装置及びその製造方法
KR100920045B1 (ko) * 2007-12-20 2009-10-07 주식회사 하이닉스반도체 반도체 소자 및 그의 제조방법
JP2012234964A (ja) 2011-04-28 2012-11-29 Elpida Memory Inc 半導体装置及びその製造方法
JP2012248686A (ja) * 2011-05-27 2012-12-13 Elpida Memory Inc 半導体装置及びその製造方法
JP2014022388A (ja) 2012-07-12 2014-02-03 Ps4 Luxco S A R L 半導体装置及びその製造方法
US11195753B2 (en) * 2018-09-18 2021-12-07 International Business Machines Corporation Tiered-profile contact for semiconductor

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2728679B2 (ja) 1988-06-27 1998-03-18 株式会社東芝 不揮発性半導体メモリ装置
KR100207538B1 (ko) 1996-12-17 1999-07-15 윤종용 반도체장치의 배선형성방법
JPH1126609A (ja) 1997-06-30 1999-01-29 Sharp Corp 半導体記憶装置及びその製造方法
TW454307B (en) * 2000-03-24 2001-09-11 Vanguard Int Semiconduct Corp Method for manufacturing asymmetrical well regions of DRAM cell
JP2002198500A (ja) 2000-12-27 2002-07-12 Mitsubishi Electric Corp 半導体集積回路装置およびその製造方法
KR100460067B1 (ko) 2002-07-19 2004-12-04 주식회사 하이닉스반도체 반도체소자의 리프레시특성 개선방법
US6844591B1 (en) * 2003-09-17 2005-01-18 Micron Technology, Inc. Method of forming DRAM access transistors

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