JP2002094059A - Ｍｏｓｆｅｔ素子の製造方法 - Google Patents
Ｍｏｓｆｅｔ素子の製造方法Info
- Publication number
- JP2002094059A JP2002094059A JP2001188094A JP2001188094A JP2002094059A JP 2002094059 A JP2002094059 A JP 2002094059A JP 2001188094 A JP2001188094 A JP 2001188094A JP 2001188094 A JP2001188094 A JP 2001188094A JP 2002094059 A JP2002094059 A JP 2002094059A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- tungsten
- film
- forming
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 92
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 81
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 78
- 239000010937 tungsten Substances 0.000 claims abstract description 78
- 230000008569 process Effects 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 31
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910001930 tungsten oxide Inorganic materials 0.000 claims abstract description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 25
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 25
- 239000010703 silicon Substances 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 15
- 238000007254 oxidation reaction Methods 0.000 claims description 32
- 230000003647 oxidation Effects 0.000 claims description 28
- 238000009832 plasma treatment Methods 0.000 claims description 27
- 238000005498 polishing Methods 0.000 claims description 8
- 230000001590 oxidative effect Effects 0.000 claims description 5
- 238000012545 processing Methods 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- KUAZQDVKQLNFPE-UHFFFAOYSA-N thiram Chemical compound CN(C)C(=S)SSC(=S)N(C)C KUAZQDVKQLNFPE-UHFFFAOYSA-N 0.000 claims 1
- 239000010408 film Substances 0.000 description 117
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 25
- 229920005591 polysilicon Polymers 0.000 description 25
- 229910052751 metal Inorganic materials 0.000 description 16
- 239000002184 metal Substances 0.000 description 16
- 238000005530 etching Methods 0.000 description 12
- 230000004888 barrier function Effects 0.000 description 11
- 239000010410 layer Substances 0.000 description 9
- 238000000137 annealing Methods 0.000 description 7
- 239000002019 doping agent Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 101100454434 Biomphalaria glabrata BG04 gene Proteins 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 238000012827 research and development Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000003685 thermal hair damage Effects 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101000854908 Homo sapiens WD repeat-containing protein 11 Proteins 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 102100020705 WD repeat-containing protein 11 Human genes 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- IVHJCRXBQPGLOV-UHFFFAOYSA-N azanylidynetungsten Chemical compound [W]#N IVHJCRXBQPGLOV-UHFFFAOYSA-N 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 239000012777 electrically insulating material Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021350 transition metal silicide Inorganic materials 0.000 description 1
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
- H01L21/02244—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate of a metallic layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
- H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/314—Inorganic layers
- H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
- H01L21/3165—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation
- H01L21/31683—Inorganic layers composed of oxides or glassy oxides or oxide based glass formed by oxidation of metallic layers, e.g. Al deposited on the body, e.g. formation of multi-layer insulating structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
Abstract
(57)【要約】 （修正有）
【課題】自己整列コンタクト工程を適正に行え、タング
ステンゲートの均一厚さの維持が可能なMOSFET素子の製
造方法を提供する。 【解決手段】フィールド酸化膜22を備えたシリコン基板
21を作製する段階と、犠牲ゲートを形成する段階と、犠
牲ゲート両側の基板のアクティブ領域内にLDD構造のソ
ース/ドレーン領域29を形成する段階と、犠牲ゲートの
露出のために層間絶縁膜30を形成する段階と、タングス
テンゲート領域用の溝を形成するため犠牲ゲートを除去
する段階と、溝の内壁及び膜30上にゲート絶縁膜31を形
成する段階と、溝を埋め込むように膜31上にタングステ
ン膜を蒸着する段階と、膜と膜31を研磨して溝内にタン
グステンゲート32aを形成する段階と、ゲート32aを酸化
させ、その表面にタングステン酸化膜40を形成する段階
とを含む方法。
ステンゲートの均一厚さの維持が可能なMOSFET素子の製
造方法を提供する。 【解決手段】フィールド酸化膜22を備えたシリコン基板
21を作製する段階と、犠牲ゲートを形成する段階と、犠
牲ゲート両側の基板のアクティブ領域内にLDD構造のソ
ース/ドレーン領域29を形成する段階と、犠牲ゲートの
露出のために層間絶縁膜30を形成する段階と、タングス
テンゲート領域用の溝を形成するため犠牲ゲートを除去
する段階と、溝の内壁及び膜30上にゲート絶縁膜31を形
成する段階と、溝を埋め込むように膜31上にタングステ
ン膜を蒸着する段階と、膜と膜31を研磨して溝内にタン
グステンゲート32aを形成する段階と、ゲート32aを酸化
させ、その表面にタングステン酸化膜40を形成する段階
とを含む方法。
Description
【０００１】
【発明の属する技術分野】本発明はMOSFET素子の製造方
法に関するもので、より詳細には、自己整列コンタクト
(self-aligned contact)工程の適用とタングステンゲ
ートの均一な厚さの維持が可能なMOSFET素子の製造方法
に関するものである。
法に関するもので、より詳細には、自己整列コンタクト
(self-aligned contact)工程の適用とタングステンゲ
ートの均一な厚さの維持が可能なMOSFET素子の製造方法
に関するものである。
【０００２】
【従来の技術】周知のように、ゲートは主にポリシリコ
ンで形成されている。これは、ポリシリコンが高融点、
薄膜形成の容易性、ラインパターニングの容易性、酸化
雰囲気に対する安定性及び平坦な表面形成などのゲート
として要求される物性を十分満足するためである。この
ようなポリシリコンゲートを実際MOSFET素子に用いる場
合は、該ポリシリコンゲートに、燐(P)、砒素(As)又
は、硼素(B)などのドーパント(dopant)を含ませること
により所望の抵抗値を得ることができる。
ンで形成されている。これは、ポリシリコンが高融点、
薄膜形成の容易性、ラインパターニングの容易性、酸化
雰囲気に対する安定性及び平坦な表面形成などのゲート
として要求される物性を十分満足するためである。この
ようなポリシリコンゲートを実際MOSFET素子に用いる場
合は、該ポリシリコンゲートに、燐(P)、砒素(As)又
は、硼素(B)などのドーパント(dopant)を含ませること
により所望の抵抗値を得ることができる。
【０００３】しかし、半導体素子の集積度が増加するこ
とにより、ゲートの線幅、ゲート絶縁膜の厚さ、接合深
さなどの変数値が減少するため、ポリシリコンでは微細
線幅とする上で要求される低抵抗の実現が難しい。これ
により、前記ポリシリコンを代替することができる新し
い物質からなるゲートの開発が求められている。
とにより、ゲートの線幅、ゲート絶縁膜の厚さ、接合深
さなどの変数値が減少するため、ポリシリコンでは微細
線幅とする上で要求される低抵抗の実現が難しい。これ
により、前記ポリシリコンを代替することができる新し
い物質からなるゲートの開発が求められている。
【０００４】初期には遷移金属-シリサイド物質を利用
したポリサイドゲートに関する研究及び開発が活発に進
められた。しかし、前記ポリサイドゲートは、内部に依
然としてポリシリコンが存在するため、低抵抗とするに
は限界がある。より詳しくは、ポリサイドゲートを有す
る半導体素子では、前記ポリサイドゲート内にポリシリ
コンが存在することにより、ゲート空乏化(gate deple
tion effect)によるゲート絶縁膜の有効厚さの増加、p
+ポリシリコンゲートでのボロン浸透(boronpenetratio
n)及びドーパント分布変動(dopant distribution flu
ctuation)によるしきい値電圧の変化などが発生する。
このため前記ポリサイドゲートでは低抵抗の実現に限界
がある。
したポリサイドゲートに関する研究及び開発が活発に進
められた。しかし、前記ポリサイドゲートは、内部に依
然としてポリシリコンが存在するため、低抵抗とするに
は限界がある。より詳しくは、ポリサイドゲートを有す
る半導体素子では、前記ポリサイドゲート内にポリシリ
コンが存在することにより、ゲート空乏化(gate deple
tion effect)によるゲート絶縁膜の有効厚さの増加、p
+ポリシリコンゲートでのボロン浸透(boronpenetratio
n)及びドーパント分布変動(dopant distribution flu
ctuation)によるしきい値電圧の変化などが発生する。
このため前記ポリサイドゲートでは低抵抗の実現に限界
がある。
【０００５】従って、最近、金属ゲートに関する研究及
び開発が積極的に行われている。前記金属ゲートはドー
パントを使用しないため、ポリサイドゲートを有する半
導体素子で発生する前記問題点は解決される。また、金
属ゲートは、シリコンのミッドバンドギャップ(mid ba
nd-gap)に該当する仕事関数値を有する金属を使用する
ことによりNMOS及びPMOSの双方に使用可能な単一ゲート
として使用可能である。
び開発が積極的に行われている。前記金属ゲートはドー
パントを使用しないため、ポリサイドゲートを有する半
導体素子で発生する前記問題点は解決される。また、金
属ゲートは、シリコンのミッドバンドギャップ(mid ba
nd-gap)に該当する仕事関数値を有する金属を使用する
ことによりNMOS及びPMOSの双方に使用可能な単一ゲート
として使用可能である。
【０００６】ここで、シリコンのミッドバンドギャップ
に相当する仕事関数値を有する金属としては、タングス
テン(W)、窒化タングステン(WN)、チタニウム(Ti)、窒
化チタニウム(TiN)、モリブデン(Mo)、タンタラム(Ta)
及び窒化タンタラム(TaN)などがある。
に相当する仕事関数値を有する金属としては、タングス
テン(W)、窒化タングステン(WN)、チタニウム(Ti)、窒
化チタニウム(TiN)、モリブデン(Mo)、タンタラム(Ta)
及び窒化タンタラム(TaN)などがある。
【０００７】一方、前記金属ゲートを実際にMOSFET素子
の製造に用いる場合、金属膜に対するエッチング工程の
難しさ、前記エッチング工程によるシリコン基板のダメ
ージ(damage)発生、そして、後続の熱工程による熱的ダ
メージ(thermal damage)発生のような工程上の問題が
生じている。
の製造に用いる場合、金属膜に対するエッチング工程の
難しさ、前記エッチング工程によるシリコン基板のダメ
ージ(damage)発生、そして、後続の熱工程による熱的ダ
メージ(thermal damage)発生のような工程上の問題が
生じている。
【０００８】このことから、従来のゲート形成工程によ
って前記金属ゲートを形成することは困難であるため、
金属配線形成に主に用いられるダマシン(damascence)工
程により金属ゲートを形成する方法が提案されている。
って前記金属ゲートを形成することは困難であるため、
金属配線形成に主に用いられるダマシン(damascence)工
程により金属ゲートを形成する方法が提案されている。
【０００９】前記ダマシン工程を利用した金属ゲート形
成方法は、ポリシリコンからなる犠牲ゲートを含むトラ
ンジスタを形成する工程、層間絶縁膜を形成する工程、
前記犠牲ゲートを除去する工程、金属膜を蒸着する工程
及び前記金属膜に対するCMP(Chemical Mechanical Po
lishing)工程を含む。前記ダマシン工程を利用した金属
ゲート形成方法は、エッチング工程を含まないため素子
特性の低下が防止され、また、既存のMOSFET工程をその
まま利用することができるという利点を有する。
成方法は、ポリシリコンからなる犠牲ゲートを含むトラ
ンジスタを形成する工程、層間絶縁膜を形成する工程、
前記犠牲ゲートを除去する工程、金属膜を蒸着する工程
及び前記金属膜に対するCMP(Chemical Mechanical Po
lishing)工程を含む。前記ダマシン工程を利用した金属
ゲート形成方法は、エッチング工程を含まないため素子
特性の低下が防止され、また、既存のMOSFET工程をその
まま利用することができるという利点を有する。
【００１０】以下、従来のダマシン工程を利用した金属
ゲート形成方法を、図1A乃至図1Eを参照しながら説明す
る。
ゲート形成方法を、図1A乃至図1Eを参照しながら説明す
る。
【００１１】図1Aを参照して説明すると、アクティブ領
域を限定するフィールド酸化膜(2)が形成されたシリコ
ン基板(1)が作製される。第1熱酸化膜(3)が、前記シリ
コン基板(1)のアクティブ領域上に形成され、その次
に、ポリシリコン膜(4)とハードマスク膜(5)が前記フィ
ールド酸化膜(2)と第1熱酸化膜(3)との上に順次形成さ
れる。
域を限定するフィールド酸化膜(2)が形成されたシリコ
ン基板(1)が作製される。第1熱酸化膜(3)が、前記シリ
コン基板(1)のアクティブ領域上に形成され、その次
に、ポリシリコン膜(4)とハードマスク膜(5)が前記フィ
ールド酸化膜(2)と第1熱酸化膜(3)との上に順次形成さ
れる。
【００１２】図1A及び1Bを参照して説明すると、ハード
マスク膜(5)が公知のフォトリソグラフィ工程によりパ
ターニングされることにより、ゲート形成領域を限定す
るハードマスクパターン(5a)が形成される。前記ハード
マスクパターン(5a)をエッチングマスクとして利用する
ことにより、ポリシリコン膜(4)と第1熱酸化膜(3)がエ
ッチングされ、その結果、犠牲ゲート(4a)が形成され
る。
マスク膜(5)が公知のフォトリソグラフィ工程によりパ
ターニングされることにより、ゲート形成領域を限定す
るハードマスクパターン(5a)が形成される。前記ハード
マスクパターン(5a)をエッチングマスクとして利用する
ことにより、ポリシリコン膜(4)と第1熱酸化膜(3)がエ
ッチングされ、その結果、犠牲ゲート(4a)が形成され
る。
【００１３】ゲート再酸化(gate re-oxidation)工程が
前記結果物に対して行われ、これにより、第2熱酸化膜
(6)が前記犠牲ゲート(4a)の側壁及び露出されたシリコ
ン基板(1)の表面上に形成される。所定導電型の不純物
が前記第2熱酸化膜(6)を貫通して前記犠牲ゲート(4a)両
側のシリコン基板部分に低濃度でイオン注入され、その
結果、LDD(Lightly Doped Drain)領域(7)が形成され
る。
前記結果物に対して行われ、これにより、第2熱酸化膜
(6)が前記犠牲ゲート(4a)の側壁及び露出されたシリコ
ン基板(1)の表面上に形成される。所定導電型の不純物
が前記第2熱酸化膜(6)を貫通して前記犠牲ゲート(4a)両
側のシリコン基板部分に低濃度でイオン注入され、その
結果、LDD(Lightly Doped Drain)領域(7)が形成され
る。
【００１４】図1B及び1Cを参照して説明すると、第2熱
酸化膜が除去される。スペーサ(8)が前記犠牲ゲート(4
a)及びハードマスクパターン(5a)の側壁に形成される。
所定導電型の不純物が、シリコン基板(1)内に高濃度で
イオン注入され、これにより、前記スペーサ(8)を含む
犠牲ゲート(4a)両側のシリコン基板部分にソース/ドレ
ーン領域（ソース領域及びドレーン領域）(9)が形成さ
れる。
酸化膜が除去される。スペーサ(8)が前記犠牲ゲート(4
a)及びハードマスクパターン(5a)の側壁に形成される。
所定導電型の不純物が、シリコン基板(1)内に高濃度で
イオン注入され、これにより、前記スペーサ(8)を含む
犠牲ゲート(4a)両側のシリコン基板部分にソース/ドレ
ーン領域（ソース領域及びドレーン領域）(9)が形成さ
れる。
【００１５】図1C及び図1Dを参照して説明すると、層間
絶縁膜(10)が前記段階までの基板結果物上に形成され、
その次に、前記犠牲ゲート(4a)を研磨阻止層としたCMP
(Chemical Mechanical Polishing)工程により、前記
層間絶縁膜(10)とハードマスクパターン(5a)が研磨され
る。金属ゲートが形成されるべき領域を限定する溝を形
成するため露出した犠牲ゲート(4a)と第1熱酸化膜(3)が
除去される。ゲート絶縁膜(11)が前記結果物上に均一な
厚さで形成され、ゲート用金属膜、たとえばタングステ
ン膜(12)が、前記溝を完全に埋め込むようにして蒸着さ
れる。
絶縁膜(10)が前記段階までの基板結果物上に形成され、
その次に、前記犠牲ゲート(4a)を研磨阻止層としたCMP
(Chemical Mechanical Polishing)工程により、前記
層間絶縁膜(10)とハードマスクパターン(5a)が研磨され
る。金属ゲートが形成されるべき領域を限定する溝を形
成するため露出した犠牲ゲート(4a)と第1熱酸化膜(3)が
除去される。ゲート絶縁膜(11)が前記結果物上に均一な
厚さで形成され、ゲート用金属膜、たとえばタングステ
ン膜(12)が、前記溝を完全に埋め込むようにして蒸着さ
れる。
【００１６】図1D及び図1Eを参照して説明すると、研磨
阻止層として層間絶縁膜(10)を利用したCMP工程により
タングステン膜(12)とゲート絶縁膜(11)とを研磨するこ
とにより、タングステンゲート(12a)が形成され、これ
によりタングステンゲート(12a)を有するMOSFET素子が
形成される。
阻止層として層間絶縁膜(10)を利用したCMP工程により
タングステン膜(12)とゲート絶縁膜(11)とを研磨するこ
とにより、タングステンゲート(12a)が形成され、これ
によりタングステンゲート(12a)を有するMOSFET素子が
形成される。
【００１７】前記のようなタングステンゲート(12a)
は、ダマシン工程を利用して形成されるため、信頼性が
良好であり、従って、前記タングステンゲート(12a)を
有するMOSFET素子の特性向上も期待できる。
は、ダマシン工程を利用して形成されるため、信頼性が
良好であり、従って、前記タングステンゲート(12a)を
有するMOSFET素子の特性向上も期待できる。
【００１８】
【発明が解決しようとする課題】しかし、前記のような
タングステンゲート(12a)を有するMOSFET素子は、後に
自己整列コンタクト(Self Aligned Contact：以下、
「SAC」と称する。)工程が行われるとき、その上にSAC
工程用バリヤ膜(以下、「SACバリヤ膜」と称する)がな
いことから、これを形成するための多段階の追加工程を
必要とし、生産性が良くない。
タングステンゲート(12a)を有するMOSFET素子は、後に
自己整列コンタクト(Self Aligned Contact：以下、
「SAC」と称する。)工程が行われるとき、その上にSAC
工程用バリヤ膜(以下、「SACバリヤ膜」と称する)がな
いことから、これを形成するための多段階の追加工程を
必要とし、生産性が良くない。
【００１９】前記SAC工程で発生する問題点を図2及び図
3を参照して詳しく説明する。ここで、前記SAC工程及び
SACバリヤ膜形成工程は公知の技術であるため、これら
の説明は省略する。図2及び図3において、図面符号13は
SACバリヤ膜、14は絶縁膜、そして、15はコンタクトプ
ラグをそれぞれ示す。
3を参照して詳しく説明する。ここで、前記SAC工程及び
SACバリヤ膜形成工程は公知の技術であるため、これら
の説明は省略する。図2及び図3において、図面符号13は
SACバリヤ膜、14は絶縁膜、そして、15はコンタクトプ
ラグをそれぞれ示す。
【００２０】まず、図2に示すように、露光マスクの誤
整列(mis−alignment)が発生すると、SACバリヤ膜がタ
ングステンゲート(12a)上にないために前記タングステ
ンゲート(12a)とコンタクトプラグ(15)との間で電気的
短絡が発生する。この結果、MOSFET素子の信頼性及び特
性が低下する。
整列(mis−alignment)が発生すると、SACバリヤ膜がタ
ングステンゲート(12a)上にないために前記タングステ
ンゲート(12a)とコンタクトプラグ(15)との間で電気的
短絡が発生する。この結果、MOSFET素子の信頼性及び特
性が低下する。
【００２１】一方、露光マスクの誤整列に起因するタン
グステンゲート(12a)とコンタクトプラグ(15)間の電気
的短絡は、図3に示すように、前記タングステンゲート
(12a)上に、たとえば、窒化膜であるSACバリヤ膜(13)を
形成することにより防止することができる。前記SACバ
リヤ膜(13)の形成は、多段階工程、たとえば、タングス
テンゲートのエッチング工程、窒化膜蒸着工程及び前記
窒化膜研磨工程を必要とするため、MOSFET素子の製造時
間及び費用が増加し、その結果、生産性が低下する。
グステンゲート(12a)とコンタクトプラグ(15)間の電気
的短絡は、図3に示すように、前記タングステンゲート
(12a)上に、たとえば、窒化膜であるSACバリヤ膜(13)を
形成することにより防止することができる。前記SACバ
リヤ膜(13)の形成は、多段階工程、たとえば、タングス
テンゲートのエッチング工程、窒化膜蒸着工程及び前記
窒化膜研磨工程を必要とするため、MOSFET素子の製造時
間及び費用が増加し、その結果、生産性が低下する。
【００２２】また、MOSFET素子の製造にあたり、考慮さ
れるべき重要事項の一つは、ゲートの表面抵抗が一定水
準以下に維持されなければならないことである。ここ
で、前記ゲートの表面抵抗は、ゲートの厚さの均一度に
依存する。しかし、タングステンゲートの厚さを減少さ
せるため、その表面を乾式エッチング工程によりエッチ
ングする場合、エッチング阻止層(Etch stop layer)
がないために、エッチング後のタングステンゲートの厚
さの均一度は望ましくないものとなる。
れるべき重要事項の一つは、ゲートの表面抵抗が一定水
準以下に維持されなければならないことである。ここ
で、前記ゲートの表面抵抗は、ゲートの厚さの均一度に
依存する。しかし、タングステンゲートの厚さを減少さ
せるため、その表面を乾式エッチング工程によりエッチ
ングする場合、エッチング阻止層(Etch stop layer)
がないために、エッチング後のタングステンゲートの厚
さの均一度は望ましくないものとなる。
【００２３】特に、基板の全体にわたり、すべてのタン
グステンゲートを均一な深さでエッチングするのは難し
い。さらにエッチング装備の維持(maintenance)条件が
不安定な場合、タングステンゲートの過度のエッチング
またはエッチング不足により、タングステンゲートの厚
さ均一度を望ましいものに維持することはほとんど不可
能である。そのため、タングステンゲートの表面抵抗が
しきい値以上に増加し、又、MOSFET素子の特性が低下す
る。
グステンゲートを均一な深さでエッチングするのは難し
い。さらにエッチング装備の維持(maintenance)条件が
不安定な場合、タングステンゲートの過度のエッチング
またはエッチング不足により、タングステンゲートの厚
さ均一度を望ましいものに維持することはほとんど不可
能である。そのため、タングステンゲートの表面抵抗が
しきい値以上に増加し、又、MOSFET素子の特性が低下す
る。
【００２４】従って、本発明の主目的は、SAC 工程を
適正に行うことができるとともに、タングステンゲート
の均一な厚さを維持することができるMOSFET素子の製造
方法を提供することである。
適正に行うことができるとともに、タングステンゲート
の均一な厚さを維持することができるMOSFET素子の製造
方法を提供することである。
【００２５】
【課題を解決するための手段】前記目的を達成するため
に、本発明者らは研究を重ね、タングテンゲート形成
後、該ゲートを酸化してタングステン酸化膜を形成する
ことにより、容易にSACバリア膜を形成することがで
き、SAC工程でのタングステンゲートとコンタクトプラ
グとの間の電気的短絡を防止できるとともに、タングス
テンゲートの厚さの均一度を保持できることを見出し、
本発明を完成させた。
に、本発明者らは研究を重ね、タングテンゲート形成
後、該ゲートを酸化してタングステン酸化膜を形成する
ことにより、容易にSACバリア膜を形成することがで
き、SAC工程でのタングステンゲートとコンタクトプラ
グとの間の電気的短絡を防止できるとともに、タングス
テンゲートの厚さの均一度を保持できることを見出し、
本発明を完成させた。
【００２６】前記知見に基づき、本発明に係るMOSFET素
子の製造方法は、アクティブ領域を限定する(define)フ
ィールド酸化膜を備えたシリコン基板を作製する段階
と、前記シリコン基板のアクティブ領域上に犠牲ゲート
を形成する段階と、前記犠牲ゲート両側のシリコン基板
のアクティブ領域内にそれぞれLDD構造のソース領域及
びドレーン領域を形成する段階と、前記段階までの基板
結果物上に、前記犠牲ゲートを露出させるために層間絶
縁膜を形成する段階と、タングステンゲートを形成する
領域を限定する(define)溝を形成するため、前記露出し
た犠牲ゲートを除去する段階と、前記溝の内壁及び前記
層間絶縁膜上にゲート絶縁膜を形成する段階と、前記溝
を完全に埋め込むようにして、ゲート絶縁膜上にタング
ステン膜を蒸着する段階と、前記タングステン膜と前記
ゲート絶縁膜を研磨して前記溝内にタングステンゲート
を形成する段階と、前記タングステンゲートを酸化さ
せ、前記タングステンゲートの表面に所定の厚さのタン
グステン酸化膜を形成する段階とを含む。
子の製造方法は、アクティブ領域を限定する(define)フ
ィールド酸化膜を備えたシリコン基板を作製する段階
と、前記シリコン基板のアクティブ領域上に犠牲ゲート
を形成する段階と、前記犠牲ゲート両側のシリコン基板
のアクティブ領域内にそれぞれLDD構造のソース領域及
びドレーン領域を形成する段階と、前記段階までの基板
結果物上に、前記犠牲ゲートを露出させるために層間絶
縁膜を形成する段階と、タングステンゲートを形成する
領域を限定する(define)溝を形成するため、前記露出し
た犠牲ゲートを除去する段階と、前記溝の内壁及び前記
層間絶縁膜上にゲート絶縁膜を形成する段階と、前記溝
を完全に埋め込むようにして、ゲート絶縁膜上にタング
ステン膜を蒸着する段階と、前記タングステン膜と前記
ゲート絶縁膜を研磨して前記溝内にタングステンゲート
を形成する段階と、前記タングステンゲートを酸化さ
せ、前記タングステンゲートの表面に所定の厚さのタン
グステン酸化膜を形成する段階とを含む。
【００２７】
【発明の実施の形態】本発明の目的、特徴及び利点は、
以下の詳細な説明及び添付された図面を参照することに
より理解し易くなる。
以下の詳細な説明及び添付された図面を参照することに
より理解し易くなる。
【００２８】図4A乃至図4Gは、本発明の１実施形態であ
るMOSFET素子の製造方法を説明するための断面図であ
る。
るMOSFET素子の製造方法を説明するための断面図であ
る。
【００２９】図4Aを参照して説明すると、アクティブ領
域を限定するフィールド酸化膜(22)が形成されたシリコ
ン基板(21)が作製される。熱酸化工程により、第1熱酸
化膜(23)が前記シリコン基板(21)のアクティブ領域上に
形成される。LP(Low Prssure)-CVD工程により、ポリシ
リコン膜(24)が、前記第1熱酸化膜(23)とフィールド酸
化膜(22)上に、2000〜4000Å程度の厚さで形成され、そ
の次に、窒化膜又は、酸化膜からなるハードマスク膜(2
5)が前記ポリシリコン膜(24)上に800〜1000Å程度の厚
さで形成される。前記ポリシリコン膜(4)形成中に、イ
ン-シチュ方式で該ポリシリコン膜にドーパントがドー
ピングされたり、あるいは、ポリシリコン膜形成後にイ
オン注入によりドーパントが該ポリシリコン膜にドーピ
ングされる。
域を限定するフィールド酸化膜(22)が形成されたシリコ
ン基板(21)が作製される。熱酸化工程により、第1熱酸
化膜(23)が前記シリコン基板(21)のアクティブ領域上に
形成される。LP(Low Prssure)-CVD工程により、ポリシ
リコン膜(24)が、前記第1熱酸化膜(23)とフィールド酸
化膜(22)上に、2000〜4000Å程度の厚さで形成され、そ
の次に、窒化膜又は、酸化膜からなるハードマスク膜(2
5)が前記ポリシリコン膜(24)上に800〜1000Å程度の厚
さで形成される。前記ポリシリコン膜(4)形成中に、イ
ン-シチュ方式で該ポリシリコン膜にドーパントがドー
ピングされたり、あるいは、ポリシリコン膜形成後にイ
オン注入によりドーパントが該ポリシリコン膜にドーピ
ングされる。
【００３０】図4A及び図4Bを参照して説明すると、公知
のフォトリソグラフィ工程により前記ハードマスク膜を
パターニングすることにより、ハードマスクパターン(2
5a)が形成される。前記ハードマスクパターン(25a)を利
用したエッチング工程により前記ポリシリコン膜(24)と
第1熱酸化膜(23)がエッチングされ、その結果、前記シ
リコン基板(21)のアクティブ領域上に犠牲ゲート(24a)
が形成される。
のフォトリソグラフィ工程により前記ハードマスク膜を
パターニングすることにより、ハードマスクパターン(2
5a)が形成される。前記ハードマスクパターン(25a)を利
用したエッチング工程により前記ポリシリコン膜(24)と
第1熱酸化膜(23)がエッチングされ、その結果、前記シ
リコン基板(21)のアクティブ領域上に犠牲ゲート(24a)
が形成される。
【００３１】ゲート再酸化工程が前記基板結果物に対し
て行われる。前記ゲート再酸化工程は、犠牲ゲート(24
a)を形成するためのエッチング時に発生したシリコン基
板(21)のエッチングダメージを回復させ、そして、ソー
ス領域及びドレーン領域を形成するための後続のイオン
注入工程で発生し得る前記シリコン基板(21)のダメージ
を防止するために行われる。前記ゲート再酸化工程の結
果、第2熱酸化膜(26)が前記犠牲ゲート(24a)の側壁及び
シリコン基板(21)のアクティブ領域上に30〜100Å程度
の厚さで形成される。所定導電型の不純物が前記犠牲ゲ
ート(25a)両側のシリコン基板部分に低濃度でイオン注
入され、その結果として、LDD領域(27)が形成される。
て行われる。前記ゲート再酸化工程は、犠牲ゲート(24
a)を形成するためのエッチング時に発生したシリコン基
板(21)のエッチングダメージを回復させ、そして、ソー
ス領域及びドレーン領域を形成するための後続のイオン
注入工程で発生し得る前記シリコン基板(21)のダメージ
を防止するために行われる。前記ゲート再酸化工程の結
果、第2熱酸化膜(26)が前記犠牲ゲート(24a)の側壁及び
シリコン基板(21)のアクティブ領域上に30〜100Å程度
の厚さで形成される。所定導電型の不純物が前記犠牲ゲ
ート(25a)両側のシリコン基板部分に低濃度でイオン注
入され、その結果として、LDD領域(27)が形成される。
【００３２】図4B及び図4Cを参照して説明すると、前記
第2熱酸化膜(26)が除去される。酸化膜が前記結果物の
全体上に900〜1200Å程度の厚さで形成され、その次
に、該酸化膜をブランケットエッチング(blanket etc
h)することにより、スペーサ(28)が前記ハードマスクパ
ターン(25a)と犠牲ゲート(24a)の側壁に形成される。所
定導電型の不純物が高濃度でイオン注入され、その結果
として、露出されたシリコン基板のアクティブ領域内に
ソース／ドレーン領域（ソース領域及びドレーン領域）
(29)が形成される。
第2熱酸化膜(26)が除去される。酸化膜が前記結果物の
全体上に900〜1200Å程度の厚さで形成され、その次
に、該酸化膜をブランケットエッチング(blanket etc
h)することにより、スペーサ(28)が前記ハードマスクパ
ターン(25a)と犠牲ゲート(24a)の側壁に形成される。所
定導電型の不純物が高濃度でイオン注入され、その結果
として、露出されたシリコン基板のアクティブ領域内に
ソース／ドレーン領域（ソース領域及びドレーン領域）
(29)が形成される。
【００３３】図4C及び図4Dを参照して説明すると、層間
絶縁膜(30)が前記段階までの基板結果物上に4000〜6000
Å程度の厚さで蒸着される。その次に、研磨阻止層とし
て犠牲ゲート(24a)を利用するCMP工程により、前記層間
絶縁膜(30)とハードマスクパターン(25a)が研磨され、
その結果、前記層間絶縁膜(30)が平坦化され、前記犠牲
ゲート(24a)が露出する。
絶縁膜(30)が前記段階までの基板結果物上に4000〜6000
Å程度の厚さで蒸着される。その次に、研磨阻止層とし
て犠牲ゲート(24a)を利用するCMP工程により、前記層間
絶縁膜(30)とハードマスクパターン(25a)が研磨され、
その結果、前記層間絶縁膜(30)が平坦化され、前記犠牲
ゲート(24a)が露出する。
【００３４】図4D及び図4Eを参照して説明すると、露出
した犠牲ゲート(24a)と、その下の第1熱酸化膜(23)が湿
式、あるいは乾式エッチング工程により除去される。ゲ
ート絶縁膜(31)が前記基板結果物上に均一な厚さで形成
され、タングステン膜(32)が前記ゲート絶縁膜(31)上に
蒸着される。
した犠牲ゲート(24a)と、その下の第1熱酸化膜(23)が湿
式、あるいは乾式エッチング工程により除去される。ゲ
ート絶縁膜(31)が前記基板結果物上に均一な厚さで形成
され、タングステン膜(32)が前記ゲート絶縁膜(31)上に
蒸着される。
【００３５】図4E及び図4Fを参照して説明すると、タン
グステン膜(32)とゲート絶縁膜(31)が、層間絶縁膜が露
出するまでCMP工程により研磨され、これによりタング
ステンゲート(32a)が形成される。この結果、タングス
テンゲート(32a)を有するMOSFET素子が完成する。
グステン膜(32)とゲート絶縁膜(31)が、層間絶縁膜が露
出するまでCMP工程により研磨され、これによりタング
ステンゲート(32a)が形成される。この結果、タングス
テンゲート(32a)を有するMOSFET素子が完成する。
【００３６】図4Gを参照して説明すると、前記タングス
テンゲート(32a)に対し酸化工程が行われ、その結果、S
ACバリヤ膜としてタングステン酸化(WO3)膜（40）が前
記タングステンゲート(32a)の表面に所定厚さ、たとえ
ば、100〜300Å程度、より好ましくは200〜300Å程度、
さらにより好ましくは200〜250Å程度の厚さで形成され
る。
テンゲート(32a)に対し酸化工程が行われ、その結果、S
ACバリヤ膜としてタングステン酸化(WO3)膜（40）が前
記タングステンゲート(32a)の表面に所定厚さ、たとえ
ば、100〜300Å程度、より好ましくは200〜300Å程度、
さらにより好ましくは200〜250Å程度の厚さで形成され
る。
【００３７】この時、前記タングステン酸化膜(40)は電
気的に絶縁体であるため、たとえ後続のSAC 工程でマ
スクの誤整列が発生しても、前記タングステン酸化膜(4
0)により、タングステンゲート(32a)とコンタクトプラ
グ(図示しない)間の電気的短絡を防止することができ
る。また、前記タングステン酸化膜(40)はその上部に形
成される層間絶縁膜、例えば、TEOS膜と相異する研磨選
択比を示すため、研磨阻止層としても利用可能である。
気的に絶縁体であるため、たとえ後続のSAC 工程でマ
スクの誤整列が発生しても、前記タングステン酸化膜(4
0)により、タングステンゲート(32a)とコンタクトプラ
グ(図示しない)間の電気的短絡を防止することができ
る。また、前記タングステン酸化膜(40)はその上部に形
成される層間絶縁膜、例えば、TEOS膜と相異する研磨選
択比を示すため、研磨阻止層としても利用可能である。
【００３８】前記の本発明による酸化工程は、急速熱酸
化(Rapid Thermal Oxidation：以下、「RTO」とい
う。)前処理とN2Oプラズマ処理を順に行う工程とするこ
とが好ましい。
化(Rapid Thermal Oxidation：以下、「RTO」とい
う。)前処理とN2Oプラズマ処理を順に行う工程とするこ
とが好ましい。
【００３９】前記RTO前処理は、N2及びO2の混合ガス雰
囲気下で、500〜700℃程度、より好ましくは550〜700℃
程度、さらにより好ましくは600〜700℃程度の温度まで
ランプ-アップ(Ramp-Up)する方式で行われる。
囲気下で、500〜700℃程度、より好ましくは550〜700℃
程度、さらにより好ましくは600〜700℃程度の温度まで
ランプ-アップ(Ramp-Up)する方式で行われる。
【００４０】前記N2Oプラズマ処理は、温度400〜600℃
程度、より好ましくは450〜550℃程度、さらにより好ま
しくは500〜550℃程度、圧力2〜5torr程度、より好まし
くは2〜3.5torr程度、さらにより好ましくは2〜3torr程
度、そして、プラズマパワー100〜200W程度、より好ま
しくは120〜180W程度、さらにより好ましくは150〜170W
程度の条件下で行う。また、所望する厚さ、例えば100
〜300Å程度、より好ましくは200〜300Å程度、さらに
より好ましくは200〜250Å程度のタングステン酸化膜が
形成されるまでの時間、例えば、100〜200秒間程度、よ
り好ましくは100〜150秒間程度、さらにより好ましくは
120〜150秒間程度行う。
程度、より好ましくは450〜550℃程度、さらにより好ま
しくは500〜550℃程度、圧力2〜5torr程度、より好まし
くは2〜3.5torr程度、さらにより好ましくは2〜3torr程
度、そして、プラズマパワー100〜200W程度、より好ま
しくは120〜180W程度、さらにより好ましくは150〜170W
程度の条件下で行う。また、所望する厚さ、例えば100
〜300Å程度、より好ましくは200〜300Å程度、さらに
より好ましくは200〜250Å程度のタングステン酸化膜が
形成されるまでの時間、例えば、100〜200秒間程度、よ
り好ましくは100〜150秒間程度、さらにより好ましくは
120〜150秒間程度行う。
【００４１】なお、タングステンに対する酸化工程は、
N2Oプラズマ処理を行うことなく、ファーネスアニーリ
ングまたはRTOのみによって行うこともできる。しか
し、前記ファーネスアニーリングを利用した酸化工程は
タングステン酸化速度が速いため酸化速度の制御が難し
く、さらに、リフティング(lifting)が発生するためそ
の利用は困難である。また、前記RTOだけを利用した酸
化工程は、タングステンの酸化速度が遅いことから所望
する厚さのタングステン酸化膜を形成するのに多くの時
間を必要とするため、その利用が困難である。
N2Oプラズマ処理を行うことなく、ファーネスアニーリ
ングまたはRTOのみによって行うこともできる。しか
し、前記ファーネスアニーリングを利用した酸化工程は
タングステン酸化速度が速いため酸化速度の制御が難し
く、さらに、リフティング(lifting)が発生するためそ
の利用は困難である。また、前記RTOだけを利用した酸
化工程は、タングステンの酸化速度が遅いことから所望
する厚さのタングステン酸化膜を形成するのに多くの時
間を必要とするため、その利用が困難である。
【００４２】また、前記タングステンに対する酸化工程
は、UV-O3アニーリングを利用して行うこともできる。
しかし、前記UV-O3アニーリングを利用した酸化工程
は、タングステンの酸化速度が速いだけでなく、酸化工
程の結果得られるタングステン酸化膜の均一度(uniform
ity)が不良であるため、実際の利用は困難である。
は、UV-O3アニーリングを利用して行うこともできる。
しかし、前記UV-O3アニーリングを利用した酸化工程
は、タングステンの酸化速度が速いだけでなく、酸化工
程の結果得られるタングステン酸化膜の均一度(uniform
ity)が不良であるため、実際の利用は困難である。
【００４３】以上、本発明方法の１実施形態について説
明したが、本発明は、その要旨を逸脱しない範囲で多様
に変更して実施することができる。
明したが、本発明は、その要旨を逸脱しない範囲で多様
に変更して実施することができる。
【００４４】
【実施例】以下、実施例及び試験例を示して本発明をよ
り詳細に説明するが、本発明はこれらの実施例に限定さ
れるものではない。
り詳細に説明するが、本発明はこれらの実施例に限定さ
れるものではない。
【００４５】図5A及び図5Bは、ポリシリコン(Poly-S
i)、チタニウムナイトライド(TiN)及びタングステン(W)
がこの順に積層された構造の試料片に対する酸化工程の
結果を示す透過電子顕微鏡(TEM)写真である。
i)、チタニウムナイトライド(TiN)及びタングステン(W)
がこの順に積層された構造の試料片に対する酸化工程の
結果を示す透過電子顕微鏡(TEM)写真である。
【００４６】ここで、図5Aは試料片に対し、温度400
℃、圧力2.5torr、プラズマパワー100W、N2O流量2000sc
cmの条件下で、120秒間N2Oプラズマ処理した結果を示す
TEM 写真である。
℃、圧力2.5torr、プラズマパワー100W、N2O流量2000sc
cmの条件下で、120秒間N2Oプラズマ処理した結果を示す
TEM 写真である。
【００４７】また、図5Bは、試料片に対して、400℃の
温度下で60秒間、UV-O3アニーリングした結果を示すTEM
写真である。
温度下で60秒間、UV-O3アニーリングした結果を示すTEM
写真である。
【００４８】図5Aに示すように、試料片に対する酸化工
程を前記N2Oプラズマ処理により行った場合、タングス
テン酸化膜(WO3)は、タングステンの表面に150Å程度の
均一な厚さで形成されたことが分かる。
程を前記N2Oプラズマ処理により行った場合、タングス
テン酸化膜(WO3)は、タングステンの表面に150Å程度の
均一な厚さで形成されたことが分かる。
【００４９】一方、図5Bに示すように、試料片に対する
酸化工程をUV-O3アニーリングにより行った場合、タン
グステンの酸化速度が速いために、タングステン酸化膜
(WO3)は、800Å程度の厚さで過度に形成されたことが分
かる。
酸化工程をUV-O3アニーリングにより行った場合、タン
グステンの酸化速度が速いために、タングステン酸化膜
(WO3)は、800Å程度の厚さで過度に形成されたことが分
かる。
【００５０】図6は、N20プラズマ処理時間の変化に対す
るタングステン酸化膜(WO3)の厚さの変化を示すグラフ
である。ここでは、温度400℃、圧力2.5torr、プラズマ
パワー100W、N2O流量（2000）sccmの条件下で、N2Oプラ
ズマ処理した。
るタングステン酸化膜(WO3)の厚さの変化を示すグラフ
である。ここでは、温度400℃、圧力2.5torr、プラズマ
パワー100W、N2O流量（2000）sccmの条件下で、N2Oプラ
ズマ処理した。
【００５１】図６に示すように、タングステン酸化膜(W
O3)の厚さは、N2Oプラズマ処理時間に比例して増加して
いる。従って、タングステンに対する酸化工程としてN2
Oプラズマ処理を利用する場合、前記タングステン酸化
膜(WO3)の厚さの制御が非常に容易であることがわかる
所望する厚さ、例えば100〜300Åのタングステン酸化膜
(WO3)を得るのに、N2Oプラズマ処理を利用したタングス
テンの酸化工程を120〜150秒間程度行うのが適当である
ことがわかる。
O3)の厚さは、N2Oプラズマ処理時間に比例して増加して
いる。従って、タングステンに対する酸化工程としてN2
Oプラズマ処理を利用する場合、前記タングステン酸化
膜(WO3)の厚さの制御が非常に容易であることがわかる
所望する厚さ、例えば100〜300Åのタングステン酸化膜
(WO3)を得るのに、N2Oプラズマ処理を利用したタングス
テンの酸化工程を120〜150秒間程度行うのが適当である
ことがわかる。
【００５２】図7A乃至図7Cは、RTO前処理工程の効果を
説明するためのXRDグラフである。図7Aは、RTO前処理を
行わず、N2Oプラズマ処理のみ行った試料片についてのX
RDグラフであり、図7Bは、RTO前処理とN2Oプラズマ処理
とによりタングステン酸化膜を薄く形成した試料片につ
いてのXRDグラフであり、図7Cは、RTO前処理とN2Oプラ
ズマ処理とによりタングステン酸化膜を厚く形成した試
料片についてのXRDグラフである。
説明するためのXRDグラフである。図7Aは、RTO前処理を
行わず、N2Oプラズマ処理のみ行った試料片についてのX
RDグラフであり、図7Bは、RTO前処理とN2Oプラズマ処理
とによりタングステン酸化膜を薄く形成した試料片につ
いてのXRDグラフであり、図7Cは、RTO前処理とN2Oプラ
ズマ処理とによりタングステン酸化膜を厚く形成した試
料片についてのXRDグラフである。
【００５３】図7Aに結果を示す試料片については、温度
（400）℃、圧力（2.5）torr、プラズマパワー（100）
W、N2O流量（2000）sccmの条件下で、１２０秒間N2Oプ
ラズマ処理した。
（400）℃、圧力（2.5）torr、プラズマパワー（100）
W、N2O流量（2000）sccmの条件下で、１２０秒間N2Oプ
ラズマ処理した。
【００５４】また、図7Bに結果を示す試料片について
は、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アッ
プする方式で前記RTO前処理を行った。さらに、温度（4
00）℃、圧力（2.5）torr、プラズマパワー（100）W、N
2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズ
マ処理した。
は、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アッ
プする方式で前記RTO前処理を行った。さらに、温度（4
00）℃、圧力（2.5）torr、プラズマパワー（100）W、N
2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズ
マ処理した。
【００５５】また、図7Cに結果を示す試料片について
は、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アッ
プする方式で前記RTO前処理を行った。さらに、温度（4
00）℃、圧力（2.5）torr、プラズマパワー（100）W、N
2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズ
マ処理した。
は、N2/O2 (1/0.15)混合ガス下、500℃までランプ-アッ
プする方式で前記RTO前処理を行った。さらに、温度（4
00）℃、圧力（2.5）torr、プラズマパワー（100）W、N
2O流量（2000）sccmの条件下で、（120）秒間N2Oプラズ
マ処理した。
【００５６】N2Oプラズマ処理だけ行った場合、図7Aに
示すように、タングステン酸化膜のピーク(peak)はシャ
ープ(sharp)に現れなかった。このことから、このタン
グステン酸化膜の結晶性は良好でないことがわかる。
示すように、タングステン酸化膜のピーク(peak)はシャ
ープ(sharp)に現れなかった。このことから、このタン
グステン酸化膜の結晶性は良好でないことがわかる。
【００５７】一方、RTO前処理とN2Oプラズマ処理の双方
を行った場合、図7B及び図7Cに示すように、タングステ
ン酸化膜のピークは比較的シャープに現れた。 特にタ
ングステン酸化膜が厚い場合、図7Cに示すように、より
確実に見える。従って、このタングステン酸化膜の結晶
性は比較的優れていることがわかる。ここで、前記RTO
前処理とN2Oプラズマ処理の双方を行った試料片でタン
グステン酸化膜のピークがシャープに現れるのは、前記
RTO前処理により生成した微細な酸化膜が、N2Oプラズマ
処理時にシード(Seed)として作用し、そのため、タング
ステンの酸化が促進されたものと推定することができ
る。
を行った場合、図7B及び図7Cに示すように、タングステ
ン酸化膜のピークは比較的シャープに現れた。 特にタ
ングステン酸化膜が厚い場合、図7Cに示すように、より
確実に見える。従って、このタングステン酸化膜の結晶
性は比較的優れていることがわかる。ここで、前記RTO
前処理とN2Oプラズマ処理の双方を行った試料片でタン
グステン酸化膜のピークがシャープに現れるのは、前記
RTO前処理により生成した微細な酸化膜が、N2Oプラズマ
処理時にシード(Seed)として作用し、そのため、タング
ステンの酸化が促進されたものと推定することができ
る。
【００５８】これらのことから、本発明方法において
は、タングステンの酸化工程は、前述のように、N2Oプ
ラズマ処理により行い、あるいはさらに、タングステン
の酸化増進のために、RTO前処理を前記N2Oプラズマ処理
前に行うことが好ましい。
は、タングステンの酸化工程は、前述のように、N2Oプ
ラズマ処理により行い、あるいはさらに、タングステン
の酸化増進のために、RTO前処理を前記N2Oプラズマ処理
前に行うことが好ましい。
【００５９】
【発明の効果】以上説明したように本発明によると、タ
ングステンゲート形成の後、酸化工程を行うことにより
非常に容易にSACバリヤ膜を形成することができる。こ
れにより、たとえ後続のSAC 工程でマスクの誤整列が
発生しても、タングステンゲートとコンタクトプラグ間
の電気的短絡を防止することができる。
ングステンゲート形成の後、酸化工程を行うことにより
非常に容易にSACバリヤ膜を形成することができる。こ
れにより、たとえ後続のSAC 工程でマスクの誤整列が
発生しても、タングステンゲートとコンタクトプラグ間
の電気的短絡を防止することができる。
【００６０】また、本発明において、タングステンの酸
化工程として、酸化厚さの制御が容易なN2Oプラズマ処
理を利用する場合は、タングステン酸化工程後に残るタ
ングステンゲートの厚さの均一度を確保することがで
き、それにより、ゲートの表面抵抗の増加を防止するこ
とができる。
化工程として、酸化厚さの制御が容易なN2Oプラズマ処
理を利用する場合は、タングステン酸化工程後に残るタ
ングステンゲートの厚さの均一度を確保することがで
き、それにより、ゲートの表面抵抗の増加を防止するこ
とができる。
【００６１】結論として、本発明によるタングステンゲ
ートを有するMOSFET素子の製造方法によると、SAC 工
程を適正に行えるとともに、タングステンゲートの均一
な厚さ維持が可能であるため、素子特性及び信頼性を向
上することができ、ひいては、高集積素子の製造に非常
に適する。
ートを有するMOSFET素子の製造方法によると、SAC 工
程を適正に行えるとともに、タングステンゲートの均一
な厚さ維持が可能であるため、素子特性及び信頼性を向
上することができ、ひいては、高集積素子の製造に非常
に適する。
【図１Ａ】従来技術によるダマシン工程を利用したタン
グステンゲートの形成方法を説明するための１工程断面
図である。
グステンゲートの形成方法を説明するための１工程断面
図である。
【図１Ｂ】従来技術によるダマシン工程を利用したタン
グステンゲートの形成方法を説明するための他の工程断
面図である。
グステンゲートの形成方法を説明するための他の工程断
面図である。
【図１Ｃ】従来技術によるダマシン工程を利用したタン
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
【図１Ｄ】従来技術によるダマシン工程を利用したタン
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
【図１Ｅ】従来技術によるダマシン工程を利用したタン
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
グステンゲートの形成方法を説明するためのさらに他の
工程断面図である。
【図２】従来技術によるタングステンゲートを有するMO
SFET素子での問題点を説明するための１断面図である。
SFET素子での問題点を説明するための１断面図である。
【図３】従来技術によるタングステンゲートを有するMO
SFET素子での問題点を説明するための他の断面図であ
る。
SFET素子での問題点を説明するための他の断面図であ
る。
【図４Ａ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するための１工程断面図である。
方法を説明するための１工程断面図である。
【図４Ｂ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するための他の工程断面図である。
方法を説明するための他の工程断面図である。
【図４Ｃ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するためのさらに他の工程断面図である。
方法を説明するためのさらに他の工程断面図である。
【図４Ｄ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するためのさらに他の工程断面図である。
方法を説明するためのさらに他の工程断面図である。
【図４Ｅ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するためのさらに他の工程断面図である。
方法を説明するためのさらに他の工程断面図である。
【図４Ｆ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するためのさらに他の工程断面図である。
方法を説明するためのさらに他の工程断面図である。
【図４Ｇ】本発明の１実施形態であるMOSFET素子の製造
方法を説明するためのさらに他の工程断面図である。
方法を説明するためのさらに他の工程断面図である。
【図５Ａ】ポリシリコン(Poly-Si)、チタニウムナイト
ライド(TiN)及びタングステン(W)の積層構造からなる試
料片に対しN2Oプラズマ処理した結果を示すTEM 写真で
ある。
ライド(TiN)及びタングステン(W)の積層構造からなる試
料片に対しN2Oプラズマ処理した結果を示すTEM 写真で
ある。
【図５Ｂ】ポリシリコン(Poly-Si)、チタニウムナイト
ライド(TiN)及びタングステン(W)の積層構造からなる試
料片に対しUV-O3アニーリングした結果を示すTEM 写真
である。
ライド(TiN)及びタングステン(W)の積層構造からなる試
料片に対しUV-O3アニーリングした結果を示すTEM 写真
である。
【図６】N2Oプラズマ処理時間の変化に対するタングス
テン酸化膜(WO3)の厚さの変化を示すグラフである。
テン酸化膜(WO3)の厚さの変化を示すグラフである。
【図７Ａ】図7Aは、RTO前処理を施さず、N2Oプラズマ処
理のみ施した試料片のXRDグラフである。
理のみ施した試料片のXRDグラフである。
【図７Ｂ】RTO前処理とN2Oプラズマ処理とによりタング
ステン酸化膜が薄く形成された試料片のXRDグラフであ
る。
ステン酸化膜が薄く形成された試料片のXRDグラフであ
る。
【図７Ｃ】RTO前処理とN2Oプラズマ処理とによりタング
ステン酸化膜が厚く形成された試料片のXRDグラフであ
る。
ステン酸化膜が厚く形成された試料片のXRDグラフであ
る。
1、21 シリコン基板 2、22 フィールド酸化膜 3、23 第1熱酸化膜 4、24 ポリシリコン膜 4a、24a 犠牲ゲート 5、25 ハードマスク膜 5a、25a ハードマスクパターン 6、26 第2熱酸化膜 7、27 LDD領域 8、28 スペーサ 9、29 ソース/ドレーン領域 10、30 層間絶縁膜 11、31 ゲート絶縁膜 12、32 タングステン膜 32a タングステンゲート 40 タングステン酸化膜 12a タングステンゲート 13 SACバリア膜 14 絶縁膜 15 コンタクトプラグ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 呂 寅 碩 大韓民国ソウル特別市鍾路區母岳洞 現代 アパートメント106−404 Ｆターム(参考） 4M104 AA01 BB01 BB18 CC05 DD02 DD04 DD08 DD09 DD34 DD43 DD55 DD64 DD65 DD71 DD75 DD77 DD80 DD81 DD86 DD89 DD91 EE05 EE09 EE14 EE16 EE17 FF14 FF18 GG09 GG10 GG14 HH12 HH14 HH16 5F140 AA00 AA14 AA15 AA27 AA40 BF07 BF11 BF20 BG02 BG04 BG05 BG08 BG27 BG36 BG40 BG41 BG49 BG54 BG56 BG58 BH15 BK02 BK05 BK08 BK13 BK23 CB01 CC11 CE07 CE14
Claims (7)
- 【請求項1】アクティブ領域を限定するフィールド酸化
膜を備えたシリコン基板を作製する段階と、 前記シリコン基板のアクティブ領域上に犠牲ゲートを形
成する段階と,前記犠牲ゲート両側のシリコン基板のア
クティブ領域内にそれぞれLDD構造のソース領域及びド
レーン領域を形成する段階と、 前記段階までの基板結果物上に、前記犠牲ゲートを露出
させるために層間絶縁膜を形成する段階と、 タングステンゲートを形成する領域を限定する(define)
溝を形成するため、前記露出した犠牲ゲートを除去する
段階と、 前記溝の内壁及び前記層間絶縁膜上にゲート絶縁膜を形
成する段階と、 前記溝を完全に埋め込むようにして、ゲート絶縁膜上に
タングステン膜を蒸着する段階と、 前記タングステン膜と前記ゲート絶縁膜を研磨して前記
溝内にタングステンゲートを形成する段階と、 前記タングステンゲートを酸化させ、前記タングステン
ゲートの表面に所定厚さのタングステン酸化膜を形成す
る段階とを含むことを特徴とするMOSFET素子の製造方
法。 - 【請求項2】前記タングステンゲートの酸化を、N2Oプラ
ズマ処理により行う請求項1記載のMOSFET素子の製造方
法。 - 【請求項3】前記N2Oプラズマ処理を、温度400〜600℃、
圧力2〜5torr、プラズマパワー100〜200wの条件下で行
う請求項2記載のMOSFET素子の製造方法。 - 【請求項4】前記N2Oプラズマ処理を、100〜300Åのタン
グステン酸化膜が形成されるまで行う請求項２または3
記載のMOSFET素子の製造方法。 - 【請求項5】前記N2Oプラズマ処理を、100〜200秒間行う
請求項２、３または4記載のMOSFET素子の製造方法。 - 【請求項6】前記N2Oプラズマ処理の前に、RTO(Rapid T
hermal Oxidation)前処理をさらに行う請求項2記載のM
OSFET素子の製造方法。 - 【請求項7】前記RTO前処理を、N2及びO2の混合ガス下で
500〜700℃までランプアップ(Ramp-up)する方式で行う
請求項6記載のMOSFET素子の製造方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000034318A KR100336574B1 (ko) | 2000-06-21 | 2000-06-21 | 반도체 소자의 제조방법 |
| KR1020000034322A KR100333373B1 (ko) | 2000-06-21 | 2000-06-21 | 산화공정을 이용한 텅스텐 게이트 리세스 방법 |
| KR2000-34318 | 2000-06-21 | ||
| KR2000-34322 | 2000-06-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002094059A true JP2002094059A (ja) | 2002-03-29 |
| JP4239188B2 JP4239188B2 (ja) | 2009-03-18 |
Family
ID=26638120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188094A Expired - Fee Related JP4239188B2 (ja) | 2000-06-21 | 2001-06-21 | Ｍｏｓｆｅｔ素子の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6436775B2 (ja) |
| JP (1) | JP4239188B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048950A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6767351B2 (en) * | 2000-02-01 | 2004-07-27 | Hand Innovations, Inc. | Fixation system with multidirectional stabilization pegs |
| KR100331861B1 (en) * | 2000-07-21 | 2002-04-09 | Hynix Semiconductor Inc | Method for fabricating gate electrode of semiconductor device |
| US6664154B1 (en) * | 2002-06-28 | 2003-12-16 | Advanced Micro Devices, Inc. | Method of using amorphous carbon film as a sacrificial layer in replacement gate integration processes |
| US6908850B2 (en) * | 2003-09-10 | 2005-06-21 | International Business Machines Corporation | Structure and method for silicided metal gate transistors |
| DE102004008784B3 (de) * | 2004-02-23 | 2005-09-15 | Infineon Technologies Ag | Verfahren zur Durchkontaktierung von Feldeffekttransistoren mit einer selbstorganisierten Monolage einer organischen Verbindung als Gatedielektrikum |
| JP4211644B2 (ja) * | 2004-03-15 | 2009-01-21 | セイコーエプソン株式会社 | 電気光学装置の製造方法 |
| JP2005311205A (ja) * | 2004-04-23 | 2005-11-04 | Nec Corp | 半導体装置 |
| US7179701B2 (en) * | 2004-09-21 | 2007-02-20 | Taiwan Semiconductor Manufacturing Company | Transistor with high dielectric constant gate and method for forming the same |
| US7465674B2 (en) * | 2005-05-31 | 2008-12-16 | Semiconductor Energy Laboratory Co., Ltd. | Manufacturing method of semiconductor device |
| US7538001B2 (en) * | 2005-09-01 | 2009-05-26 | Micron Technology, Inc. | Transistor gate forming methods and integrated circuits |
| US8012863B2 (en) * | 2006-01-06 | 2011-09-06 | International Business Machines Corporation | Transistors with gate stacks having metal electrodes |
| US20080067604A1 (en) * | 2006-09-18 | 2008-03-20 | Lars Bach | Field effect transistor arrangement, memory device and methods of forming the same |
| US8048790B2 (en) * | 2009-09-17 | 2011-11-01 | Globalfoundries Inc. | Method for self-aligning a stop layer to a replacement gate for self-aligned contact integration |
| US8298886B2 (en) | 2010-02-08 | 2012-10-30 | Semiconductor Components Industries, Llc | Electronic device including doped regions between channel and drain regions and a process of forming the same |
| US8373239B2 (en) * | 2010-06-08 | 2013-02-12 | International Business Machines Corporation | Structure and method for replacement gate MOSFET with self-aligned contact using sacrificial mandrel dielectric |
| US8440533B2 (en) | 2011-03-04 | 2013-05-14 | Globalfoundries Singapore Pte. Ltd. | Self-aligned contact for replacement metal gate and silicide last processes |
| US8361854B2 (en) | 2011-03-21 | 2013-01-29 | United Microelectronics Corp. | Fin field-effect transistor structure and manufacturing process thereof |
| CN102254815A (zh) * | 2011-07-05 | 2011-11-23 | 上海宏力半导体制造有限公司 | 半导体器件制备过程中导电层的刻蚀方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5091763A (en) * | 1990-12-19 | 1992-02-25 | Intel Corporation | Self-aligned overlap MOSFET and method of fabrication |
| US5495121A (en) * | 1991-09-30 | 1996-02-27 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| JPH07263680A (ja) * | 1994-03-24 | 1995-10-13 | Hitachi Ltd | 半導体装置の製造方法 |
| US6054355A (en) * | 1997-06-30 | 2000-04-25 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device which includes forming a dummy gate |
| US6251763B1 (en) * | 1997-06-30 | 2001-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing same |
| KR100306372B1 (ko) * | 1998-06-29 | 2001-10-19 | 박종섭 | 반도체소자의 게이트전극 형성방법 |
-
2001
- 2001-06-20 US US09/884,052 patent/US6436775B2/en not_active Expired - Lifetime
- 2001-06-21 JP JP2001188094A patent/JP4239188B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007048950A (ja) * | 2005-08-10 | 2007-02-22 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020000629A1 (en) | 2002-01-03 |
| JP4239188B2 (ja) | 2009-03-18 |
| US6436775B2 (en) | 2002-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6534352B1 (en) | Method for fabricating a MOSFET device | |
| KR100413740B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP4239188B2 (ja) | Ｍｏｓｆｅｔ素子の製造方法 | |
| US9698241B1 (en) | Integrated circuits with replacement metal gates and methods for fabricating the same | |
| JP2008518487A (ja) | 高誘電率ゲート誘電体層及びシリサイドゲート電極を有する半導体デバイスの製造方法 | |
| US6784506B2 (en) | Silicide process using high K-dielectrics | |
| US6440868B1 (en) | Metal gate with CVD amorphous silicon layer and silicide for CMOS devices and method of making with a replacement gate process | |
| US6589866B1 (en) | Metal gate with PVD amorphous silicon layer having implanted dopants for CMOS devices and method of making with a replacement gate process | |
| US6436840B1 (en) | Metal gate with CVD amorphous silicon layer and a barrier layer for CMOS devices and method of making with a replacement gate process | |
| JPH1174508A (ja) | 半導体装置及びその製造方法 | |
| JP2002539638A (ja) | Ｍｉｓ電界効果型トランジスタの製造方法 | |
| US6440867B1 (en) | Metal gate with PVD amorphous silicon and silicide for CMOS devices and method of making the same with a replacement gate process | |
| US6528362B1 (en) | Metal gate with CVD amorphous silicon layer for CMOS devices and method of making with a replacement gate process | |
| US6642590B1 (en) | Metal gate with PVD amorphous silicon layer and barrier layer for CMOS devices and method of making with a replacement gate process | |
| JP3524461B2 (ja) | Ｃｍｏｓデバイスのデュアル・ゲート構造を製造するプロセス | |
| KR100596772B1 (ko) | 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의제조방법 | |
| KR100444492B1 (ko) | 반도체소자의 제조 방법 | |
| JP2007067425A (ja) | 半導体装置の製造方法 | |
| KR100336574B1 (ko) | 반도체 소자의 제조방법 | |
| JP4791722B2 (ja) | 半導体装置の製造方法 | |
| US6458717B1 (en) | Methods of forming ultra-thin buffer oxide layers for gate dielectrics | |
| US6777300B2 (en) | Method to improve silicide formation on polysilicon | |
| TW201214575A (en) | Metal gate transistor and method for fabricating the same | |
| KR100573270B1 (ko) | 게이트 전극의 실리사이드 형성방법 | |
| JPH05190566A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051209 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070823 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070905 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080319 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080410 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081119 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081212 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| R154 | Certificate of patent or utility model (reissue) |
Free format text: JAPANESE INTERMEDIATE CODE: R154 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |