KR20000059937A - 폴리사이드 형성방법 - Google Patents

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Abstract

본 발명은 폴리사이드의 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 도핑되지 않은 폴리실리콘층 증착 후 실리사이드용 이온주입과 폴리실리콘 도핑용 이온주입을 실시한 후 열처리를 실시하여 실리사이드와 도핑된 폴리실리콘층을 동시에 형성하므로서 실리사이드와 폴리실리콘의 게면의 모폴로지(morphology)를 개선하고 실리사이드형성을 스퍼터링방식으로 형성하지 않으므로 파티클 발생 문제를 해결하며 또한 폴리사이드 구조의 PMOS 제조가 용이하도록 한 반도체장치의 폴리사이드 게이트 형성방법에 관한 것이다. 본 발명의 폴리사이드 형성방법은 절연기판위에 제 1 반도체층을 형성하는 단계와, 제 1 반도체층 표면으로 부터 소정의 깊이까지 금속이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 금속이온 매몰층과 인접한 계면에 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계를 포함하여 이루어진다.

Description

폴리사이드 형성방법{A METHOD OF FORMING POLYCIDE}
본 발명은 폴리사이드의 형성방법에 관한 것으로서, 특히, 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 도핑되지 않은 폴리실리콘층 증착 후 실리사이드용 이온주입과 폴리실리콘 도핑용 이온주입을 실시한 후 열처리를 실시하여 실리사이드와 도핑된 폴리실리콘층을 동시에 형성하므로서 실리사이드와 폴리실리콘의 게면의 모폴로지(morphology)를 개선하고 실리사이드형성을 스퍼터링방식으로 형성하지 않으므로 파티클 발생 문제를 해결하며 또한 폴리사이드 구조의 PMOS 제조가 용이하도록 한 반도체장치의 폴리사이드 게이트 형성방법에 관한 것이다.
반도체장치가 고집적화됨에 따라 소오스 및 드레인영역으로 이용되는 불순물영역과 게이트의 폭이 감소되고 있다. 이에 따라, 반도체장치는 불순물영역의 접촉 저항 및 게이트의 시트 저항이 증가하여 동작 속도가 저하되는 문제점이 발생되었다.
그러므로, 반도체장치 내의 소자들의 배선을 알루미늄 합금 및 텅스텐 등의 저저항 물질로 형성하거나, 또는, 게이트전극을 폴리실리콘으로 형성하는 경우에 실리사이드층을 형성하여 저항을 감소시킨다. 상기에서 다결정실리콘으로 형성된 게이트에 실리사이드층을 형성할 때 불순물영역의 표면에도 실리사이드층을 형성하여 접촉 저항을 감소시킨다.
위에서 설명한 바와 같이, 반도체소자의 디자인 룰(design rule)이 더욱 엄격해짐에 따라 게이트에서의 높은 저항은 소자의 동작속도를 저하시키는 주요 원인이 된다. 따라서, 저저항의 게이트전극의 제조가 소자동작속도 개선에 필수적이다. 이러한 저항개선을 위하여 비저항값이 낮은 내열금속으로 형성된 실리사이드(refractory metal silicide)를 갖는 게이트전극을 제조한다. 이러한 구조의 게이트전극을 폴리사이드형(polycide, silicide on doped polycrystalline silicon) 게이트전극이라 한다.
폴리사이드 구조의 형성을 위하여 가장 널리 사용되는 것이 WSi2이지만, 소자의 집적도가 증가하여 단위소자가 차지하는 면적이 감소함에 따라 더욱 낮은 저항값을 갖는 실리사이드의 형성이 요구되고 있다. 이때, WSi2의 비저항값은 60 내지 200 μΩ-㎝이다. 이러한 요구에 부응하는 실리사이드중 가장 유력한 것이 CoSi2와 TiSi2이며, 이들의 비저항값은 15 내지 20μΩ-㎝이다.
폴리사이드 구조의 형성방법은 크게 두가지로 나눌 수 있다.
첫째, 도전성을 갖는 도핑된 폴리실리콘층 위에 금속층을 증착한 후 이를 열처리하여 금속과 실리콘의 반응으로 실리사이드를 형성한다. 그러나, 이때 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란하다.
일반적으로 순수한 금속과 실리콘의 반응은 매우 격렬하게 일어나 실리사이드와 실리콘의 계면 모폴로지가 거칠게(rough)되어 이후 게이트전극을 형성하는 공정에서 정확히 패터닝하기 곤란하게 된다. 이에 대하여 [J.S. Byun et al. J. Electrochem. Soc., vol.144,3175(1997)]dp 자세히 설명되어 있다.
또한, 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하다.
둘째, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 방법이 있다. 일반적으로, 스퍼터링방법으로 도핑된 폴리실리콘층위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층을 직접 형성한다. 그러나, 이러한 방법은 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포짙 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 된다.
또한, 위 두가지 방법에 공통적으로 고성능(high performance)를 위하여 듀얼 게이트(dual gate) CMOS소자 제조시, 붕소 이온 등을 도판트로 이용하는 pMOS 소자의 도핑 기술이 매우 어렵게 된다. 왜냐하면, 폴리사이드 구조의 게이트전극에서 실리사이드층의 두께가 약 1000Å 정도인데, 이때 이용되는 붕소 이온은 확산도가 매우 커서 상대적으로 얇은 두께를 갖는 폴리실리콘층에 쉽게 확산될 뿐만 아니라 게이트산화막과 실리콘 기판에 까지 확산되어 소자의 신뢰성을 저하시키기 때문이다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 실리사이드 형성방법을 도시한 공정단면도이다.
도 1a를 참조하면, 반도체기판인 실리콘기판(10)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(10)의 표면을 열산화하여 게이트절연막으로 게이트산화막(11)을 형성한다.
그다음, 게이트전극을 형성하기 위하여 게이트산화막(11) 위에 불순물이 도핑된 폴리실리콘층(in-situ doped polycrystalline silicon)(120)을 화학기상증착법으로 증착하여 형성하거나, 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)(120)을 화학기상증착법으로 증착한 후 이온주입을 실시하여 도핑시킨다. 이와 같이 형성된 폴리실리콘층(120)은 이후 공정에서 패터닝되어 게이트전극의 하부구조를 이루게 된다. 이때, 증착되는 폴리실리콘층(120)은 전체 게이트전극의 높이를 고려하여 이후 형성될 실리사이드층의 두께만큼을 뺀 두께로 형성한다.
따라서, 폴리실리콘층(120)의 두께가 그 만큼 감소하게 되므로 듀얼 게이트(dual gate) CMOS소자 제조시, 붕소 이온 등을 도판트로 이용하는 pMOS 소자의 도핑 기술이 매우 어렵게 된다. 왜냐하면, 폴리사이드 구조의 게이트전극에서 실리사이드층의 두께가 약 1000Å 정도인데, 이때 이용되는 붕소 이온은 확산도가 매우 커서 상대적으로 얇은 두께를 갖는 폴리실리콘층에 쉽게 확산될 뿐만 아니라 게이트산화막과 실리콘 기판에 까지 확산되어 소자의 신뢰성을 저하시키기 때문이다.
도 1b를 참조하면, 폴리실리콘층(120) 위에 실리사이드 형성용 금속으로 코발트(C0)나 티타늄(Ti)을 스퍼터링으로 증착하여 금속층을 형성한다. 이때, 금속층의 형성 두께는 폴리실리콘층(120)의 두께와 합쳐서 전체 높이가 이후 형성될 게이트전극의 디자인 룰에 적합하도록 한다.
그리고, 폴리실리콘층과 금속층에 급속열처리(rapid thermal annealing)을 실시하여 금속과 실리콘을 반응시켜 저항감소용 실리사이드층(130)을 형성한다.
또는, 이와 같이 별도의 금속층을 증착한 후 급속열처리로 실리사이드층(130)을 형성하는 대신, 도핑된 폴리실리콘층(120) 위에 실리사이드 콤포짙 타겟(silicide composite target)을 이용하여 실리사이드층(130)을 직접 형성할 수도 있다.
도 1c를 참조하면, 실리사이드층(130) 위에 포토레지스트를 도포한 다음 게이트전극 형성용 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 실리사이드층과 그 하부에 위치한 도핑된 폴리실리콘층에 실시하여 포토레지스트패턴으로 보호되지 않는 부위의 실리사이드층과 폴리실리콘층을 제거하여 잔류한 실리사이드층(131)과 잔류한 도핑된 폴리실리콘층(121)으로 구성된 최종 게이트전극(131,121)을 형성한다.
그 다음 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
이후, 도시되지는 않았으나, 엘디디영역을 기판의 소정부의에 형성 후 게이트전극(131,121) 표면을 포함하는 기판의 전면에 산화막을 증착한 다음 에치백을 실시하여 게이트 측벽스페이서를 형성하는 등의 공정을 실시하여 트랜지스터 등의 반도체소자를 제조한다.
상술한 바와 같이 종래 기술에 따른 실리사이드층 형성방법은 열처리(RTA)하여 금속과 실리콘의 반응으로 실리사이드를 형성하는 경우 형성되는 금속-실리콘의 실리사이드는 두껍고 균일한 두께를 갖는 실리사이드층의 형성이 곤란한 문제점이 있다. 이는 고농도로 도핑된 폴리실리콘과 금속이 반응하게 되므로 고농도의 도판트(dopant) 때문에 균일한 실리사이드의 형성이 곤란하기 때문이다.
그리고, 열공정 대신 도전성을 갖는 도핑된 폴리실리콘층 위에 직접 실리사이드 물질을 증착하는 경우, 실리사이드 형성시 파티클(particle)을 발생시킨다. 즉, 금속과 실리콘의 두가지 구성요소로 이루어진 콤포짙 타겟에서 각각의 요소의 스퍼터링비(sputtering rate)가 상이하므로 이로 인해 균일한 조성의 실리사이드 증착이 곤란하고 파티클이 발생하게 되는 문제점이 있다.
또한, 듀얼 게이트(dual gate) CMOS소자 제조시, 붕소 이온 등을 도판트로 이용하는 pMOS 소자의 도핑 기술이 매우 어렵게 된다. 붕소 이온은 확산도가 매우 커서 상대적으로 얇은 두께를 갖는 폴리실리콘층에 쉽게 확산될 뿐만 아니라 게이트산화막과 실리콘 기판에 까지 확산되어 소자의 신뢰성을 저하시키기는 문제점이 있다.
따라서, 본 발명의 목적은 실리사이드층을 포함하는 폴리사이드형 게이트를 형성하기 위하여 도핑되지 않은 폴리실리콘층 증착 후 실리사이드용 이온주입과 폴리실리콘 도핑용 이온주입을 실시한 후 열처리를 실시하여 실리사이드와 도핑된 폴리실리콘층을 동시에 형성하므로서 실리사이드와 폴리실리콘의 게면의 모폴로지(morphology)를 개선하고 실리사이드형성을 스퍼터링방식으로 형성하지 않으므로 파티클 발생 문제를 해결하며 또한 폴리사이드 구조의 PMOS 제조가 용이하도록 한 반도체장치의 폴리사이드 게이트 형성방법을 제공하는데 있다.
상기 목적들을 달성하기 위한 본 발명의 일실시예에 따른 폴리사이드 형성방법은 반도체기판의 표면에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 1 반도체층을 형성하는 단계와, 제 1 반도체층 표면으로 부터 소정의 깊이까지 금속이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 금속이온 매몰층과 인접한 계면에 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계를 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 다른 실시예에 따른 폴리사이드 형성방법은 반도체기판의 표면에 게이트절연막을 형성하는 단계와, 게이트절연막 위에 제 1 반도체층을 형성하는 단계와, 제 1 반도체층 표면으로 부터 소정의 깊이에 불순물이온의 농도가 최대로 되도록 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와, 제 1 반도체층 표면으로 부터 불순물이온의 농도가 최대로되는 부위 사이의 제 1 반도체층에 금속이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계를 포함하여 이루어진다.
상기 목적들을 달성하기 위한 본 발명의 또 다른 실시예에 따른 폴리사이드 형성방법은 절연기판위에 제 1 반도체층을 형성하는 단계와, 제 1 반도체층 표면으로 부터 소정의 깊이까지 금속이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 금속이온 매몰층과 인접한 계면에 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와, 금속이온 매몰층과 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계를 포함하여 이루어진다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도
도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도
도 3a 내지 도 3e는 본 발명의 다른 실시예에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도
본 발명은 두번의 이온주입으로 도핑되지않은 폴리실리콘 위에 균일한 실리사이드를 형성함과 동시에 폴리실리콘을 도핑시켜 폴리사이드(polycide) 구조의 게이트를 형성한다. 즉, 게이트산화막 형성한 다음 그 위에 도핑되지 않은 폴리실리콘을 게이트 디자인룰에 적합한 높이로 증착한 후, 폴리실리콘층에 실리사이드 형성용 금속이온주입과 폴리실리콘 도핑용 이온주입을 별도로 실시하고 열공정을 실시하여 실리사이드형성과 폴리실리콘 도핑을 동시에 성취한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
도 2a 내지 도 2e는 본 발명에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(20)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(20)의 표면을 열산화하여 게이트절연막으로 게이트산화막(21)을 형성한다.
그다음, 게이트전극을 형성하기 위하여 게이트산화막(21) 위에 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)(220)을 화학기상증착법으로 증착한다. 이와 같이 형성된 폴리실리콘층(220)은 이후 공정에서 패터닝되어 게이트전극을 이루게 된다. 이때, 증착되는 폴리실리콘층(220)은 이후 형성될 실리사이드층의 두께를 포함하여 전체 게이트전극의 높이가 되도록 결정하여 소정의 두께로 형성한다.
즉, 실리사이드층으로 CoSi2를 형성하는 경우 실리사이드층의 두께를 약 1000Å으로 하고 그 하부에 위치하는 폴리실리콘층의 두께를 1000Å으로 하려면 증착되는 도핑되지 않은 폴리실리콘층(220)의 형성 높이를 약 2000Å으로 한다.
도 2b를 참조하면, 증착된 도핑되지 않은 폴리실리콘층에 실리사이드 형성용 이온주입을 실시하여 금속이온 매몰층(222)을 형성한다. 이러한 금속이온 매몰층(222)의 금속이온은 이후 열공정에서 폴리실리콘층(220)의 실리콘과 반응하여 실리사이드를 형성하게 된다. 따라서, 매몰층의 형성 깊이를 제어하여 폴리실리콘층의 상부에 실리사이드가 형성되도록 한다.
이때, 금속이온으로 코발트(Co) 또는 티타늄(Ti)을 사용하여 이온주입을 실시할 경우, 코발트나 티타늄의 부피를 1로 하였을 때 이와 반응하는 실리콘의 부피는 각각 3.6과 2.2만큼이 반응에 참여하여 실리사이드를 형성하게 된다.
따라서, 형성되는 실리사이드층의 두께가 1000Å이면 폴리실리콘층의 표면으로 부터의 매몰층 형성 깊이는 약 300Å정도가 되도록 이온주입에너지를 사용한다.
이러한 금속이온 매몰층(222) 형성을 위한 이온주입을 특정한 전하량을 갖는 이온만을 사용하지 않고 다양한 전하량을 갖는 금속이온으로 주입을 실시하면 한번의 이온주입으로 매몰층의 형성 깊이가 다양하도록 형성할 수 있다. 즉, 코발트를 사용하는 경우, Co+, Co2+, Co3+의 다양한 전자가를 갖는 동종이온을 사용하는 이온주입을 실시하면 각각의 전하량에 따라 그 이온 매몰층의 형성 깊이가 다양해지는 것이다.
또한, 이온주입을 1회 실시하는 대신, 이온주입 에너지를 다양하게 하여 수회에 걸쳐 실시하는 복합이온주입(multiple ion-omplantation)을 실시하여 연속된 금속이온 매몰층을 형성할 수 있다. 폴리실리콘층 표면에서 약 300Å 깊이의 코발트이온 매몰층을 형성하려면 에너지를 10, 20, 30KeV로 하고 도우즈는 1-5E17 ions/㎠로 하면 된다.
그리고 이러한 금속이온주입이 실시되면, 폴리실리콘층(220)은 비정질화되어 비정질실리콘층(221)으로 상변화(phase change)가 일어나고, 따라서 이온확산통로가 되는 폴리실리콘의 그레인 경계면(grain boundary)이 제거되어 가령 붕소로 폴리실리콘을 도핑시키는 경우 붕소가 게이트산화막 및 기판의 활성영역 즉 채널영역으로 침투하는 현상을 방지하게 된다.
도 2c를 참조하면, 도핑되지 않은 폴리실리콘층으로 부터 상변화한 비정질실리콘층(221)에 도전성을 주기 위한 불순물 도핑을 위하여 다시 이온주입을 기판의 전면에 실시하여 불순물이온 매몰층(223)을 비정질실리콘층(221)의 내부에 형성한다. 이때, 도판트인 불순물이온의 최고 농도점이 금속이온 매몰층(222)과 비정질실리콘층(221)의 계면 부근에 위치하도록 이온주입 에너지를 결정한다. 만약, 붕소를 도판트로 사용하는 경우에는 약 10KeV의 에너지로 이온주입을 실시하면 된다.
또한, 본 발명의 다른 실시예로 도 2b와 도 2c에서 형성하는 금속이온 매몰층(222)과 불순물이온 매몰층(223)의 형성 순서를 바꾸어 형성할 수 있다. 즉, 폴리실리콘층(220)에 도전성을 주기 위하여 불순물 이온주입을 실시한 다음 실리사이드 형성용 금속이온주입을 실시한다. 물론 불순물 이온주입시 실리콘층은 다결정 구조로 남아 있지만, 이후 공정인 금속이온주입시 비정질화(amorphous)되어 붕소이온의 게이트산화막과 기판의 채널영역으로의 침투를 방지할 수 있다. 이때, 각각의 매몰층의 형성조건은 도 2b와 도 2c에서 주어진 조건과 동일하게 하여 실시할 수 있다.
도 2d를 참조하면, 금속이온 매몰층의 금속과 실리콘을 반응시켜 실리사이드층(225)을 형성하여 게이트의 상부구조를 이루는 물질층을 형성함과 동시에 불순물이온 매몰층의 도판트를 확산시켜 비정질 실리콘층을 도전성 실리콘층(224)으로 변환시켜 게이트전극의 하부구조 형성물질을 형성한다. 이와 같이 형성된 도전성 실리콘층(224)은 그 형성 온도에 따라 비정질 구조에서 다결정구조로 상변화할 수 있다. 이때, 형성온도와 처리시간은 각각 800 내지 900℃와 약 30초로 하는 열처리를 실시하여 실리사이드층(225)과 도전성 실리콘층(224)을 형성한다.
도 2e를 참조하면, 실리사이드층 위에 포토레지스트를 도포한 다음 게이트전극 형성용 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 실리사이드층과 그 하부에 위치한 도핑된 실리콘층에 실시하여 포토레지스트패턴으로 보호되지 않는 부위의 실리사이드층과 도핑된 실리콘층을 제거하여 잔류한 실리사이드층(226)로 이루어진 게이트 상부전극(226)과 잔류한 도핑된 실리콘층(227)으로 이루어진 게이트 하부전극(227)으로 구성된 폴리사이드(polycide)구조의 최종 게이트전극(226,227)을 형성한다.
그 다음 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
이후, 도시되지는 않았으나, 엘디디영역을 최종 게이트전극(226,227) 양측면 하단부근의 기판에 형성 후 게이트전극(226,227) 표면을 포함하는 기판의 전면에 산화막을 증착한 다음 에치백을 실시하여 게이트 측벽스페이서를 형성하는 등의 공정을 실시한 후 고농도로 도핑된 소스/드레인 졍션을 형성하여 트랜지스터 등의 반도체소자를 제조한다.
도 3a 내지 도 3e는 본 발명에 다른 실시예에 따른 반도체장치의 폴리사이드 형성방법을 도시한 공정단면도이다.
도 3a를 참조하면, 반도체기판인 실리콘기판(30)의 소정 부분에 LOCOS(Local Oxidation of Silicon) 방법 등의 소자격리방법에 의해 필드산화막(도시안함)을 형성하여 소자의 활성영역과 소자격리영역을 형성한다.
그리고 반도체기판(30)의 표면을 열산화하여 게이트절연막으로 게이트산화막(31)을 형성한다.
그다음, 게이트전극을 형성하기 위하여 게이트산화막(31) 위에 도핑되지 않은 폴리실리콘층(undoped polycrystalline silicon)(320)을 화학기상증착법으로 증착한다. 이와 같이 형성된 폴리실리콘층(320)은 이후 공정에서 패터닝되어 게이트전극을 이루게 된다. 이때, 증착되는 폴리실리콘층(320)은 이후 형성될 실리사이드층의 두께를 포함하여 전체 게이트전극의 높이가 되도록 결정하여 소정의 두께로 형성한다.
즉, 실리사이드층으로 CoSi2를 형성하는 경우 실리사이드층의 두께를 약 1000Å으로 하고 그 하부에 위치하는 폴리실리콘층의 두께를 1000Å으로 하려면 증착되는 도핑되지 않은 폴리실리콘층(320)의 형성 높이를 약 2000Å으로 한다.
도 3b를 참조하면, 폴리실리콘층에 도전성을 주기 위한 불순물 도핑을 위하여 이온주입을 기판의 전면에 실시하여 불순물이온 매몰층(322)을 폴리실리콘층(321)의 내부에 형성한다. 이때, 도판트인 불순물이온의 최고 농도점이 이후 형성될 금속이온 매몰층과 폴리실리콘층(321)의 계면 부근에 위치하도록 이온주입 에너지를 결정한다. 만약, 붕소를 도판트로 사용하는 경우에는 약 10KeV의 에너지로 이온주입을 실시하면 된다.
이때, 불순물 이온주입시 실리콘층은 다결정 구조로 남아 있지만, 이후 공정인 금속이온주입시 비정질화(amorphous)되어 붕소이온의 게이트산화막과 기판의 채널영역으로의 침투를 방지할 수 있다.
도 3c를 참조하면, 폴리실리콘층(321)에 실리사이드 형성용 이온주입을 실시하여 금속이온 매몰층(323)을 형성한다. 이러한 금속이온 매몰층(323)의 금속이온은 이후 열공정에서 폴리실리콘층(321)의 실리콘과 반응하여 실리사이드를 형성하게 된다. 따라서, 매몰층의 형성 깊이를 제어하여 폴리실리콘층의 상부에 실리사이드가 형성되도록 한다.
이때, 금속이온으로 코발트(Co) 또는 티타늄(Ti)을 사용하여 이온주입을 실시할 경우, 코발트나 티타늄의 부피를 1로 하였을 때 이와 반응하는 실리콘의 부피는 각각 3.6과 2.2만큼이 반응에 참여하여 실리사이드를 형성하게 된다.
따라서, 형성되는 실리사이드층의 두께가 1000Å이면 폴리실리콘층의 표면으로 부터의 매몰층 형성 깊이는 약 300Å정도가 되도록 이온주입에너지를 사용한다.
이러한 금속이온 매몰층(323) 형성을 위한 이온주입을 특정한 전하량을 갖는 이온만을 사용하지 않고 다양한 전하량을 갖는 금속이온으로 주입을 실시하면 한번의 이온주입으로 매몰층의 형성 깊이가 다양하도록 형성할 수 있다. 즉, 코발트를 사용하는 경우, Co+, Co2+, Co3+의 다양한 전자가를 갖는 동종이온을 사용하는 이온주입을 실시하면 각각의 전하량에 따라 그 이온 매몰층의 형성 깊이가 다양해지는 것이다.
또한, 이온주입을 1회 실시하는 대신, 이온주입 에너지를 다양하게 하여 수회에 걸쳐 실시하는 복합이온주입(multiple ion-omplantation)을 실시하여 연속된 금속이온 매몰층을 형성할 수 있다. 폴리실리콘층 표면에서 약 300Å 깊이의 코발트이온 매몰층을 형성하려면 에너지를 10, 20, 30KeV로 하고 도우즈는 1-5E17 ions/㎠로 하면 된다.
그리고 이러한 금속이온주입이 실시되면, 폴리실리콘층(321)은 비정질화되어 비정질실리콘층으로 상변화(phase change)가 일어나고, 따라서 이온확산통로가 되는 폴리실리콘의 그레인 경계면(grain boundary)이 제거되어 가령 붕소로 폴리실리콘을 도핑시키는 경우 붕소가 게이트산화막 및 기판의 활성영역 즉 채널영역으로 침투하는 현상을 방지하게 된다.
도 3d를 참조하면, 금속이온 매몰층의 금속과 실리콘을 반응시켜 실리사이드층(325)을 형성하여 게이트의 상부구조를 이루는 물질층을 형성함과 동시에 불순물이온 매몰층의 도판트를 확산시켜 비정질 실리콘층을 도전성 실리콘층(324)으로 변환시켜 게이트전극의 하부구조 형성물질을 형성한다. 이와 같이 형성된 도전성 실리콘층(324)은 그 형성 온도에 따라 비정질 구조에서 다결정구조로 상변화할 수 있다. 이때, 형성온도와 처리시간은 각각 800 내지 900℃와 약 30초로 하는 열처리를 실시하여 실리사이드층(325)과 도전성 실리콘층(324)을 형성한다.
도 3e를 참조하면, 실리사이드층 위에 포토레지스트를 도포한 다음 게이트전극 형성용 마스크를 이용한 노광 및 현상을 실시하여 포토레지스트패턴(도시안함)을 형성한다.
그리고, 포토레지스트패턴을 식각마스크로 이용하는 건식식각을 실리사이드층과 그 하부에 위치한 도핑된 실리콘층에 실시하여 포토레지스트패턴으로 보호되지 않는 부위의 실리사이드층과 도핑된 실리콘층을 제거하여 잔류한 실리사이드층(326)로 이루어진 상부전극(326)과 잔류한 도핑된 실리콘층(327)으로 이루어진 하부전극(327)으로 구성된 폴리사이드(polycide)구조의 최종 게이트전극(326,327)을 형성한다.
그 다음 포토레지스트패턴을 O2애슁(ashing)으로 제거한다.
이후, 도시되지는 않았으나, 엘디디영역을 최종 게이트전극(326,327) 양측면 하단부근의 기판에 형성 후 게이트전극(326,327) 표면을 포함하는 기판의 전면에 산화막을 증착한 다음 에치백을 실시하여 게이트 측벽스페이서를 형성하는 등의 공정을 실시한 후 고농도로 도핑된 소스/드레인 졍션을 형성하여 트랜지스터 등의 반도체소자를 제조한다.
따라서, 본 발명은 실리사이드층과 실리콘층사이의 계면구조(interface structure)를 균일하게(smooth)하게 형성하여 모폴로지(morphology)를 개선하고, 실리사이드형성을 스퍼터링방식으로 형성하지 않으므로 파티클 발생 문제를 해결하며, 또한, 도판트의 기판으로의 침투를 방지하여 폴리사이드 구조의 PMOS 제조가 용이하도록 하는 장점이 있다.

Claims (9)

  1. 반도체기판의 표면에 게이트절연막을 형성하는 단계와,
    상기 게이트절연막 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 표면으로 부터 소정의 깊이까지 금속이온 매몰층을 형성하는 단계와,
    상기 금속이온 매몰층과 상기 금속이온 매몰층과 인접한 계면에 상기 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와,
    상기 금속이온 매몰층과 상기 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계로 이루어진 폴리사이드 형성방법.
  2. 청구항 1에 있어서, 상기 금속이온 매몰층은 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속을 제 1 이온주입하여 형성하는 것이 특징인 폴리사이드 형성방법
  3. 청구항 2에 있어서, 상기 제 1 이온주입은 이온주입 에너지를 다양하게 하여 수회에 걸쳐 실시하는 복합이온주입(multiple ion-omplantation)을 실시하여 연속된 상기 금속이온 매몰층을 형성하는 것이 특징인 폴리사이드 형성방법.
  4. 청구항 2에 있어서, 상기 제 1 이온주입은 상기 금속이온으로 Co+, Co2+, Co3+의 다양한 전자가를 갖는 상기 Co이온을 사용하여 소정의 에너지와 소정의 도우즈로 1회 실시하여 형성하는 것이 특징인 폴리사이드 형성방법.
  5. 청구항 1에 있어서, 상기 제 2 반도체층을 형성하는 단계 이후,
    상기 실리사이드층과 상기 제 2 반도체층의 소정 부위를 제거하여 잔류한 상기 실리사이드층과 잔류한 상기 제 2 반도체층으로 이루어진 게이트전극을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 폴리사이드 형성방법.
  6. 반도체기판의 표면에 게이트절연막을 형성하는 단계와,
    상기 게이트절연막 위에 제 1 반도체층을 형성하는 단계와,
    상기 제 1 반도체층 표면으로 부터 소정의 깊이에 불순물이온의 농도가 최대로 되도록 상기 제 1 반도체층에 도전성을 주기 위한 불순물이온 매몰층을 형성하는 단계와,
    상기 제 1 반도체층 표면으로 부터 상기 불순물이온의 농도가 최대로되는 부위 사이의 상기 제 1 반도체층에 금속이온 매몰층을 형성하는 단계와,
    상기 금속이온 매몰층과 상기 불순물이온 매몰층에 열처리를 실시하여 각각 실리사이드층과 도전성을 갖는 제 2 반도체층을 형성하는 단계로 이루어진 폴리사이드 형성방법.
  7. 청구항 6에 있어서, 상기 금속이온 매몰층은 Ti, W, Mo, Co, Ta 또는 Pt의 고융점 금속을 제 2 이온주입하여 형성하는 것이 특징인 폴리사이드 형성방법
  8. 청구항 7에 있어서, 상기 제 2 이온주입은 이온주입 에너지를 다양하게 하여 수회에 걸쳐 실시하는 복합이온주입(multiple ion-omplantation)을 실시하여 연속된 상기 금속이온 매몰층을 형성하는 것이 특징인 폴리사이드 형성방법.
  9. 청구항 7에 있어서, 상기 제 2 이온주입은 상기 금속이온으로 Co+, Co2+, Co3+의 다양한 전자가를 갖는 상기 Co이온을 사용하여 소정의 에너지와 소정의 도우즈로 1회 실시하여 형성하는 것이 특징인 폴리사이드 형성방법.
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