JPS5999726A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5999726A JPS5999726A JP57210264A JP21026482A JPS5999726A JP S5999726 A JPS5999726 A JP S5999726A JP 57210264 A JP57210264 A JP 57210264A JP 21026482 A JP21026482 A JP 21026482A JP S5999726 A JPS5999726 A JP S5999726A
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- Japan
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- film
- ta2o5
- ions
- implanting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置の製造方法のうち、酸化、タンタル
（Ｔａ２０５）かうなる誘電イ李稗のを成力法に関する
。
（Ｔａ２０５）かうなる誘電イ李稗のを成力法に関する
。
（ｂｌ 従来技術と問題点 、 。
半導体集積回路（ＩＣ）は益々高密席イヒ、高集積化さ
れてＬＳ、Ｉ、ＶＬＳ、Ｉが開発製造されるようになっ
てきた。従って、ＩＣを構成する素子も極めて微細化さ
れており、例えば−個のＭＯ３型半導体素子は１０平方
ミクロン程度の面積内に納められている。
れてＬＳ、Ｉ、ＶＬＳ、Ｉが開発製造されるようになっ
てきた。従って、ＩＣを構成する素子も極めて微細化さ
れており、例えば−個のＭＯ３型半導体素子は１０平方
ミクロン程度の面積内に納められている。
このような半導体集積回路において、特に半導体起憶装
眞は高集積化されて６４．、、ＫＲＡＭや２５６ＫＲ△
Ｍが作成され、これらは−個のＭＯ３型□半導倚素子と
一個のキャパシタ（容量素子）とが組合わされた単純な
構造のメモリセルからなるものである。
。
眞は高集積化されて６４．、、ＫＲＡＭや２５６ＫＲ△
Ｍが作成され、これらは−個のＭＯ３型□半導倚素子と
一個のキャパシタ（容量素子）とが組合わされた単純な
構造のメモリセルからなるものである。
。
かようなイ、モリセルの断面図例を第１図に示しており
、これは、スタック型１トランジスタメモリと呼ばれて
ＭＯ８型半導体素子１上にキャパシタ・２が積み重ねら
れた構造で１．キャパシタ２は誘電体膜３を英極４，５
の間に介在させ、た構造となっている。、また、その他
の構造の１トランジスタメモリセル、もこの、ような誘
電体膜が必要なことは言 ・うまでもない。
、。
、これは、スタック型１トランジスタメモリと呼ばれて
ＭＯ８型半導体素子１上にキャパシタ・２が積み重ねら
れた構造で１．キャパシタ２は誘電体膜３を英極４，５
の間に介在させ、た構造となっている。、また、その他
の構造の１トランジスタメモリセル、もこの、ような誘
電体膜が必要なことは言 ・うまでもない。
、。
ところで、このような誘電体膜として、従来は一般に二
酸化シリコン（Ｓｉ Ｏ２）腰を・利用しており、時に
は窒化シリコン（Ｓｉ３ Ｎ４ 、）、、も用いられて
いるが、上記のように全体が微細化されてくると、同一
、のキャバ、シタンス（容量値）を保持・するためには
面積が小さくなる程その膜厚を薄くしなければならない
。しかし、余り薄くなると絶縁性を保つことが難しくな
って、その点がら二酸化シリコン膜より誘電率（ε）の
大きい酸化タンクル膜が注目されている。即ち、誘電率
が大きくなれば膜厚を厚くしてもキャパシタンスは変わ
らなくなるからである。その酸化タンタル膜の誘電率は
二酸化シリコン膜が３．８、窒化シリコン膜が６に対し
て、酸化タンタル膜は２７と極めて大きいことが知られ
ている。
酸化シリコン（Ｓｉ Ｏ２）腰を・利用しており、時に
は窒化シリコン（Ｓｉ３ Ｎ４ 、）、、も用いられて
いるが、上記のように全体が微細化されてくると、同一
、のキャバ、シタンス（容量値）を保持・するためには
面積が小さくなる程その膜厚を薄くしなければならない
。しかし、余り薄くなると絶縁性を保つことが難しくな
って、その点がら二酸化シリコン膜より誘電率（ε）の
大きい酸化タンクル膜が注目されている。即ち、誘電率
が大きくなれば膜厚を厚くしてもキャパシタンスは変わ
らなくなるからである。その酸化タンタル膜の誘電率は
二酸化シリコン膜が３．８、窒化シリコン膜が６に対し
て、酸化タンタル膜は２７と極めて大きいことが知られ
ている。
しかしながら、酸化タンタル膜は二酸化シリコン膜と比
べて漏れ電流が多く絶縁性が悪いのが欠点で、未だ余り
使用されていない状況にある。
べて漏れ電流が多く絶縁性が悪いのが欠点で、未だ余り
使用されていない状況にある。
（Ｃ） 発明の目的
本発明はこのような酸化タンタル膜の絶縁性を改善する
形成方法を提案するものである。
形成方法を提案するものである。
ｆｄｌ 発明の構成
その目的は、基板上に形成した酸化タンタル膜に、酸素
分子イオンあるいは酸素原子イオンを注入してアモルフ
ァスな酸化タンタル膜とする工程が含まれる製造方法に
よって達成することができる。
分子イオンあるいは酸素原子イオンを注入してアモルフ
ァスな酸化タンタル膜とする工程が含まれる製造方法に
よって達成することができる。
（ｅｌ 発明の実施例
以下９図面を参照して一実施例によって詳しく説明する
。第２図ないし第３図は工程順断面図を示しており、第
２図は半導体基板１０上に一部分絶縁膜１１を介して多
結晶シリコン膜１２ （キャパシタの一方の電極）を被
着し、その上にスパッタ法または気相成長法で膜厚１０
０〜２００人のクンタル膜１３を被着した図である。
。第２図ないし第３図は工程順断面図を示しており、第
２図は半導体基板１０上に一部分絶縁膜１１を介して多
結晶シリコン膜１２ （キャパシタの一方の電極）を被
着し、その上にスパッタ法または気相成長法で膜厚１０
０〜２００人のクンタル膜１３を被着した図である。
次いで、第３図に示すように５００〜６００°Ｃの酸化
気流中で処理してクンタル膜１３を酸化タンタル膜１４
に変える。また、第２図の工程を経ないで、直接に膜厚
２００〜５００人の酸化タンクル膜１４を被着してもよ
い。それにはタンタル膜を酸素ガスを用いてリアクティ
ブスパンクすれば形成できる。
気流中で処理してクンタル膜１３を酸化タンタル膜１４
に変える。また、第２図の工程を経ないで、直接に膜厚
２００〜５００人の酸化タンクル膜１４を被着してもよ
い。それにはタンタル膜を酸素ガスを用いてリアクティ
ブスパンクすれば形成できる。
次いで、第４図に示すように酸化タンクル膜１４中に１
〜２０ＫｅＶの低加速エネルギーで酸素分子イオン（０
２”）を注入する。注入量は１０′６〜１０／ｃｎ＋と
し、低加速大電流型イオン注入装置を使用して注入する
。このようにして過剰の酸素を注入すると、酸化クンク
ル（Ｔａ２ ｏ５ ）結晶が破壊されてアモルファスと
なり、たとえ高温アニールしても結晶化しにくい緻密な
膜質がえられる。且つ、絶縁度は二酸化シリコン膜に近
くなって著しく向上する。これは、従来は未結合なタン
タルが存在して熱処理によって結晶化し、それが絶縁性
低下の原因になっていたが、本発明ではそれがなくなる
ものと考えられる。
〜２０ＫｅＶの低加速エネルギーで酸素分子イオン（０
２”）を注入する。注入量は１０′６〜１０／ｃｎ＋と
し、低加速大電流型イオン注入装置を使用して注入する
。このようにして過剰の酸素を注入すると、酸化クンク
ル（Ｔａ２ ｏ５ ）結晶が破壊されてアモルファスと
なり、たとえ高温アニールしても結晶化しにくい緻密な
膜質がえられる。且つ、絶縁度は二酸化シリコン膜に近
くなって著しく向上する。これは、従来は未結合なタン
タルが存在して熱処理によって結晶化し、それが絶縁性
低下の原因になっていたが、本発明ではそれがなくなる
ものと考えられる。
次いで、第５図に示すように他方の電極となる多結晶シ
リコン膜１５を被着してキャパシタが完成する。このよ
うにすれば、誘電率のよい酸化タンタル膜を誘電体にし
た絶縁性のよいキャパシタを形成することができる。
リコン膜１５を被着してキャパシタが完成する。このよ
うにすれば、誘電率のよい酸化タンタル膜を誘電体にし
た絶縁性のよいキャパシタを形成することができる。
また、酸素分子イオン（０２” ）を注入する代わりに
、酸素原子イオン（０＋）を注入しても同様である。更
に、注入の加速エネルギーは酸化タンクル膜の膜厚によ
って変化させて、均一に注入することが必要である。
、酸素原子イオン（０＋）を注入しても同様である。更
に、注入の加速エネルギーは酸化タンクル膜の膜厚によ
って変化させて、均一に注入することが必要である。
（ｆｌ 発明の効果
以上の説明から判るように、本発明によれば誘電率のよ
い酸化タンタル膜を誘電体にしたキャパシタを用いるこ
とが可能になり、高密度化するＩＣメモリの特性並びに
信頼性の向上に役立つものである。
い酸化タンタル膜を誘電体にしたキャパシタを用いるこ
とが可能になり、高密度化するＩＣメモリの特性並びに
信頼性の向上に役立つものである。
第１図は１トランジスタメモリセルの断面図例。
第２図ないし第５図は本発明にががる一実施例の形成工
程順断面図である。 図中、１はＭＯ３型半導体素子、２はキャパシタ、３は
誘電体膜、４，５は電極、１０は半導体基板、１１は絶
縁膜、１２．１５は多結晶シリコン膜（電極）、１３は
タンクル膜、１４は酸化り第１図 ζ 第２図 第３図 第５図
程順断面図である。 図中、１はＭＯ３型半導体素子、２はキャパシタ、３は
誘電体膜、４，５は電極、１０は半導体基板、１１は絶
縁膜、１２．１５は多結晶シリコン膜（電極）、１３は
タンクル膜、１４は酸化り第１図 ζ 第２図 第３図 第５図
Claims (1)
- 【特許請求の範囲】 基板上に形成した酸化タンタル膜に、酸半分子イオンあ
るいは酸素原子イオンを注入してアモルファスな酸化タ
ンタル膜とする工程が含まれてな。 ることを特徴とする半導体装置の製造方法。 。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210264A JPS5999726A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57210264A JPS5999726A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5999726A true JPS5999726A (ja) | 1984-06-08 |
| JPS6367333B2 JPS6367333B2 (ja) | 1988-12-26 |
Family
ID=16586502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57210264A Granted JPS5999726A (ja) | 1982-11-29 | 1982-11-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999726A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144057A (en) * | 1990-07-24 | 2000-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including a field effect transistor |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
-
1982
- 1982-11-29 JP JP57210264A patent/JPS5999726A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6144057A (en) * | 1990-07-24 | 2000-11-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor memory device including a field effect transistor |
| US7335570B1 (en) | 1990-07-24 | 2008-02-26 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming insulating films, capacitances, and semiconductor devices |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6367333B2 (ja) | 1988-12-26 |
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