WO2017073394A1 - 不揮発性半導体記憶装置 - Google Patents

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selection gate
memory
memory cell
side wall
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福夫 大和田
泰彦 川嶋
信司 吉田
谷口　泰弘
櫻井　良多郎
裕 品川
秀男 葛西
奥山　幸祐
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株式会社フローディア
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device.
  • Patent Document 1 discloses a memory cell in which a memory gate structure is disposed between two select gate structures (see Patent Document 1 and FIG. 15). .
  • this memory cell includes a drain region to which a bit line is connected and a source region to which a source line is connected, and a selection gate structure, a memory is provided on a well between the drain region and the source region.
  • a gate structure and another selection gate structure are arranged and formed in order.
  • a charge storage layer is provided in the memory gate structure, and data is written by injecting charges into the charge storage layer, or charges in the charge storage layer are extracted. Thus, data can be erased.
  • FIG. 9 is a schematic diagram showing an example of a circuit configuration of a conventional nonvolatile semiconductor memory device 100.
  • the nonvolatile semiconductor memory device 100 includes, for example, a plurality of memory cells 102a, 102b, 102c, 102d, 102e, 102f, 102g, and 102h arranged in a matrix, and memory cells 102a and 102b arranged in the row direction.
  • Memory cell formation portions 101a, 101b, 101c, and 101d are configured for each of 102c, 102d, 102e, 102f, 102g, and 102h.
  • the nonvolatile semiconductor memory device 100 includes memory cells 102a, 102c, 102e, 102g (102b, 102d, 102f, 102h) shares one bit line BL1 (BL2), and a predetermined bit voltage can be applied uniformly to each bit line BL1, BL2. Further, the nonvolatile semiconductor memory device 100 shares, for example, the memory gate lines MGL1, MGL2, MGL3, MGL4 and the drain side select gate lines DGL1, DGL2, DGL3, DGL4 for each of the memory cell forming portions 101a, 101b, 101c, 101d. A predetermined voltage can be applied to each of the memory gate lines MGL1, MGL2, MGL3, MGL4 and each of the drain side select gate lines DGL1, DGL2, DGL3, DGL4.
  • one source-side selection gate line SGL and one source line SL are connected to all the memory cells 102a, 102b, 102c, 102d, 102e, 102f, 102g, and 102h.
  • a predetermined source gate voltage can be applied to the source side selection gate line SGL, and a predetermined source voltage can be applied to the source line SL.
  • Each memory cell 102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h has the same configuration.
  • the memory cell 102a includes a memory gate electrode MG connected to the memory gate line MGL1, and a drain side.
  • each memory cell 102a, 102b, 102c, 102d, 102e, 102f, 102g, 102h can be injected with charge into the charge storage layer EC by the quantum tunnel effect caused by the voltage difference between the memory gate electrode MG and the channel layer.
  • the data can be written.
  • a memory cell for reading data (hereinafter also referred to as a data read cell).
  • a read voltage of 1.5 [V] is applied to the bit line BL1 connected to 102a, and 0 [V] is read to the bit line BL2 to which only the memory cells 102b, 102d, 102f, and 102h that do not read data are connected.
  • a forbidden voltage may be applied.
  • 0 [V] is applied to the memory gate lines MGL1, MGL2, MGL3, and MLG4, 1.5 [V] is applied to the source-side selection gate line SGL, and the source line SL 0 [V] may be applied to Further, at this time, in the nonvolatile semiconductor memory device 100, the read gate voltage of 1.5 [V] is applied to the drain side selection gate line DGL1 connected to the data read cell 102a, and the memory cells 102c, 102d, A read inhibit gate voltage of 0 [V] can be applied to the drain side select gate lines DGL2, DGL3, DGL4 to which only 102e, 102f, 102g, 102h are connected.
  • the well just below the drain side select gate electrode DG connected to the bit line BL1 is in a conductive state, the charge is stored in the charge storage layer EC (data is written). ), The well just below the memory gate electrode MG becomes non-conductive, the electrical connection between the source line SL and the bit line BL1 is cut off, and the read voltage of 1.5 [V] of the bit line BL1 can be maintained as it is.
  • the well just below the memory gate electrode MG becomes conductive, and the data read cell 102a passes through the data read cell 102a.
  • the source line SL of 0 [V] is electrically connected to the bit line BL1 of 1.5 [V], and the 1.5 [V] applied to the bit line BL1 is read by the source line SL of 0 [V]. The voltage drops.
  • the drain side selection gate is caused by the voltage difference between the drain side selection gate lines DGL2, DGL3, DGL4 and the bit line BL1.
  • the well immediately below the electrode DG becomes non-conductive and does not affect the read voltage of 1.5 [V] of the bit line BL1.
  • the nonvolatile semiconductor memory device 100 can detect whether or not charges are accumulated in the charge accumulation layer EC of the data read cell 102a by detecting whether or not the read voltage of the bit line BL1 has changed.
  • FIG. 10 is a schematic diagram showing an example of a planar layout when the memory cell formation portion 101a is viewed from above the semiconductor substrate.
  • the memory cell formation portion 101a provided with three memory cells 102a, 102b, and 102c will be described.
  • the memory cell forming portion 101a has a memory cell region ER3 in which the memory cells 102a, 102b, and 102c are arranged, and one selection gate contact region ER6 is provided at one end of the memory cell region ER3. Another select gate contact region ER7 is arranged at the other end of the memory cell region ER3.
  • a physical cutting region ER1 (ER5) is disposed at the end of the selection gate contact region ER6 (ER7) via an electric cutting region ER2 (ER4).
  • the memory cell formation unit 101a is configured to change from one physical cutting region ER1, one electrical cutting region ER2, one selection gate contact region ER6, memory cell region ER3, another selection gate contact region ER7,
  • a strip-shaped memory gate electrode MG extends over the electrical cutting region ER4 and the other physical cutting region ER5.
  • the memory gate contact MGC is formed on the memory gate electrode MG in the physical cutting regions ER1 and ER5. Is provided.
  • a well W having a predetermined shape is formed on the surface of the semiconductor substrate.
  • the memory gate electrode MG intersects the memory placement regions W1, W2, and W3 formed in a strip shape in the well W. Is arranged.
  • the memory arrangement regions W1, W2, and W3 are divided into a source region WS side and a drain region WD side with the memory gate electrode MG as a boundary.
  • the source regions WS of the memory placement regions W1, W2, and W3 are connected to each other, and the source regions WS are connected via the columnar source contacts SC to which the source lines SL (FIG. 9) are connected.
  • a predetermined source voltage can be applied uniformly.
  • the drain regions WD of the memory placement regions W1, W2, and W3 are separated from each other, and different bit lines BL1, BL2, and the like via the bit contacts BC provided for the respective drain regions WD.
  • a predetermined bit voltage can be individually applied to each drain region WD.
  • one side wall 112 of the memory gate electrode MG is disposed on the drain region WD side of the well W, and the drain side selection gate electrode DG is formed along the side wall 112. ing.
  • the other side wall 111 of the memory gate electrode MG is disposed on the source region WS side of the well W, and the source side selection gate electrode SG is formed along the side wall 111.
  • the drain side selection gate electrode DG and the source side selection gate electrode SG are shared by the plurality of memory cells 102a, 102b, 102c arranged in the row direction together with the memory gate electrode MG.
  • the drain side selection gate electrode DG and the source side selection gate electrode SG are insulated from the memory gate electrode MG by side wall spacers (not shown) made of an insulating material.
  • a wide selection gate contact forming portion Ca provided with the drain side selection gate contact DGC is formed in one selection gate contact region ER6, and the drain side selection gate line DGL2 (FIG. The predetermined voltage from 9) can be applied via the drain-side selection gate contact DGC and the selection gate contact forming portion Ca.
  • a wide selection gate contact forming portion Cb provided with a source side selection gate contact SGC is formed in the other selection gate contact region ER7 in the source side selection gate electrode SG, and the source side selection gate line SGL A predetermined voltage from (FIG. 9) can be applied via the source side select gate contact SGC and the select gate contact forming portion Cb.
  • the memory gate electrode MG extends from the memory cell region ER3 in the electrical disconnect regions ER2 and ER4, the drain side selection gate electrode DG and the source side selection gate electrode are different from the memory cell region ER3.
  • SG is not extended, and instead of the drain side selection gate electrode DG and the source side selection gate electrode SG, electrical cutting portions 103a and 103b for forming a pin junction are formed.
  • the electrically disconnected portions 103a and 103b are of i-type intrinsic semiconductor layers Ia and Ib, and have different conductivity types (in this case, p-type) from the drain-side selection gate electrode DG and the source-side selection gate electrode SG.
  • the intrinsic semiconductor layers Ia, Ib and the inverse conductive semiconductor layer OC are arranged in the order of the intrinsic semiconductor layer Ia, the reverse conductivity type semiconductor layer OC, and the intrinsic semiconductor layer Ib. It is formed along each side wall 111, 112 of the gate electrode MG.
  • the i-type intrinsic semiconductor layer Ia and the p-type reverse are started from the n-type drain side selection gate electrode DG and the source side selection gate electrode SG. Since the conductive semiconductor layer OC and the i-type intrinsic semiconductor layer Ib are arranged in this order, a pin junction can be formed at the ends of the n-type drain side select gate electrode DG and the source side select gate electrode SG, The drain-side selection gate electrode DG and the source-side selection gate electrode SG can be electrically disconnected at two locations of the target cutting portions 103a and 103b.
  • a conductive layer made of a semiconductor material or the like is formed along the side walls 111, 112 and the end wall 113 of the memory gate electrode MG.
  • a physical cut portion 104 is formed in which the drain side selection gate electrode DG and the source side selection gate electrode SG are in a non-contact state.
  • the drain side select gate electrode DG and the source side select gate The electrode SG is electrically disconnected, and a predetermined voltage can be individually applied to the drain-side selection gate electrode DG and the source-side selection gate electrode SG.
  • the electrical connection between the drain side selection gate electrode DG and the source side selection gate electrode SG is performed by the two electrical disconnection portions 103a and 103b and the one physical disconnection portion 104.
  • the electrical disconnection portions 103a and 103b and the physical disconnection portion 104 are defective, and the drain side selection gate electrode DG and the source side selection gate electrode SG are electrically connected. It is also possible to be connected.
  • the drain side select gate electrode DG and the source side select in the memory cell formation portion 101b that does not read data
  • the memory cell forming portion 101b has a 0 [V] drain side select gate line DGL2 and a 1.5 [V] source side select gate line SGL. Will be electrically connected (indicated by wiring L in FIG. 9).
  • the voltage of 0 [V] of the drain side selection gate line DGL2 increases, or the source side selection shared by all the memory cells 102a, 102b,.
  • the voltage of 1.5 [V] of the gate line SGL is lowered, and a read malfunction may occur due to voltage fluctuations of the drain side selection gate line DGL2 and the source side selection gate line SGL.
  • an object of the present invention is to propose a nonvolatile semiconductor memory device capable of preventing a read malfunction caused by voltage fluctuation during a data read operation as compared with the conventional one.
  • the nonvolatile semiconductor memory device is a nonvolatile semiconductor memory device provided with a plurality of memory cell formation portions, and the memory cell formation portions are formed on the wells of the semiconductor substrate.
  • a first selection gate structure having a first selection gate electrode through a first selection gate insulating film
  • a second selection gate structure having a second selection gate electrode on the well through a second selection gate insulating film
  • the non-volatile semiconductor memory device is a non-volatile semiconductor memory device provided with a plurality of memory cell forming portions, wherein the memory cell forming portion has a first selection gate insulation on a well of a semiconductor substrate.
  • a first select gate structure having a first select gate electrode through a film; a second select gate structure having a second select gate electrode on the well through a second select gate insulating film; and Provided via a sidewall spacer between the first select gate structure and the second select gate structure, and a lower gate insulating film, a charge storage layer, an upper gate insulating film, and a memory gate electrode are stacked on the well in this order.
  • the memory cell formation portion and the other memory cell formation portion are arranged such that the first selection gate structure and the second selection gate structure are opposed to each other.
  • Selected game The extended electrode portion extended from the memory gate electrode in the formation region has a configuration, and on the side wall of the extended electrode portion, the first selection gate electrode and the second selection gate electrode Three or more reverse conductivity type semiconductor layers or intrinsic semiconductor layers having different conductivity types are provided.
  • At least three of the reverse conductivity type semiconductor layer or the intrinsic semiconductor layer capable of cutting the first selection gate electrode and the second selection gate electrode are extended. It is provided along the side wall of the electrode part, and the number of locations where the first selection gate electrode and the second selection gate electrode are cut is increased compared to the conventional one. obtain.
  • the first selection gate electrode of one memory cell formation portion and the first selection gate electrode or the second selection gate electrode in another memory cell formation portion Three or more reverse conductivity type semiconductor layers or intrinsic semiconductor layers for cutting electrical connection are provided along the side wall of the extended electrode portion, and the first selection gate electrode of one memory cell forming portion, It is possible to increase the number of locations where the first selection gate electrode or the second selection gate electrode is disconnected in other memory cell formation portions as compared with the conventional case, and accordingly, it is possible to prevent a read malfunction caused by voltage fluctuation during the data read operation.
  • FIG. 1 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. FIG. 6 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a second embodiment.
  • FIG. 6 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a third embodiment.
  • FIG. 1 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a first embodiment.
  • FIG. FIG. 6 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a second embodiment.
  • FIG. 6 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a third embodiment.
  • FIG. 6 is a schematic diagram showing a planar layout of a nonvolatile semiconductor memory device according to a fourth embodiment. It is the schematic which shows the planar layout of the non-volatile semiconductor memory device by other embodiment. It is the schematic which shows the circuit structure of the conventional non-volatile semiconductor memory device. It is the schematic which shows the planar layout of the conventional memory cell formation part.
  • a memory cell 2a includes a memory gate structure 4a that forms an N-type transistor structure on a well W made of, for example, P-type Si, and an N-type MOS (Metal-Oxide-Semiconductor).
  • a drain side select gate structure 5a that forms a transistor structure and a source side select gate structure 6a that also forms an N-type MOS transistor structure are formed.
  • a drain region WD at one end of the drain side select gate structure 5a and a source region WS at one end of the source side select gate structure 6a are formed with a predetermined distance therebetween.
  • Bit line BL1 is connected to region WD
  • source line SL is connected to source region WS.
  • the low-concentration drain region WDa is formed adjacent to the drain region WD
  • the sidewall SW formed along the side wall of the drain-side selection gate structure 5a includes the low-concentration drain region WDa. Arranged on drain region WDa.
  • the low-concentration source region WSa is formed adjacent to the source region WS on the surface of the well W, and the sidewall SW formed along the side wall of the source-side selection gate structure 6a includes the low-concentration source region WSa. Arranged on the source area WSa.
  • the memory gate structure 4a includes, for example, silicon nitride (Si 3 N 4) on the well W between the low-concentration drain region WDa and the low-concentration source region WSa via a lower gate insulating film Bo made of an insulating material such as SiO 2. ), Silicon oxynitride (SiON), alumina (Al 2 O 3 ), hafnia (HfO2), etc., and the charge storage layer EC is also made of an insulating material.
  • a memory gate electrode MG is provided via the upper gate insulating film Tp.
  • the memory gate structure 4a has a configuration in which the charge storage layer EC is insulated from the well W and the memory gate electrode MG by the lower gate insulating film Bo and the upper gate insulating film Tp.
  • the memory gate structure 4a has a cap film CP formed of an insulating material formed on the memory gate electrode MG, and the silicide layer S1 on the upper surface of the drain side selection gate structure 5a.
  • the silicide layer S2 on the upper surface of the source side select gate structure 6a is formed so as to be away from the upper surface of the memory gate electrode MG by the thickness of the cap film CP.
  • the memory gate electrode MG in the region of the memory cell 2a has a structure in which no silicide layer is formed on the upper surface and is covered with the cap film CP.
  • the cap film CP is formed on the lower cap film CPa made of an insulating material such as SiO 2 and the upper cap film CPb made of an insulating material such as SiN different from the lower cap film CPa. It has a laminated structure.
  • the memory gate electrode MG of the memory gate structure 4a is provided with a wall-shaped first side wall 11 and a wall-shaped second side wall 12 arranged to face the first side wall 11.
  • each side wall of the lower gate insulating film Bo, the charge storage layer EC, the upper gate insulating film Tp, and the cap film CP extends along the first side wall 11 and the second side wall 12 of the memory gate electrode MG.
  • the lower gate insulating film Bo, the charge storage layer EC, the upper gate insulating film Tp, and the cap film CP are formed in a region between the first sidewall 11 and the second sidewall 12 of the memory gate electrode MG.
  • the memory gate structure 4a is made of an insulating material along the second sidewall 12 of the memory gate electrode MG and the sidewalls of the lower gate insulating film Bo, the charge storage layer EC, the upper gate insulating film Tp, and the cap film CP.
  • a side wall spacer 28a is formed, and the drain side select gate structure 5a is adjacent to the side wall spacer 28a.
  • the sidewall spacer 28a formed between the memory gate structure 4a and the drain side selection gate structure 5a is formed with a predetermined film thickness, and the memory gate structure 4a, the drain side selection gate structure 5a, Can be insulated.
  • the film thickness of the side wall spacer 28a between the memory gate structure 4a and the drain side select gate structure 5a depends on the breakdown voltage of the side wall spacer 28a and the reading between the memory gate structure 4a and the drain side select gate structure 5a. In consideration of the current, it is desirable to select a width of 5 [nm] or more and 40 [nm] or less.
  • the drain side select gate structure 5a is formed on the well W between the side wall spacer 28a and the drain region WD with a film thickness of 9 [nm] or less, preferably 3 [nm] or less and made of an insulating material. 30, and a drain side select gate electrode DG is formed on the drain side select gate insulating film 30.
  • a silicide layer S1 is formed on the top surface of the drain side selection gate electrode DG as the second selection gate electrode, and the drain side selection gate line DGL1 as the second selection gate line is connected to the silicide layer S1. ing.
  • the memory gate structure 4a is insulated along the first sidewall 11 of the memory gate electrode MG and the sidewalls of the lower gate insulating film Bo, the charge storage layer EC, the upper gate insulating film Tp, and the cap film CP.
  • a side wall spacer 28b made of a material is formed, and the source side select gate structure 6a is adjacent to the side wall spacer 28b.
  • the sidewall spacer 28b formed between the memory gate structure 4a and the source-side selection gate structure 6a also has the same film thickness as 5 nm or more and 40 nm or less as one sidewall spacer 28a.
  • the memory gate structure 4a and the source-side selection gate structure 6a can be insulated from each other.
  • the source side select gate structure 6a has a source side select gate insulating film made of an insulating material with a film thickness of 9 [nm] or less, preferably 3 [nm] or less, on the well W between the sidewall spacer 28b and the source region WS.
  • the source-side selection gate electrode SG is formed on the source-side selection gate insulating film 33.
  • a silicide layer S2 is formed on the upper surface of the source side selection gate electrode SG as the first selection gate electrode, and the source side selection gate line SGL as the first selection gate line is connected to the silicide layer S2. ing.
  • the source side selection gate electrode SG and the drain side selection formed along the first side wall 11 and the second side wall 12 of the memory gate electrode MG via the side wall spacers 28a and 28b.
  • Each of the gate electrodes DG is formed in a sidewall shape such that the top portion descends toward the well W as the distance from the memory gate electrode MG increases.
  • the source side select gate structure 6a and the drain side select gate structure 5a are formed in a sidewall shape along the side walls (first side wall 11 and second side wall 12) of the memory gate structure 4a, respectively. Even if the source side selection gate structure 6a and the drain side selection gate structure 5a are close to the memory gate structure 4a, the drain side selection gate electrode DG is formed by the cap film CP formed on the memory gate electrode MG. Since the silicide layer S1 on the upper side and the silicide layer S2 on the source-side selection gate electrode SG are separated from the memory gate electrode MG, the silicide layers S1 and S2 and the memory gate electrode MG are short-circuited accordingly. It has been made to be able to prevent.
  • FIG. 2 In the nonvolatile semiconductor memory device 1, for example, a plurality of memory cells 2a, 2b, 2d, 2e, 2g, 2h, 2i, and 2j are arranged in a matrix. Each memory cell 2b, 2d, 2e, 2g, 2h, 2i, 2j has the same configuration as the memory cell 2a described in FIG. 1, and the memory gate electrode MG to which the memory gate line MGL is connected. And a drain side selection gate electrode DG to which the drain side selection gate line DGL1 (DGL2, DGL3, DGL4) is connected, and a source side selection gate electrode SG to which the source side selection gate line SGL is connected.
  • DGL1 drain side selection gate line
  • DGL3 DGL3, DGL4
  • the nonvolatile semiconductor memory device 1 includes memory cell forming portions 3a, 3b, 3c, 3d for each of the memory cells 2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j arranged in the row direction, for example, a substrate A predetermined substrate voltage can be applied to the memory cells 2a, 2b, 2d, 2e by the voltage line Back.
  • the nonvolatile semiconductor memory device 1 includes memory cells 2a, 2d, 2g, 2i (2b, 2e, 2h, 2h, 2i, 2i) arranged in the column direction among the memory cells 2a, 2b, 2d, 2e, 2g, 2h, 2i, 2j. 2j) share one bit line BL1 (BL2), and each bit line BL1, BL2 provides a predetermined value for each memory cell 2a, 2d, 2g, 2i, 2b, 2e, 2h, 2j in the column direction.
  • a bit voltage can be applied uniformly.
  • the nonvolatile semiconductor memory device 1 shares the drain side select gate lines DGL1, DGL2, DGL3, DGL4 for each of the memory cell forming portions 3a, 3b, 3c, 3d, for example, and each drain side select gate line DGL1 , DGL2, DGL3, and DGL4 can apply a predetermined voltage to each of the memory cell forming portions 3a, 3b, 3c, and 3d.
  • all memory cells 2a, 2b, 2d, 2e are connected to one memory gate line MGL, one source-side selection gate line SGL, and one source line SL.
  • a predetermined memory gate voltage is applied to the memory gate line MGL
  • a predetermined source gate voltage is applied to the source-side selection gate line SGL
  • a predetermined value is applied to the source line SL.
  • a source voltage may be applied.
  • FIG. 3 shows, for example, a data write operation (“Prog”) in which charge is injected into the charge storage layer EC of the memory cell 2a in the nonvolatile semiconductor memory device 1 shown in FIG. 2, and the charge storage layer EC of the memory cell 2a.
  • Read data read operation
  • Erase time of data erase operation
  • the voltage value (“selected column” and “selected row”) when the charge is injected into the charge storage layer EC of the memory cell 2 a and the charge in the charge storage layer EC of the memory cell 2 a Indicates a voltage value ("non-selected column” or "non-selected row”) when no.
  • a 12 [V] charge storage gate is connected from the memory gate line MGL to the memory gate electrode MG.
  • a voltage is applied, and a substrate voltage of 0 [V] can be applied to the well W (denoted as “Back” in FIG. 3).
  • a gate-off voltage of 0 [V] from the source-side selection gate line SGL is applied to the source-side selection gate electrode SG, and a source-off voltage of 0 [V] from the source line SL to the source region WS. Can be applied.
  • the source-side selection gate structure 6a cuts off the electrical connection between the source region WS and the channel layer formation carrier region of the memory gate structure 4a, and forms the channel layer of the memory gate structure 4a from the source line SL. Application of voltage to the carrier region can be prevented.
  • drain-side selection gate voltage of 1.5 [V] from the drain-side selection gate line DGL1 is applied to the drain-side selection gate electrode DG, and a charge storage bit of 0 [V] from the bit line BL1 is applied to the drain region WD.
  • a voltage can be applied.
  • the drain side select gate structure 5a can electrically connect the drain region WD and the channel layer forming carrier region of the memory gate structure 4a.
  • the channel layer forming carrier region when the channel layer forming carrier region is electrically connected to the drain region WD, carriers are induced in the channel layer forming carrier region, and the channel layer having the same 0 [V] as the charge storage bit voltage Can be formed on the surface of the well W by the carrier.
  • a large voltage difference (12 [V]) of 12 [V] is generated between the memory gate electrode MG and the channel layer, and the charge is generated in the charge storage layer EC by the quantum tunnel effect generated thereby. It can be injected and data can be written.
  • the memory cell 2a injects charges into the charge storage layer EC.
  • the source-side selection gate structure 6a cuts off the electrical connection between the well W in the region facing the memory gate electrode MG and the source region WS, and the drain-side selection gate structure 5a The electrical connection between the well W in the region facing the memory gate electrode MG and the drain region WD is cut off.
  • the bit line BL1 connected to the memory cell 2a to be read is precharged to 1.5 [V], for example, and the source line SL is set to 0.
  • the potential of the bit line BL1 that changes depending on whether or not a current flows through the memory cell 2a at [V] it can be determined whether or not charges are accumulated in the charge accumulation layer EC of the memory cell 2a. .
  • the data read operation of whether or not charges are accumulated in the charge accumulation layer EC of the memory cell 2a by detecting whether or not the read voltage of the bit line BL1 has changed. Can be executed. Note that a non-read voltage of 0 [V] can be applied to the bit line BL2 to which only the memory cells 2b, 2e, 2h, and 2j from which data is not read are connected.
  • a memory of -12 [V] is transferred from the memory gate line MGL to the memory gate electrode MG.
  • the gate voltage By applying the gate voltage, the charges in the charge storage layer EC are extracted toward the well W of 0 [V], and data can be erased.
  • FIG. 4 is a schematic diagram showing a planar layout of the nonvolatile semiconductor memory device 1 of the present invention in which a plurality of memory cell forming portions 3a, 3b, 3c,... Are arranged on a semiconductor substrate, as viewed from above the semiconductor substrate. is there. Since the memory cell forming portions 3a, 3b, 3c,... All have the same configuration, the following description will be focused on one memory cell forming portion 3a.
  • FIG. 1 showing a cross-sectional configuration of the memory cell 2a shows a cross-sectional configuration in the AA ′ portion of FIG.
  • FIG. 4 in addition to the side wall spacers 28a and 28b formed on the side wall of the memory gate structure 4a shown in FIG. 1, the drain side selection gate structure 5a and the source side selection gate structure 6a are formed.
  • the side walls SW, silicide layers S1, S2 and the like are not shown.
  • the memory cell forming portions 3a, 3b, 3c,... Are extended in one direction (row direction in FIG. 4), and are arranged in parallel at a predetermined distance. Is placed on top.
  • the memory cell formation portion 3a has a selection gate formation region ER9 in which the source side selection gate electrode SG and the drain side selection gate electrode DG are arranged to face each other with the memory gate electrode MG interposed therebetween.
  • the select gate formation region ER9 is provided at a memory cell region ER3 in which a plurality of memory cells 2a, 2b, 2c are formed along the longitudinal direction of the memory cell formation portion 3a, and at one end of the memory cell region ER3.
  • One select gate contact region ER6 and another select gate contact region ER7 provided at the other end of the memory cell region ER3.
  • a plurality of memory cells 2d, 2e, 2f (2g, 2h, 2i) are formed in the memory cell region ER3 along the longitudinal direction.
  • the memory cell formation portion 3a (3b, 3c) shown in FIG. 2 only the memory cells 2a, 2b (2d, 2e, 2g, 2h) are shown, but in FIG.
  • the memory cells 2c (2f, 2i) in the third column adjacent to 2e, 2h) are also illustrated.
  • a memory gate electrode MG extending in one direction in the select gate formation region ER9 is formed in the memory cell formation portion 3a.
  • the memory gate electrode MG in the selection gate formation region ER9 has a first side wall extending over the selection gate formation region ER9, and a second side wall 12 disposed to face the first side wall.
  • a source side select gate electrode SG is disposed along the side wall 11, and a drain side select gate electrode DG is disposed along the second side wall 12.
  • a well W having a predetermined shape is formed on the surface of the semiconductor substrate.
  • the memory cell forming portion 3a are arranged to intersect.
  • a memory cell 2a (2b, 2c) having a memory gate structure 4a, a drain side selection gate structure 5a, and a source side selection gate structure 6a Is formed on the memory arrangement area W1 (W2, W3).
  • the memory arrangement regions W1, W2, and W3 of the well W are divided into a source region WS side and a drain region WD side with the memory gate structure 4a as a boundary.
  • the drain regions WD between the memory cell formation portions 3a and 3b are separated from each other, and have a configuration in which columnar bit contacts BC are individually provided.
  • Each bit contact BC is connected to a different bit line BL1, BL2,... (FIG. 2), and a predetermined bit voltage can be individually applied from the corresponding bit line BL1, BL2,.
  • a predetermined bit voltage can be applied to each drain region WD of the memory cell forming portion 3a from the different bit lines BL1, BL2,.
  • the drain region WD is shared by the other memory cell forming portion 3b adjacent to the one memory cell forming portion 3a, so that the memory cell 2a of the one memory cell forming portion 3a is shared.
  • the same bit voltage as (2b, 2c) can be applied to the memory cells 2d (2e, 2f) of the other memory cell forming section 3b.
  • the source regions WS of the memory arrangement regions W1, W2, and W3 are connected to each other and share a columnar source contact SC provided at a predetermined position.
  • the source contact SC has a configuration in which the source line SL (FIG. 2) is connected, and a predetermined source voltage applied from the source line SL is applied to the source region WS of each memory placement region W1, W2, W3. It can be applied uniformly.
  • the first side wall 11 of the memory gate electrode MG is disposed on the source region WS side of the well W, and along the first side wall 11 of the memory gate electrode MG.
  • a source side select gate structure 6a is formed.
  • the second side wall 12 of the memory gate electrode MG is disposed on the drain region WD side of the well W, and the drain side selection gate structure along the second side wall 12 of the memory gate electrode MG.
  • a body 5a is formed.
  • a source side select gate electrode SG formed in a side wall shape is formed along the first side wall 11 in the memory gate structure 4a, and the source side select gate electrode A wide selection gate contact forming portion Ca formed integrally with SG is formed in one selection gate contact region ER7.
  • the selection gate contact forming portion Ca includes a rising portion that rides on the memory gate electrode MG and a flat portion that has a flat surface along the semiconductor substrate.
  • a columnar source-side selection gate contact SGC to which a line (not shown) is connected is provided in the plane portion.
  • a predetermined voltage from the source-side selection gate line SGL is applied via the source-side selection gate contact SGC and the selection gate contact forming portion Ca even in the sidewall-like source-side selection gate electrode SG having a narrow and inclined width. obtain.
  • drain side select gate structure 5a is formed with a drain side select gate electrode DG formed in a sidewall shape along the second side wall 12 of the memory gate structure 4a, and the drain A wide selection gate contact forming portion Cb integrally formed with the side selection gate electrode DG is formed in the other selection gate contact region ER6.
  • the select gate contact forming portion Cb also includes a rising portion that rides on the memory gate electrode MG and a flat portion that has a flat surface formed along the semiconductor substrate.
  • the drain-side select gate line DGL1 A columnar drain-side selection gate contact DGC connected to each other is provided on the plane portion. As a result, a predetermined voltage from the drain-side selection gate line DGL1 is applied via the drain-side selection gate contact DGC and the selection gate contact forming portion Cb even in the sidewall-like drain-side selection gate electrode DG having a narrow and inclined width. obtain.
  • the selection gate contact formation portions Ca and Cb provided in the selection gate contact regions ER7 and ER6 are connected to the source side selection gate electrode SG or the drain side selection gate electrode DG, and the source side selection gate contact SGC or As long as the drain-side selection gate contact DGC can be formed, various other shapes may be used. Alternatively, the drain-side selection gate contact DGC may be formed at one or both of various positions within the selection gate contact regions ER7 and ER6.
  • an electrical disconnection region ER2 (ER4) is disposed at the end of the select gate contact region ER6 (ER7), and the electrical disconnection region ER2 (ER4) has a physical end.
  • Cutting region ER1 (ER5) is arranged.
  • the electrical cutting region ER2 (ER4) and the physical cutting region ER1 (ER5) are provided with extended electrode portions 15a (15b) formed by extending the memory gate electrode MG from the selection gate forming region ER9 as it is. ing.
  • the extended electrode portion 15a (15b) is formed in a U shape when viewed from above the semiconductor substrate, and the electrical cutting region ER2 (ER4) is formed from the end of the selection gate formation region ER9. Via, it extends to the physical cutting area ER1 (ER5), is folded back at the physical cutting area ER1 (ER5), and extends again to the electric cutting area ER2 (ER4).
  • the extended electrode portion 15a (15b) includes an extension portion 16a that extends linearly from the memory gate electrode MG in the selection gate formation region ER9, and a linear end formed at a laterally outward position of the extension portion 16a.
  • the extended part 16a and the end part 16b are arranged in the electrical cutting region ER2, and are connected parts that serve as folded portions.
  • (Side wall non-forming portion) 16c is arranged in the physical cutting region ER1.
  • one extended electrode portion 15a is folded back to the first side wall 11 side of the memory gate electrode MG, and the end portion 16b is arranged on the first side wall 11 side,
  • the other extended electrode portion 15b is folded back to the second side wall 12 side of the memory gate electrode MG, and the end portion 16b is disposed on the second side wall 12 side.
  • the memory gate electrode MG extends from the selection gate formation region ER9 as the extended electrode portion 15a (15b), but unlike the selection gate formation region ER9, the source side selection gate
  • the electrode SG and the drain side selection gate electrode DG are not extended, and instead of the source side selection gate electrode SG and the drain side selection gate electrode DG, four electrical electrodes are provided on the side wall of the extension electrode portion 15a (15b). Cut portions 13a, 13b, 13c, and 13d (13e, 13f, 13g, and 13h) are formed.
  • these electrical cutting portions 13a, 13b, 13c, and 13d (13e, 13f, 13g, and 13h) all have the same configuration, i-type sidewall-like intrinsic semiconductor layers Ia, Ib, and
  • the reverse-conductivity-type semiconductor layer OC has a sidewall shape, and the reverse-conductivity-type semiconductor layer OC is formed between the intrinsic semiconductor layers Ia and Ib.
  • the reverse conductivity type semiconductor layer OC is formed of a conductivity type (in this case, p-type) different from that of the source side select gate electrode SG and the drain side select gate electrode DG.
  • one electrical cut portion 13a is formed along one side wall that is continuous with the first side wall 11 of the memory gate electrode MG, and the memory gate electrode Another electrical cutting portion 13c is formed along the other side wall that is continuous with the second side wall 12 of the MG.
  • an electrical disconnection portion 13a forms a pin junction from the first side wall 11 of the memory gate electrode MG along the side wall of the extension portion 16a, starting from the n-type source-side selection gate electrode SG. Can do.
  • the second side wall 12 side of the memory gate electrode MG is also separated from the second side wall 12 starting from the n-type drain side selection gate electrode DG by, for example, the electrical disconnection portion 13c.
  • a pin junction can be formed along the side wall of the extension 16a.
  • the extended electrode portion 15a has a drain formed along the second side wall 12 of the memory gate electrode MG from the source side select gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • Four electrical cut portions 13a, 13b, 13d, and 13c can be formed in this order on the side wall between the side select gate electrode DG.
  • three or more reverse conductivity type semiconductor layers and intrinsic semiconductor layers are provided on the side wall of the extended electrode portion 15a.
  • the continuous portion 16c as the side wall non-forming portion in the physical cutting region ER1 includes an outer peripheral wall and an inner peripheral wall connecting the side wall of the extension portion 16a and the side wall of the end portion 16b.
  • Physical cutting portions 14a and 14b are formed. These physical cutting portions 14a and 14b are not provided with a conductive layer such as a semiconductor material along the outer peripheral wall and inner peripheral wall of the continuous portion 16c, and expose the outer peripheral wall and inner peripheral wall of the continuous portion 16c to the outside. Have a configuration.
  • the physical cut portions 14a and 14b form a physical cut by providing a gap between the source side select gate electrode SG and the drain side select gate electrode DG, and the source side select gate electrode SG and the drain side
  • the selection gate electrode DG can be turned off.
  • the one physical cutting portion 14a is formed along the outer peripheral wall of the connecting portion 16c, and the electrical cutting portion 13c formed on one side wall of the extension portion 16a.
  • a gap is formed between the end portion 16b and the electrical cut portion 13d formed on one side wall, and the electrical cut portions 13c and 13d are in a non-conductive state.
  • the other physical cutting part 14b is formed along the inner peripheral wall of the connecting part 16c, the electrical cutting part 13a formed on the other side wall of the extension part 16a, and the other end part 16b.
  • a gap is formed between the electrical cutting portion 13b formed on the side wall, and the electrical cutting portions 13a and 13b are in a non-conductive state.
  • the extended electrode portion 15a is formed along the second side wall 12 of the memory gate electrode MG from the source-side selection gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • an electrical cutting part 13a, a physical cutting part 14b, an electrical cutting part 13b, 13d, a physical cutting part 14a, and an electrical cutting part 13c are arranged in this order. Can be done.
  • the extended electrode portion 15a includes the four electrical cut portions 13a, 13b, 13d, and 13c and the two physical cut portions 14a and 14b, thereby providing a source side select gate electrode SG and a drain side select gate electrode DG. Can be prevented from becoming conductive.
  • the other extended electrode portion 15b disposed at the other end of the memory cell forming portion 3a is similarly connected to the extended portion 16a so as to be flush with the first side wall 11 of the memory gate electrode MG.
  • One electrical cutting part 13e is formed along the side wall
  • another electrical cutting part 13g is formed along the other side wall that is provided flush with the second side wall 12 of the memory gate electrode MG.
  • one electrical cutting portion 13h is formed on the side wall facing the extension portion 16a
  • the other electrical cutting portion 13f is formed on the side wall disposed on the outside. Is formed.
  • the extended electrode portion 15b has a drain formed along the second side wall 12 of the memory gate electrode MG from the source side select gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • Four electrical cut portions 13e, 13f, 13h, and 13g can be formed in this order on the side wall between the side select gate electrode DG.
  • the connecting portion 16c in the other physical cutting region ER5 also has a physical cutting portion 14c on the outer peripheral wall and the inner peripheral wall connecting the side wall of the extension portion 16a and the side wall of the end portion 16b. 14d are formed. These physical cutting portions 14c and 14d also expose the outer peripheral wall and inner peripheral wall of the continuous portion 16c to the outside without providing a conductive layer such as a semiconductor material along the outer peripheral wall and inner peripheral wall of the continuous portion 16c.
  • the physical cut portions 14c and 14d form a physical cut by providing a gap between the source side select gate electrode SG and the drain side select gate electrode DG, and the source side select gate electrode SG and the drain side
  • the selection gate electrode DG can be turned off.
  • one physical cutting portion 14c is formed along the outer peripheral wall of the connecting portion 16c, and an electrical cutting portion 13e formed on one side wall of the extension portion 16a.
  • the electrically disconnected portion 13f formed on one side wall of the end portion 16b is in a non-conducting state.
  • the other physical cutting part 14d is formed along the inner peripheral wall of the connecting part 16c, the electrical cutting part 13g formed on the other side wall of the extension part 16a, and the other end part 16b.
  • the electrical cutting part 13h formed on the side wall is in a non-conductive state.
  • the one extended electrode portion 15a and the other extended electrode portion 15b provided on the target also have the memory from the source side select gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • an electrical cutting part 13e, a physical cutting part 14c, an electrical cutting part 13f, 13h, a physical The cutting part 14d and the electrical cutting part 13g are arranged in this order.
  • the source-side selection gate electrode SG and the drain-side selection gate electrode are constituted by the four electrical disconnect portions 13e, 13f, 13h, and 13g and the two physical disconnect portions 14c and 14d. It is possible to prevent DG from becoming conductive.
  • the drain side select gate electrode DG Is disposed opposite to the second side wall 12 of the memory gate electrode MG in the one memory cell formation portion 3a.
  • the memory cell forming portion 3b has an extended electrode portion 15c in which an end portion 16b is disposed on the side of the adjacent one memory cell forming portion 3a in one electrical cutting region ER2 and physical cutting region ER1.
  • the other electrical cutting region ER4 and the physical cutting region ER5 have the extended electrode portion 15d in which the end portion 16b is disposed on the other adjacent memory cell forming portion 3c side.
  • the memory cell formation portion in the second row is placed in one of the electrical disconnection region ER2 and the physical disconnection region ER1 between the memory cell formation portion 3a in the first row and the memory cell formation portion 3b in the second column.
  • the end 16b of the extended electrode portion 15c in 3b and the continuous portion 16c are disposed, and the extended electrode portion 15b in the memory cell forming portion 3a of the first row is disposed in the other electrical cutting region ER4 and physical cutting region ER5.
  • the end portion 16b and the connecting portion 16c may be disposed.
  • the end portion 16b of one memory cell formation portion 3a and the end portion 16b of the other memory cell formation portion 3b are provided between the adjacent memory cell formation portions 3a and 3b. It is arranged side by side in the row direction, and it is possible to reduce the size and increase the density by avoiding the spread due to the two end portions 16b being continuously arranged in the column direction between the adjacent memory cell forming portions 3a and 3b. Yes.
  • the memory cell formation portion 3a is formed on the memory gate electrode MG in the selection gate formation region ER9 and on the extension portions 16a and ends of the electrical disconnect regions ER2 and ER4 formed by extending the memory gate electrode MG.
  • a cap film CP is formed on each portion 16b.
  • the cap film CP is not formed on the continuous portion 16c formed by extending the memory gate electrode MG, and the continuous portion 16c is exposed to the outside. Therefore, the upper surface is salicided, and the columnar memory gate contact MGC is provided via a silicide layer (not shown) formed on the continuous portion 16c.
  • a memory gate line MGL (FIG. 2) is connected to the memory gate contact MGC, and a predetermined voltage can be applied from the memory gate line MGL. Thereby, the voltage of the memory gate line MGL can be applied to the memory gate electrode MG in the select gate formation region ER9 from the memory gate contact MGC via the extended electrode portions 15a and 15b.
  • the memory gate electrode MG is covered with the cap film CP in the memory cell region ER3 and the select gate contact regions ER6 and ER7, the physical cutting regions ER1 and ER5
  • a predetermined voltage is also applied to the memory gate electrode MG covered with the cap film CP in the memory cell region ER3.
  • such a nonvolatile semiconductor memory device 1 includes a film forming process, a resist coating process, an exposure development process, an etching process, an impurity implantation process, a resist stripping process, etc., which are general CMOS (Complementary MOS) manufacturing processes. Therefore, the manufacturing method is omitted here.
  • CMOS Complementary MOS
  • the memory gate electrode MG in the selection gate formation region ER9 in which the source side selection gate structure 6a and the drain side selection gate structure 5a are arranged to face each other The extended electrode portions 15a and 15b formed by extending are formed in the electrical cutting regions ER2 and ER4 and the physical cutting regions ER1 and ER5.
  • the four electrical disconnect portions 13a, 13b, 13d, and 13c (13e, 13f, 13h, and 13g) that can disconnect the source side select gate electrode SG and the drain side select gate electrode DG.
  • a portion 14b (14a) is provided, and the source-side selection gate electrode SG and the drain-side selection gate electrode DG are brought into a non-conductive state by the physical cutting portion 14b (14a).
  • the physical cutting portion 14b whose cutting principle for cutting the source side selection gate electrode SG and the drain side selection gate electrode DG is different from the electrical cutting portions 13a, 13b, 13d, 13c. (14a) is also provided separately, so that the source-side selection gate electrode SG and the drain-side selection gate electrode DG can be cut more reliably than when only the electrical disconnecting portions 13a, 13b, 13d, and 13c are provided. Can do.
  • the extended electrode portion 15a (15b) is folded back at the physical cutting region ER1 (ER5), and a plurality of electrical cutting portions 13a, 13b, 13d are formed at the electrical cutting region ER2 (ER4). , 13c (13e, 13f, 13h, 13g) are arranged in parallel. Thereby, in the memory cell forming portion 3a, even if the extended electrode portion 15a (15b) is provided with a plurality of electrical disconnecting portions 13a, 13b, 13d, 13c (13e, 13f, 13h, 13g), the memory cell forming portion It is possible to prevent the layout area from spreading in the longitudinal direction of 3a.
  • each of the extended electrode portions 25a (25b) has 6 A configuration in which two electrical disconnecting portions 23a, 23b, 23c, 23f, 23e, and 23d are provided is shown.
  • the extended electrode portion 25a (25b) of the memory cell formation portion 22a is formed in an E shape when viewed from above the semiconductor substrate, and is electrically disconnected from the end of the selection gate formation region ER9.
  • the first side wall of the memory gate electrode MG extends to the physical cutting region ER1 (ER5) via the region ER2 (ER4) and is divided into two directions around the memory gate electrode MG in the physical cutting region ER1 (ER5) It is folded back to the 11th side and the second side wall 12 side and extends to the electrical cutting region ER2 (ER4).
  • the extended electrode portion 25a includes an extended portion 26a that extends linearly from the memory gate electrode MG in the select gate formation region ER9, and a linear end formed at a laterally outward position of the extended portion 26a.
  • the extension part 26a and the end parts 26b, 26c are electrically disconnected.
  • a continuous portion 26d that is disposed in the region ER2 (ER4) and serves as a folded portion is disposed in the physical cutting region ER1 (ER5).
  • the extended electrode portion 25a (25b) has one end portion 26b arranged on the first side wall 11 side of the memory gate electrode MG and the other end portion 26c of the memory gate electrode MG. It may be disposed on the second side wall 12 side.
  • the memory gate electrode MG extends from the selection gate formation region ER9 as the extended electrode portion 25a (25b).
  • the source side selection gate The electrode SG and the drain-side selection gate electrode DG are not extended, and instead of the source-side selection gate electrode SG and the drain-side selection gate electrode DG, six electrical electrodes are provided on the side wall of the extension electrode portion 25a (25b). Cutting portions 23a, 23b, 23c, 23f, 23e, and 23d are formed.
  • these electrical cutting parts 23a, 23b, 23c, 23f, 23e, 23d all have the same configuration, i-type sidewall-like intrinsic semiconductor layers Ia, Ib, and sidewall-like
  • the reverse-conductivity-type semiconductor layer OC is configured, and the reverse-conductivity-type semiconductor layer OC is formed between the intrinsic semiconductor layers Ia and Ib.
  • the reverse conductivity type semiconductor layer OC is formed of a conductivity type (in this case, p-type) different from the source side select gate electrode SG and the drain side select gate electrode DG as described above.
  • one electrical cut portion 23a is formed in the extended portion 26a of the extended electrode portion 25a (25b) along one side wall that is continuous with the first side wall 11 of the memory gate electrode MG.
  • Another electrical cutting portion 23d is formed along the other side wall that is provided flush with the second side wall 12 of the memory gate electrode MG.
  • an electrical disconnection portion 23a forms a pin junction from the first side wall 11 of the memory gate electrode MG along the side wall of the extension portion 26a, starting from the n-type source side selection gate electrode SG. Can do.
  • a pin junction may be formed along the side wall of the extension 26a.
  • one end portion 26b arranged on the first side wall 11 side of the memory gate electrode MG is formed with one electrical cutting portion 23b on the side wall facing the extension portion 26a, and on the side wall arranged outside.
  • Another electrical cutting part 23c is formed.
  • the other end portion 26c arranged on the second side wall 12 side of the memory gate electrode MG is formed with one electrical cutting portion 23e on the side wall facing the extension portion 26a, and on the side wall arranged outside.
  • Another electrical cutting part 23f is formed.
  • the extended electrode portion 25a (25b) is formed along the second side wall 12 of the memory gate electrode MG from the source side selection gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • Six electrical disconnections 23a, 23b, 23c, 23f, 23e, and 23d can be formed in this order on the sidewall between the drain-side selection gate electrode DG.
  • three or more reverse conductivity type semiconductor layers and intrinsic semiconductor layers are provided on the side walls of the extended electrode portions 25a and 25b.
  • the connecting portion 26d as the sidewall non-forming portion in the physical cutting region ER1 includes one side wall of the extension portion 26a and the side wall of one end portion 26b on the first side wall 11 side.
  • a physical cutting part 24b is formed on one inner peripheral wall that is connected to the other side wall, and another inner wall that connects the other side wall of the extension part 26a and the side wall of the other end part 26c on the second side wall 12 side.
  • a physical cutting portion 24c is formed on the peripheral wall, and a physical cutting portion 24a is also formed on the outer peripheral wall connecting the side walls of the end portions 26b and 26c.
  • These physical cutting portions 24a, 24b, and 24c are provided with a conductive layer such as a semiconductor material along the outer peripheral wall and inner peripheral wall of the continuous portion 26d, and the outer peripheral wall and inner peripheral wall of the continuous portion 26d are exposed to the outside. It has an exposed configuration. Thereby, the physical cut portions 24a, 24b, 24c form a physical cut by providing a gap between the source side select gate electrode SG and the drain side select gate electrode DG, and the source side select gate electrode SG and The drain side select gate electrode DG can be turned off.
  • a conductive layer such as a semiconductor material along the outer peripheral wall and inner peripheral wall of the continuous portion 26d
  • the first physical cutting portion 24a is formed along the outer peripheral wall of the continuous portion 26d provided continuously to the side walls of the end portions 26b and 26c, and one end portion 26b.
  • a gap is formed between the electrical cutting portion 23c formed on the side wall of the other end and the electrical cutting portion 23f formed on the side wall of the other end portion 26c, and the electrical cutting portions 23c and 23f are not electrically connected to each other.
  • the second physical cutting part 24b is formed along one inner peripheral wall of the connecting part 26d connected to the side wall of the extension part 26a and the side wall of the end part 26b, and is formed on the side wall of the extension part 26a.
  • a gap is formed between the one electrical cut portion 23a formed and the electrical cut portion 23b formed on the side wall of the end portion 26b, and the electrical cut portions 23a and 23b are in a non-conductive state.
  • the third physical cutting portion 24c is formed along the other inner peripheral wall of the continuous portion 26d provided continuously to the side wall of the extension portion 26a and the side wall of the end portion 26c.
  • a gap is formed between the other electrical cut portion 23d formed and the electrical cut portion 23e formed on the side wall of the end portion 26c, and the electrical cut portions 23d and 23e are in a non-conductive state.
  • the extended electrode portion 25a is formed along the second side wall 12 of the memory gate electrode MG from the source-side selection gate electrode SG formed along the first side wall 11 of the memory gate electrode MG.
  • the electrical cutting part 23a, the physical cutting part 24b, the electrical cutting part 23b, 23c, the physical cutting part 24a, the electrical cutting part 23f, 23e, The physical cutting part 24c and the electrical cutting part 23d can be arranged in this order.
  • the extended electrode portion 15a includes the six electrical cut portions 23a, 23b, 23c, 23f, 23e, and 23d and the three physical cut portions 24b, 24a, and 24c, and the source-side selection gate electrode SG and It is possible to prevent the drain side select gate electrode DG from becoming conductive.
  • the memory cell formation portion 22a also extends six electrical disconnect portions 23a, 23b, 23c, 23f, 23e, and 23d that can disconnect the source side select gate electrode SG and the drain side select gate electrode DG.
  • the number of locations where the source-side selection gate electrode SG and the drain-side selection gate electrode DG are cut is increased compared to the conventional one, so that the data read operation than the conventional one Read malfunctions sometimes caused by voltage fluctuations can be prevented.
  • the electrical cut portion 23e, 23d is provided with a physical cut portion 24b, 24a, 24c in which a sidewall-like semiconductor material is not formed, and the three physical cut portions 24b, 24a, 24c provide a source side select gate electrode SG and a drain side select gate.
  • the electrode DG was brought into non-contact to be in a non-conductive state.
  • the cutting principle for cutting the source side selection gate electrode SG and the drain side selection gate electrode DG is different from that of the electrical cutting portions 23a, 23b, 23c, 23f, 23e, and 23d. Since the separate cutting portions 24b, 24a, and 24c are also provided separately, the source-side selection gate electrode SG and the drain-side selection gate electrode are compared to the case where only the electrical cutting portions 23a, 23b, 23c, 23f, 23e, and 23d are provided. DG can be cut more securely.
  • the extended electrode portion 25a (25b) is folded back at the physical cutting region ER1 (ER5), and a plurality of electrical cutting portions 23a, 23b, 23c are formed at the electrical cutting region ER2 (ER4).
  • ER1 physical cutting region
  • 23f, 23e, and 23d are all arranged in parallel, it is possible to suppress the layout area from spreading in the longitudinal direction of the memory cell forming portion 22a.
  • the extended electrode portions 15a and 15b are provided as a part of the configuration of the memory cell forming portions 3a, 3b and 3c.
  • the nonvolatile semiconductor memory device 1 having the independent configuration for each of the memory cell forming portions 3a, 3b, and 3c has been described, the present invention is not limited to this, and for example, the same reference numerals are used for corresponding portions to FIG. 6, the extended electrode portions 35a, 35b are provided separately from the memory cell forming portions 32a, 32b, 32c,..., And the memory cell forming portions 32a, 32b, 32c,.
  • the non-volatile semiconductor memory device 31 may be connected continuously with the electrode portions 35a and 35b.
  • the memory cell formation portion 32a (32b, 32c) includes the source side select gate structure 6a (6b, 6c) and the drain side select gate structure 5a (5b) across the memory gate structure 4a (4b, 4c).
  • 5c) has a select gate formation region ER9 arranged opposite to each other.
  • a memory gate electrode MG extending in the row direction is provided in the selection gate formation region ER9, and the memory gate electrode A cap film CP is formed on the MG.
  • the memory cell formation portion 32a in the first row and the memory cell formation portion 32b in the second row adjacent to the memory cell formation portion 32a in the first row are the drains formed in the well W.
  • the region WD is shared, and the drain is connected to the memory cell 2a (2b, 2c) of the memory cell formation portion 32a of the first row and the memory cell 2d (2e, 2f) of the memory cell formation portion 32b of the second row
  • the same bit voltage can be applied uniformly through the region WD.
  • the memory cell formation portion 32b in the second row adjacent to the memory cell formation portion 32a in the first row must share the drain region WD between the memory cell formation portion 32a in the first row.
  • the second side wall 12 of the memory gate electrode MG on which the drain-side selection gate electrode DG is arranged is arranged opposite to the second side wall 12 of the memory gate electrode MG in the memory cell formation portion 32a of the first row.
  • the memory gate electrodes MG formed in these memory cell forming portions 32a, 32b, 32c,... are electrically connected to the electrical cutting region ER2 (ER4) and the physical cutting region ER1 (from the selection gate forming region ER9).
  • ER5 extended electrode portions 35a and 35b are formed in the electrical cutting region ER2 (ER4) and the physical cutting region ER1 (ER5).
  • the extended electrode portions 35a and 35b are formed in a comb shape when viewed from above the semiconductor substrate, and the memory gate electrodes MG of the memory cell forming portions 32a, 32b, 32c,.
  • extension portions 36a that extend in the shape of a line and the linear end portions 36b that are formed laterally outward of the extension portions 36a are alternately arranged along the column direction in which the memory cell formation portions 32a, 32b, 32c,. Can be arranged.
  • the extension 36a and the end 36b are formed in the electrical cutting regions ER2 and ER4, and are connected by a continuous portion (side wall non-forming portion) 36c formed in the physical cutting regions ER1 and ER5. ing.
  • the memory cell formation part 32b in the second row has the second side wall 12 of the memory gate electrode MG in which the drain side selection gate electrode DG is formed, and the drain side selection gate electrode in the adjacent memory cell formation part 32b in the first row.
  • the second side wall 12 of the formed memory gate electrode MG is connected to the inner side walls of the extended electrode portions 35a and 35b.
  • the extended electrode portions 35a and 35b are connected to the memory gate in the memory cell forming portion 32a in the first row from the second side wall 12 of the memory gate electrode MG in the memory cell forming portion 32b in the second row.
  • Four electrical cutting portions 33a, 33b, 33c, and 33d are formed in this order along the side wall of the electrode MG up to the second side wall 12.
  • the extended electrode portions 35a and 35b are electrically disconnected along the side wall of the extended portion 36a formed flush with the second side wall 12 of the memory gate electrode MG in the memory cell forming portion 32b in the second row.
  • 33a is formed, and an electrical cut portion 33d is formed along the side wall of the extension portion 36a formed flush with the second side wall 12 of the memory gate electrode MG in the memory cell formation portion 32a of the first row.
  • the end portion 36b of the extended electrode portions 35a and 35b extending in the row direction between the memory cell forming portion 32a in the first column and the memory cell forming portion 32b in the second column has a memory cell forming portion in the first row.
  • One electrical cut portion 33c is formed along the side wall disposed on the 32a side
  • another electrical cut portion 33b is formed along the side wall disposed on the memory cell forming portion 32b side of the second row.
  • Electrodes 35a and 35b In the electrode portions 35a and 35b, four electrical cutting portions 33a, 33b, 33c and 33d can be formed in this order along the side walls. Thus, three or more reverse conductivity type semiconductor layers and intrinsic semiconductor layers are provided on the side walls of the extended electrode portions 35a and 35b.
  • the connecting portion 36c in the physical cutting region ER1 includes, for example, the side wall of the extension portion 36a continuously connected to the memory cell forming portion 32b in the second row, and the memory cell forming portion 32b in the second row. Further, a physical cut portion 34c is formed on one inner peripheral wall connecting the side wall of the end portion 36b between the memory cell forming portions 32a in the first row.
  • the continuous portion 36c in the physical cutting region ER1 includes, for example, the side wall of the extended portion 36a continuously connected to the memory cell forming portion 32a in the first row, the memory cell forming portion 32a in the first row, and the second row.
  • a physical cutting portion 34b is formed on the other inner peripheral wall connecting the side wall of the end portion 36b between the memory cell forming portions 32b.
  • These physical cutting portions 34b and 34c have a configuration in which the inner peripheral wall of the continuous portion 36c is exposed to the outside without providing a conductive layer such as a semiconductor material along the inner peripheral wall of the continuous portion 36c.
  • the physical cut portions 34b and 34c have a gap between the drain side selection gate electrode DG in the memory cell formation portion 32a in the first row and the drain side selection gate electrode DG in the memory cell formation portion 32b in the second row.
  • the drain-side selection gate electrode DG of the memory cell formation portion 32a in the first row and the drain-side selection gate electrode DG of the memory cell formation portion 32b in the second row are in a non-conductive state It can be.
  • the extended electrode portions 35a and 35b include the drain-side selection gate electrode DG in the memory cell formation portion 32b in the second row to the drain-side selection gate electrode DG in the memory cell formation portion 32a in the first row.
  • the electrical cutting part 33a, the physical cutting part 34c, the electrical cutting parts 33b and 33c, the physical cutting part 34b, and the electrical cutting part 33d can be arranged in this order on the side wall between them.
  • the extended electrode portions 35a and 35b are connected to the drains of the memory cell forming portion 32a in the first row by the four electrical disconnections 33a, 33b, 33c, and 33d and the two physical disconnections 34b and 34c.
  • the side selection gate electrode DG and the drain side selection gate electrode DG of the memory cell formation portion 32b in the second row can be prevented from becoming conductive.
  • the extended electrode portions 35a and 35b have end portions 36b extending from the continuous portions 36c of the physical cutting regions ER1 and ER5 toward the electrical cutting regions ER2 and ER4, and adjacent memory cell forming portions 32a. , 32b can be prevented from spreading in the longitudinal direction of the memory cell forming portions 32a, 32b by the end portion 36b.
  • the memory cell formation portion 32b in the second row and the memory cell formation portion 32c in the third row adjacent to the memory cell formation portion 32b in the second row share the source region WS formed in the well W.
  • the same source voltage can be applied uniformly to the memory cells 2d, 2e, 2f of the memory cell formation unit 32b in the second row and the memory cells 2g, 2h, 2i of the memory cell formation unit 32c in the third row.
  • the memory cell formation portion 32b in the second row adjacent to the memory cell formation portion 32c in the third row shares the source region WS between the memory cell formation portion 32c in the third row.
  • the first side wall 11 of the memory gate electrode MG on which the source-side selection gate electrode SG is disposed is disposed to face the first side wall 11 of the memory gate electrode MG in the memory cell formation portion 32c in the third row.
  • the memory cell formation part 32b in the second row has the first side wall 11 of the memory gate electrode MG in which the source side selection gate electrode SG is formed, the source side selection gate in the memory cell formation part 32c in the adjacent third row.
  • the first side wall 11 of the memory gate electrode MG on which the electrode SG is formed is connected to the inner side walls of the extended electrode portions 35a and 35b.
  • the extended electrode portions 35a and 35b include a memory gate in the memory cell formation portion 32c in the third row from the first side wall 11 of the memory gate electrode MG in the memory cell formation portion 32b in the second row.
  • Four electrical cutting portions 33e, 33f, 33g, and 33h are formed in this order along the side wall of the electrode MG up to the first side wall 11.
  • the extended electrode portions 35a and 35b are electrically disconnected along the side wall of the extended portion 36a formed flush with the first side wall 11 of the memory gate electrode MG in the memory cell forming portion 32b in the second row.
  • 33e is formed, and an electrical cut portion 33h is formed along the side wall of the extended portion 36a formed flush with the first side wall 11 of the memory gate electrode MG in the memory cell forming portion 32c in the third row.
  • the end portion 36b of the extended electrode portions 35a and 35b extending in the row direction between the memory cell forming portion 32b in the second column and the memory cell forming portion 32c in the third column is connected to the memory cell forming portion in the second row.
  • One electrical cut portion 33f is formed along the side wall disposed on the 32b side
  • another electrical cut portion 33g is formed along the side wall disposed on the memory cell forming portion 32c side of the third row.
  • the first sidewall 11 of the memory gate electrode MG in the memory cell formation portion 32b in the second row extends to the first sidewall 11 of the memory gate electrode MG in the memory cell formation portion 32c in the third row.
  • four electrical cutting portions 33e, 33f, 33g, and 33h can be formed in this order along the side walls.
  • the connecting portion 36c in the physical cutting region ER1 includes, for example, the side wall of the extension portion 36a continuously connected to the memory cell forming portion 32b in the second row, and the memory cell forming portion 32b in the second row.
  • a physical cutting part 34e is formed on one inner peripheral wall connecting the side wall of the end part 36b between the memory cell forming parts 32c in the third row.
  • the continuous portion 36c in the physical cutting region ER1 includes, for example, the side wall of the extended portion 36a connected to the memory cell forming portion 32c in the third row, the memory cell forming portion 32c in the third row, and the second row.
  • a physical cutting portion 34d is formed on the other inner peripheral wall connecting the side wall of the end portion 36b between the memory cell forming portions 32b.
  • These physical cutting portions 34e and 34d also have a configuration in which the inner peripheral wall of the continuous portion 36c is exposed to the outside without providing a conductive layer such as a semiconductor material along the inner peripheral wall of the continuous portion 36c.
  • the physical cut portions 34e and 34d have a gap between the source side selection gate electrode SG in the memory cell formation portion 32b in the second row and the source side selection gate electrode SG in the memory cell formation portion 32c in the third row.
  • the source-side selection gate electrode SG of the memory cell formation portion 32b in the second row and the source-side selection gate electrode SG of the memory cell formation portion 32c in the third row are in a non-conductive state It can be.
  • the extended electrode portions 35a and 35b include the source-side selection gate electrode SG in the memory cell formation portion 32b in the second row to the source-side selection gate electrode SG in the memory cell formation portion 32c in the third row.
  • the electrical cutting part 33e, the physical cutting part 34e, the electrical cutting parts 33f and 33g, the physical cutting part 34d, and the electrical cutting part 33h can be arranged in this order on the side wall therebetween.
  • the extended electrode portions 35a and 35b are connected to the source of the memory cell forming portion 32b in the second row by the four electrical cutting portions 33e, 33f, 33g, and 33h and the two physical cutting portions 34e and 34d.
  • the side selection gate electrode SG and the source side selection gate electrode SG of the memory cell formation portion 32c in the third row can be prevented from being brought into conduction.
  • the non-volatile semiconductor memory device 31 includes electrically disconnected regions ER2, ER4 formed on the memory gate electrodes MG of the memory cell forming portions 32a, 32b, 32c,.
  • a cap film CP is formed on each of the inner extension 36a and on the end 36b in each of the electrical cutting regions ER2 and ER4.In the manufacturing process, the cap film CP causes the memory gate electrode MG and The upper surfaces of the extension part 36a and the end part 36b can be prevented from being salicided.
  • the cap film CP is not formed on the continuous portion 36c formed by extending the memory gate electrode MG, and the continuous portion 36c is exposed to the outside. Therefore, the upper surface is salicided, and the columnar memory gate contact MGC is provided via a silicide layer (not shown) formed on the continuous portion 36c.
  • four electrically disconnected portions 33e, 33f, 33g, 33h that can cut the source side select gate electrodes SG of the adjacent memory cell forming portions 32b, 32c are extended electrode portions. Provided along the other side walls of 35a and 35b, and the number of locations where the source side select gate electrodes SG are cut from each other is increased compared to the conventional one, thereby preventing the read malfunction caused by the voltage fluctuation during the data read operation than before. Can do.
  • the sidewall-like semiconductor material is provided with non-formed physical cut portions 34c and 34b, and the two physical cut portions 34c and 34b make the drain-side selection gate electrodes DG non-contact with each other to be in a non-conductive state.
  • the physical cutting portions 34c and 34b whose cutting principle for cutting the drain-side selection gate electrodes DG is different from the electrical cutting portions 33a, 33b, 33c, and 33d are separately provided.
  • the drain-side selection gate electrodes DG By providing the drain-side selection gate electrodes DG, the drain-side selection gate electrodes DG can be cut more reliably than when only the electrical cutting portions 33a, 33b, 33c, and 33d are provided. Similarly, between the adjacent memory cell forming portions 32b and 32c, the physical cutting portions 34e and 34d whose cutting principle for cutting the source-side selection gate electrodes SG is different from the electrical cutting portions 33e, 33f, 33g, and 33h. Further, by providing separately, the source-side selection gate electrodes SG can be cut more reliably than when only the electrical cutting portions 33e, 33f, 33g, and 33h are provided.
  • the extended electrode portion 35a (35b) is folded back to the electrical cutting region ER2 (ER4) side in the physical cutting region ER1 (ER5), and an end portion 36b is provided between the adjacent memory cell forming portions 32a and 32b.
  • a plurality of electrical cutting parts 23a, 23b, 23c, 23f, 23e, and 23d are all arranged in parallel in the electrical cutting area ER2 (ER4) by the extension 36a and the end 36b arranged in the electrical cutting area ER2 (ER4). It was made to arrange.
  • the provision of the end 36b can prevent the electrical cutting region ER2 (ER4) from spreading in the longitudinal direction of the memory cell forming portion 32a, and can be downsized and highly integrated. Can be realized.
  • the source side select gate electrodes SG of the adjacent memory cell forming portions 32b and 32c can be electrically connected to each other.
  • the source side selection gate electrodes SG of the memory cell forming portions 32b and 32c are electrically connected to each other. Even when connected, the voltage fluctuation at the source-side selection gate electrode SG and the voltage fluctuation at the drain-side selection gate electrode DG due to a short circuit failure during the data read operation can be prevented.
  • the nonvolatile semiconductor memory device 31 due to manufacturing defects, for example, the side wall of the extended electrode portion 35a that is connected to the second side wall 12 of each memory gate electrode MG between the memory cell forming portions 32a and 32b adjacent on the other side, for example.
  • the drain side select gate electrodes DG of the adjacent memory cell forming portions 32a and 32b can be electrically connected to each other.
  • the nonvolatile semiconductor memory device 31 can electrically connect the same type of drain side select gate electrodes DG that are highly likely to be applied with the same voltage during the data read operation. Sometimes, the probability of occurrence of voltage fluctuations at the drain side select gate electrode DG can be reduced.
  • the nonvolatile semiconductor memory device 41 may be provided in which the continuous regions ER10 and ER11 are provided and the adjacent memory cell forming portions 42a and 42b are continuously provided in the continuous regions ER10 and ER11.
  • each memory gate structure 4a, 4b of each memory cell formation portion 42a, 42b is provided with a linear memory gate electrode MG extending in the row direction in the selection gate formation region ER9, and the memory gate electrode MG A cap film CP is formed thereon.
  • the nonvolatile semiconductor memory device 41 is provided with continuous regions ER10 and ER11 adjacent to the select gate formation region ER9, and an electric terminal is electrically connected to the end of the continuous region ER10 (ER11).
  • a physical cutting region ER1 (ER5) is provided via the cutting region ER2 (ER4).
  • the memory gate electrode MG extends in the continuous region ER10 (ER11), the electrical cutting region ER2 (ER4), and the physical cutting region ER1 (ER5), and is formed by the memory gate electrode MG. Further, an extended electrode portion 45a (45b) is provided.
  • the adjacent memory cell formation portions 42a and 42b share the source region WS formed in the well W, and the memory cells 2d, 2e and 2f of the one memory cell formation portion 42a and the other memory cell formation
  • the same source voltage can be uniformly applied from the source region WS to the memory cells 2g, 2h, 2i of the part 42b.
  • the first side walls 11 of the memory gate electrode MG are arranged to face each other, and side wall-like source side select gate electrodes SG are opposed to each other along the first side wall 11. It has the structure provided.
  • adjacent memory cell forming portions 42a and 42b have the ends of the memory gate electrode MG connected continuously by extended electrode portions 45a and 45b in continuous regions ER10 and ER11.
  • the extended electrode portions 45a and 45b are formed in an E shape when viewed from above the semiconductor substrate, and the continuous regions ER10 and ER11, the electrical cutting region, starting from the central portion of the memory cell forming portion ER2 and ER4 and physical cutting areas ER1 and ER5 are provided as mirror objects.
  • the extended electrode portions 45a and 45b are electrically disconnected from the branch connection portions 46a provided in the connection regions ER10 and ER11 and connected to the memory gate electrodes MG of the memory cell formation portions 43a and 42b.
  • Extension portions 46b and 46f provided in the regions ER2 and ER4 and extending from the branch connecting portion 46a along the longitudinal direction of the memory gate electrode MG, and also provided in the electrical cutting regions ER2 and ER4, and the extension portions 46b, End portions 46d disposed between 46f, and sidewall non-forming portions 46c, 46g, 46e provided in the physical cutting regions ER1, ER5 and disposed at the ends of the extended portions 46b, 46f and the end portions 46d, respectively It consists of
  • the adjacent memory cell forming portions 42a and 42b are divided into the first side wall 11 of the memory gate electrode MG in one memory cell forming portion 42a and the first side wall 11 of the memory gate electrode MG in the other memory cell forming portion 42b.
  • a sidewall-like semiconductor layer 11a is formed along the side wall 47a.
  • the source-side selection gate electrode SG in one memory cell formation portion 42a and the other memory cell formation portion 42b The source side select gate electrode SG is connected to the semiconductor layer 11a.
  • a wide selection gate contact forming portion Ca in which a source side selection gate contact SGC is provided is formed at a predetermined position of the semiconductor layer 11a in the branch connection portion 46a.
  • the selection gate contact forming portion Ca includes a climbing portion that rides on the branch connection portion 46a and a planar portion that has a planar surface along the semiconductor substrate.
  • the source-side selection gate line ( A columnar source-side selection gate contact SGC to which a flat plate portion (not shown) is connected is provided on the plane portion.
  • the selection gate contact forming portion Ca has a plane portion arranged in the selection gate contact regions ER6 and ER7 and a riding portion arranged in the continuous regions ER10 and ER11.
  • the selection gate contact formation portion Ca is provided in the semiconductor layer 11a in the branch connection portion 46a.
  • the present invention is not limited thereto, and the selection gate contact region is not limited thereto.
  • the selection gate contact forming portion Ca may be provided on the source side selection gate electrode SG in ER6 and ER7.
  • sidewall-like semiconductor layers 11b are also formed on the U-shaped side walls 47b and 47c facing the side wall 47a provided with the selection gate contact forming portion Ca. .
  • the semiconductor layer 11b is formed on the U-shaped side walls 47b and 47c of the branch connection portion 46a when the source side selection gate electrode SG and the drain side selection gate electrode DG of the memory cell formation portions 42a and 42b are formed. It remains.
  • the memory cell forming portions 42a and 42b include sidewalls along the second side wall 12 that faces the first side wall 11 of the memory gate electrode MG and is on the drain region WD side of the well W.
  • a drain-side selection gate electrode DG is formed.
  • the memory cell forming unit 42a shares a drain region WD with an adjacent memory cell forming unit (not shown), and the same bit voltage as that of the memory cell 2d of one memory cell forming unit 42a is applied to an adjacent memory (not shown). It can also be applied to one memory cell of the cell formation portion.
  • the extension portions 46b and 46f and the end portion 46d provided in the electrical cutting region ER2 are not formed with the source side selection gate electrode SG and the drain side selection gate electrode DG on the side walls, and extend along the side walls.
  • six electrical cutting portions 43a, 43b, 43c, 43f, 43e, 43d are formed.
  • these electrical cutting portions 43a, 43b, 43c, 43f, 43e, 43d all have the same configuration, i-type sidewall-like intrinsic semiconductor layers Ia, Ib, and sidewall-like
  • the reverse-conductivity-type semiconductor layer OC is configured, and the reverse-conductivity-type semiconductor layer OC is formed between the intrinsic semiconductor layers Ia and Ib.
  • the reverse conductivity type semiconductor layer OC is formed of a conductivity type (in this case, p-type) different from that of the source side select gate electrode SG and the drain side select gate electrode DG.
  • One extended portion 46b of the extended electrode portion 45a has one electric line along one side wall that is continuous with the second side wall 12 of the memory gate electrode MG in the one memory cell forming portion 42a.
  • a cutting portion 43a is formed, and another electrical cutting portion 43b is formed along the other side wall disposed opposite to the one side wall.
  • the branch continuous connection part 46a and the extension part 46b from the second side wall 12 of the memory gate electrode MG starting from the n-type drain side selection gate electrode DG.
  • a pin junction can be formed along the side wall of the substrate.
  • the other extended portion 46f of the extended electrode portion 45a is provided along one side wall that is continuous with the second side wall 12 of the memory gate electrode MG in the other memory cell forming portion 42b.
  • the electrical cutting portion 43f is formed, and another electrical cutting portion 43e is formed along the other side wall disposed opposite to the one side wall.
  • the branch continuous connection part 46a and the extension part 46f start from the second side wall 12 of the memory gate electrode MG, starting from the n-type drain side selection gate electrode DG.
  • a pin junction can be formed along the side wall of the substrate.
  • the end portion 46d of the extended electrode portion 45a extends linearly from the branch continuous portion 46a along the longitudinal direction of the extended portions 46b and 46f, and is disposed between the extended portions 46b and 46f. Yes.
  • one electrical cut portion 43c is formed on the side wall facing one extension portion 46b
  • another electrical cut portion 43d is formed on the side wall facing the other extension portion 46f. ing.
  • another memory cell is formed from the drain-side selection gate electrode DG formed along the second side wall 12 of the memory gate electrode MG in the one memory cell formation portion 42a.
  • the side wall non-forming portions 46c, 46e, 46g in the physical cutting region ER1 are formed with physical cutting portions 44a, 44b, 44c on the side walls. These physical cut portions 44a, 44b, 44c are formed on the sidewall non-formed portions 46c, 46e, 46g without providing a conductive layer such as a semiconductor material along the side walls of the sidewall non-formed portions 46c, 46e, 46g. The side wall is exposed to the outside. As a result, the physical cut portions 44a, 44b, and 44c provide a gap between the drain side selection gate electrode DG in one memory cell formation portion 42a and the drain side selection gate electrode DG in the other memory cell formation portion 42b. Thus, a physical disconnection can be formed, and the drain-side selection gate electrodes DG can be made non-conductive.
  • the extended electrode portion 45a includes another memory cell from the drain-side selection gate electrode DG formed along the second sidewall 12 of the memory gate electrode MG in the one memory cell formation portion 42a.
  • the electrical cutting unit 43a, the physical cutting unit 44a, and the electrical cutting unit 43b 43c, physical cutting part 44b, electrical cutting parts 43d, 43e, physical cutting part 44c and electrical cutting part 43f can be arranged in this order.
  • the extended electrode portion 45a has a drain-side selection gate formed by these six electrical cutting portions 43a, 43b, 43c, 43d, 43e, and 43f and the three physical cutting portions 44a, 44b, and 44c. It is possible to prevent the electrodes DG from becoming conductive.
  • the drain side selection gate electrode DG in one memory cell formation portion 42a and the drain side selection gate electrode DG in the other memory cell formation portion 42b can be disconnected.
  • the electrical cutting parts 43a, 43b, 43c, 43d, 43e, 43f along the side wall of the extended electrode part 45a (45b), and increasing the number of places where the drain side select gate electrodes DG are cut from each other Accordingly, it is possible to prevent a read malfunction caused by voltage fluctuations during a data read operation than before.
  • the side wall is formed between the electrical cut portions 43a and 43b formed along the side wall, between the electrical cut portions 43c and 43d, and between the electrical cut portions 43e and 43f.
  • the non-formed physical cut portions 44a, 44b, and 44c are provided, and the three physical cut portions 44a, 44b, and 44c make the drain side select gate electrodes DG non-contact with each other to be in a non-conductive state. did.
  • the physical cutting portion in which the cutting principle for cutting the drain-side selection gate electrodes DG is different from that of the electrical cutting portions 43a, 43b, 43c, 43d, 43e, and 43f. 44a, 44b, 44c are also provided separately, so that the drain-side selection gate electrodes DG can be cut more reliably than when only the electrical cutting portions 43a, 43b, 43c, 43d, 43e, 43f are provided. it can.
  • the extended electrode portion 45a (45b) is folded back at the physical cutting region ER1 (ER5), and the end portion 46d and the extension are extended to the electrical cutting region ER2 (ER4).
  • Portions 46b and 46f are provided, and a plurality of electrical cutting portions 43a, 43b, 43c, 43d, 43e, and 43f are arranged in parallel in the electrical cutting region ER2 (ER4) by the end portions 46d and the extended portions 46b and 46f. I tried to make it.
  • the electrical disconnect region ER2 expands in the longitudinal direction of the memory cell formation portions 42a and 42b, because the end portions 46d are not arranged in series with the extension portions 46b and 46f. Can be prevented.
  • the drain side select gate electrodes DG of the adjacent memory cell forming portions 42a and 42b can be electrically connected to each other.
  • the nonvolatile semiconductor memory device 41 since the same type of drain-side selection gate electrodes DG that are likely to be applied with the same voltage during the data read operation can be electrically connected, the data read operation Sometimes, the probability of occurrence of voltage fluctuations at the drain side select gate electrode DG can be reduced.
  • the electrical connection between the first selection gate electrode in one memory cell formation portion and the first selection gate electrode or the second selection gate electrode in the other memory cell formation portion As an electrical disconnection part that disconnects a general connection, the electrical connection between the drain-side selection gate electrode DG of one memory cell formation part 42a and the drain-side selection gate electrode DG of another memory cell formation part 42b is disconnected.
  • the present invention is not limited to this, and the source-side selection gate electrode of one memory cell formation portion and other memories are applied. You may apply the electrical disconnection part which cut
  • an electrical disconnecting part for disconnecting electrical connection between the drain side select gate electrode of one memory cell forming part and the source side select gate electrode in another memory cell forming part. You may apply.
  • the source region WS is not shared, and the drain side select gate electrode DG of the other memory cell forming portion 42b shown in FIG. The configuration is replaced with the electrode SG.
  • the present invention is not limited to this embodiment, and various modifications can be made within the scope of the gist of the present invention.
  • the voltage value may be applied.
  • the case where the source side selection gate electrode SG is used as the first selection gate electrode formed on the first sidewall of the memory gate electrode has been described.
  • the present invention is not limited to this, and the drain-side selection gate electrode may be formed on the first sidewall of the memory gate electrode as the first selection gate electrode.
  • the second selection gate electrode formed on the second sidewall of the memory gate electrode is a source side selection gate electrode.
  • the electrical disconnecting portions 13a, 13b, 13d, and 13c (13e, 13f, 13h, and 13g) that form pin junctions starting from the drain-side selection gate electrode DG and the source-side selection gate electrode SG are used.
  • 23a, 23b, 23c, 23f, 23e, 23d, 33a, 33b, 33c, 33d, 43a, 43b, 43c, 43d, 43e, 43f are described, but the present invention is not limited to this.
  • an electrical cutting section that forms a nin junction structure, a pip junction structure, an npn junction structure, or a pnp junction structure, starting from the drain side selection gate electrode DG and the source side selection gate electrode SG, or by an electrical cutting section alone. May be provided. That is, on the side wall of the extended electrode portion extending from the memory gate electrode, either the reverse conductivity type semiconductor layer having a different conductivity type from the first selection gate electrode and the second selection gate electrode or the intrinsic semiconductor layer is 3 It is preferable that at least two are provided. At this time, it is desirable that a physical cut portion in which the semiconductor layer is not formed on the side wall of the extended electrode portion is formed between adjacent opposite conductivity type semiconductor layers or between adjacent intrinsic semiconductor layers. .
  • the physical cutting regions ER1 and ER5 are provided.
  • the present invention is not limited to this, and the physical cutting region ER1. , ER5 may be omitted, and only the electrical cutting regions ER2 and ER4 may be provided.
  • 45a and 45b are provided has been described, the present invention is not limited to this, and for example, F-shaped, H-shaped, J-shaped, K-shaped, L-shaped, M-shaped, N-shaped
  • An extended electrode portion having various shapes such as a shape, a T shape, a U shape, a V shape, a W shape, a Y shape, and a Z shape may be applied.
  • the P-type well W is used to form a memory gate structure 4a that forms an N-type transistor structure and a drain-side selection gate structure 5a that forms an N-type MOS transistor structure.
  • the source side select gate structure 6a that also forms an N-type MOS transistor structure has been described.
  • the present invention is not limited to this, and an N-type well is used to form a P-type transistor.
  • a memory gate structure that forms the structure, a drain-side selection gate structure that forms the P-type MOS transistor structure, and a source-side selection gate structure that also forms the P-type MOS transistor structure may be provided.
  • the cap film formed on the top of the memory gate electrode MG the upper cap film made of an insulating material such as SiN different from the lower cap film CPa is formed on the lower cap film CPa.
  • the cap film CP having a laminated structure in which CPb is laminated has been described, the present invention is not limited to this, and a single-layer cap film or a cap film having a laminated structure of three or more layers may be used.
  • the extended electrode portions 15a, 15b, 15c, 15d are provided with four electrical disconnecting portions 13a, 13b, 13d, 13c (13e, 13f, 13h, 13g),
  • the extended electrode portions 25a, 25b are provided with six electrical cutting portions 23a, 23b, 23c, 23f, 23e, 23d, and in the above-described third embodiment,
  • the extended electrode portions 35a, 35b are provided with four electrical cutting portions 33a, 33b, 33c, 33d, and in the above-described fourth embodiment, the extended electrode portions 45a, 45b are provided with six electrical cutting portions 43a.
  • the present invention is not limited to this, and if three or more electrical cutting portions are provided at various positions of the extended electrode portion, the number and shape of the electrically disconnected portions may be different in the extended electrode portions on both sides of the memory gate electrode, and the electrically disconnected portions may be formed asymmetrically with the memory gate electrode as the center.
  • the electrical cutting region ER2 (ER4) and the physical cutting region ER1 (ER5) are provided in this order.
  • the present invention is not limited to this, and the electrical cutting region ER2 (ER4) and physical The cutting positions ER1 (ER5) are arranged in reverse positions, and the physical cutting areas ER1 (ER5) and the electric cutting areas ER2 (ER4) are provided in this order on both sides of the selection gate formation area ER9. Good.
  • FIG. 8 in which parts corresponding to those in FIG. 5 are denoted by the same reference numerals reverses the electrical cutting region ER2 (ER4) and the physical cutting region ER1 (ER5) of the memory cell forming portion 22a shown in FIG. 2 shows a planar layout of the memory cell forming portion 52 arranged in FIG.
  • one physical cutting region ER11 is arranged at one end of the selection gate forming region ER9
  • another physical cutting region ER15 is arranged at the other end of the selection gate forming region ER9.
  • the electrical cutting region ER12 (ER14) is arranged at the end of the physical cutting region ER11 (ER15).
  • a band-shaped memory gate electrode MG is extended in the selection gate formation region ER9, and the selection gate formation region ER9 is formed in the physical cutting region ER11 (ER15) and the electrical cutting region ER12 (ER14).
  • An extended electrode portion 55a (55b) formed by extending the memory gate electrode MG as it is is provided.
  • the extended electrode portion 55a (55b) is formed in a ⁇ shape having a tip trifurcated when viewed from above the semiconductor substrate, and is formed in the physical cutting region ER11 (ER15). It is composed of a continuous portion 56d, an extension portion 56a formed in the electrical cutting region ER12 (ER14), and end portions 56b and 56c.
  • the continuous portion 56d includes a root portion 57a in which the physical cutting region ER11 (ER15) extends from the end of the memory gate electrode MG of the selection gate formation region ER9, and a branch portion 57b branched from the root portion 57a in a trifurcated manner.
  • the extension portion 56a is formed at the central branch portion of the branch portion 57b, and the end portions 56b and 56c are formed at both end branch portions of the branch portion 57b.
  • the continuous portion 56d as the side wall non-forming portion in the physical cutting region ER1 is physically cut into the outer peripheral wall connecting the first side wall 11 of the memory gate electrode MG and the side wall of the one end portion 56b.
  • Part 54a is formed
  • a physical cutting part 54b is formed on the outer peripheral wall connecting the side wall of one end part 56b and the side wall of the extension part 56a, and the other side wall and the other end part of the extension part 56a.
  • a physical cutting portion 54c is formed in the outer peripheral wall connecting the side wall of 56c
  • a physical cutting portion is formed in the outer peripheral wall connecting the side wall of the other end portion 56c and the second side wall 12 of the memory gate electrode MG.
  • 54d is formed, and a total of four physical cutting portions 54a, 54b, 54c, 54d are provided.
  • These physical cutting portions 54a, 54b, 54c, 54d are configured such that the outer peripheral wall of the continuous portion 56d is exposed to the outside without providing a conductive layer such as a semiconductor material along the outer peripheral wall of the continuous portion 56d.
  • the physical cut portions 54a, 54b, 54c, and 54d are formed along the source side selection gate electrode SG formed along the first side wall 11 of the memory gate electrode MG and the second side wall 12 of the memory gate electrode MG.
  • a gap may be provided between the formed drain-side selection gate electrode DG to form a physical cut, and the source-side selection gate electrode SG and the drain-side selection gate electrode DG may be turned off.
  • the cap film CP is not formed on the continuous portion 56d in the physical cutting region ER11 (ER15) of the extended electrode portion 55a (55b), and the memory gate contact MGC is provided at a predetermined position. .
  • electrical cutting portions 53c and 53d are formed on the opposing side walls of the extension portion 56a disposed on the extension line of the memory gate electrode MG in the selection gate formation region ER9, and the extension portion 56a. Electrically cut portions 53a and 53b are formed on opposite side walls of the end portion 56b formed at one laterally outward position of the extension portion 56a, and the end portion 56c formed at the other laterally outward position of the extension portion 56a is opposed to each other. Electrical cut portions 53e and 53f are formed on the side walls, and a total of six electrical cut portions 53a, 53b, 53c, 53d, 53e, and 53f are formed.
  • cap film CP is formed on the extension part 56a and the end parts 56b and 56c in the electrical cutting region ER12 (ER14) of the extension electrode part 55a (55b), as in the memory gate electrode MG of the selection gate formation region ER9. Is formed.
  • these electrical cutting portions 53a, 53b, 53c, 53d, 53e, and 53f all have the same configuration, i-type sidewall-like intrinsic semiconductor layers Ia and Ib, and sidewall-like shapes.
  • the reverse-conductivity-type semiconductor layer OC is configured, and the reverse-conductivity-type semiconductor layer OC is formed between the intrinsic semiconductor layers Ia and Ib.
  • the reverse conductivity type semiconductor layer OC is formed of a conductivity type (in this case, p-type) different from that of the source side select gate electrode SG and the drain side select gate electrode DG.
  • the electrical disconnection portion 53a A pin junction can be formed from the first side wall 11 of the memory gate electrode MG along the side wall of the end 56b starting from the n-type source side selection gate electrode SG, and the current of the source side selection gate electrode SG is electrically disconnected. Can be blocked with ER2 (ER4).
  • foreign matter also adheres to one electrical cutting portion 53a of the end portion 56b, and from the source-side selection gate electrode SG to the other electrical cutting portion 53b of the end portion 56b.
  • the other electrical disconnection portion 53b of the end portion 56b causes the n-type source-side selection gate electrode SG to start from the first side wall 11 of the memory gate electrode MG to the side wall of the end portion 56b.
  • a pin junction can be formed along the line, and the current of the source-side selection gate electrode SG can be cut off by the electrical cutting region ER2 (ER4).
  • the memory 56 is connected to the connecting portion 56d of the physical cutting region ER1 provided between the selection gate forming region ER9 and the electric cutting region ER12 (ER14). Since the gate contact MGC is formed, it is necessary to ensure a sufficient alignment margin of the memory gate contact MGC for both the select gate formation region ER9 and the electrical cutting region ER12 (ER14).
  • the width of the physical cutting region ER1 (ER5) can be made narrower than that of the memory cell forming portion 52 shown in FIG. 8, and thus the memory cell forming portion 52 shown in FIG. 8 can be formed more compactly. .
  • the memory cell forming portion 52 provided with the extended electrode portions 55a and 55b branched in three is described.
  • the present invention is not limited to this, and the extended electrode portion branched into two and four forks.
  • the extended electrode portion branched as described above may be used, and the shape of the branch may be various shapes such as an F shape and a Y shape. Even in such an extended electrode part, a plurality of electrical cutting parts can be formed at the branch part, and the source side selection gate electrode SG and the drain side selection gate electrode DG are cut as in the above-described embodiment. It is possible to increase the number of locations to be increased than before.
  • the arrangement positions of the electrical cutting area ER2 (ER4) and the physical cutting area ER1 (ER5) are reversed.
  • the physical cutting area ER1 (ER5) and the electric cutting area ER2 (ER4) may be provided on both sides of the continuous areas ER10 and ER11 in this order.
  • the sidewall non-forming portion 46c, 46e, 46g is provided at the end of the branch connecting portion 46a, and the extension portion 46b is provided at the tip of the sidewall non-forming portion 46c.
  • An end 46d may be provided at the tip of 46e, and an extension 46f may be provided at the tip of the sidewall non-forming portion 46g.
  • the number of the electrical disconnecting portions 43a, 43b, 43c, 43d, 43e, 43f can be increased, and the source-side selection gate electrode SG and the drain are correspondingly increased, as in the above-described embodiment.
  • the number of locations where the side select gate electrode DG is cut can be increased as compared with the prior art.

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Abstract

メモリセル形成部（３ａ）では、ソース側選択ゲート電極（ＳＧ）とドレイン側選択ゲート電極（ＤＧ）とを切断可能な4つの電気的切断部（１３ａ，１３ｂ，１３ｄ，１３ｃ（１３ｅ，１３ｆ，１３ｈ，１３ｇ））を延設電極部（１５ａ（１５ｂ））の側壁に沿って設け、ソース側選択ゲート電極（ＳＧ）とドレイン側選択ゲート電極（ＤＧ）とを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。

Description

不揮発性半導体記憶装置
　本発明は不揮発性半導体記憶装置に関する。
　従来、特開2011-129816号公報（特許文献1）には、2つの選択ゲート構造体の間にメモリゲート構造体が配置されたメモリセルが開示されている（特許文献1、図１５参照）。実際上、このメモリセルでは、ビット線が接続されたドレイン領域と、ソース線が接続されたソース領域とを備え、これらドレイン領域およびソース領域間のウエル上に、一の選択ゲート構造体、メモリゲート構造体および他の選択ゲート構造体が順に配置形成されている。かかる構成でなるメモリセルには、メモリゲート構造体に電荷蓄積層が設けられており、当該電荷蓄積層に電荷を注入することでデータが書き込まれたり、或いは、電荷蓄積層内の電荷を引き抜くことでデータが消去され得るようになされている。
　ここで、図９は、従来における不揮発性半導体記憶装置100の回路構成の一例を示す概略図である。この場合、不揮発性半導体記憶装置100は、例えば複数のメモリセル102a,102b,102c,102d,102e,102f,102g,102hが行列状に配置されており、行方向に並ぶメモリセル102a,102b、102c,102d、102e,102f、102g,102h毎にメモリセル形成部101a,101b,101c,101dを構成している。
　また、不揮発性半導体記憶装置100は、メモリセル102a,102b,102c,102d,102e,102f,102g,102hのうち、列方向に並ぶメモリセル102a,102c,102e,102g（102b,102d,102f,102h）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置100は、例えばメモリセル形成部101a,101b,101c,101d毎にメモリゲート線MGL1,MGL2,MGL3,MGL4およびドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各メモリゲート線MGL1,MGL2,MGL3,MGL4および各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4毎にそれぞれ所定の電圧が印加され得る。
　なお、この不揮発性半導体記憶装置100では、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル102a,102b,102c,102d,102e,102f,102g,102hで共有しており、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
　各メモリセル102a,102b,102c,102d,102e,102f,102g,102hは同一構成を有しており、例えばメモリセル102aには、メモリゲート線MGL1が接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1が接続されたドレイン側選択ゲート電極DGと、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGとを有している。そして、各メモリセル102a,102b,102c,102d,102e,102f,102g,102hには、メモリゲート電極MGおよびチャネル層間の電圧差により生じる量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
　ここで、このような従来の不揮発性半導体記憶装置100では、例えば1行1列目のメモリセル102aに書き込まれたデータを読み出すデータ読み出し動作時、データを読み出すメモリセル（以下、データ読み出しセルとも呼ぶ）102aに接続されたビット線BL1に1.5[V]の読み出し電圧が印加され、データを読み出さないメモリセル102b,102d,102f,102hだけが接続されたビット線BL2に0[V]の読み出し禁止電圧が印加され得る。
　また、この際、不揮発性半導体記憶装置100では、メモリゲート線MGL1,MGL2,MGL3,MLG4に0[V]が印加され、ソース側選択ゲート線SGLに1.5[V]が印加され、ソース線SLに0[V]が印加され得る。さらに、この際、不揮発性半導体記憶装置100では、データ読み出しセル102aに接続されたドレイン側選択ゲート線DGL1に1.5[V]の読み出しゲート電圧が印加され、データを読み出さないメモリセル102c,102d,102e,102f,102g,102hだけが接続されたドレイン側選択ゲート線DGL2,DGL3,DGL4に0[V]の読み出し禁止ゲート電圧が印加され得る。
　これにより、データ読み出しセル102aでは、ビット線BL1と接続したドレイン側選択ゲート電極DG直下のウエルが導通状態になるものの、電荷蓄積層ECに電荷が蓄積されているとき（データが書き込まれているとき）、メモリゲート電極MG直下のウエルが非導通状態となり、ソース線SLとビット線BL1との電気的な接続が遮断され、ビット線BL1の1.5［V］の読み出し電圧がそのまま維持され得る。
　一方、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート電極MG直下のウエルが導通状態となり、データ読み出しセル102aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続し、0［V］のソース線SLにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
　なお、この際、データ読み出しセル102aとビット線BL1を共有する他のメモリセル102c,102e,102gでは、ドレイン側選択ゲート線DGL2,DGL3,DGL4とビット線BL1との電圧差によりドレイン側選択ゲート電極DG直下のウエルが非導通状態となり、ビット線BL1の1.5［V］の読み出し電圧に対して影響を及ぼさない。かくして、不揮発性半導体記憶装置100では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、データ読み出しセル102aの電荷蓄積層ECに電荷が蓄積されているか否かを検知できる。
　次に、このような不揮発性半導体記憶装置100に設けられたメモリセル形成部101a,101b,101c,101dのうち、例えばメモリセル形成部101aの平面レイアウトについて説明する。ここで、メモリセル形成部101aの平面レイアウトとしては、図１０に示すような平面レイアウトが考えられる。図１０は、メモリセル形成部101aを半導体基板の上方から見たときの平面レイアウトの一例を示す概略図である。なお、ここでは、3つのメモリセル102a,102b,102cが設けられたメモリセル形成部101aについて説明する。
　この場合、メモリセル形成部101aには、メモリセル102a,102b,102cが配置されたメモリセル領域ER3を有しており、このメモリセル領域ER3の一方の末端に一の選択ゲートコンタクト領域ER6が配置され、当該メモリセル領域ER3の他方の末端に他の選択ゲートコンタクト領域ER7が配置されている。また、選択ゲートコンタクト領域ER6（ER7）の末端には、電気的切断領域ER2（ER4）を介して物理的切断領域ER1（ER5）が配置されている。
　この場合、メモリセル形成部101aは、一の物理的切断領域ER1から、一の電気的切断領域ER2、一の選択ゲートコンタクト領域ER6、メモリセル領域ER3、他の選択ゲートコンタクト領域ER7、他の電気的切断領域ER4、および他の物理的切断領域ER5に亘って、帯状のメモリゲート電極MGが延設されており、例えば物理的切断領域ER1,ER5のメモリゲート電極MG上にメモリゲートコンタクトMGCが設けられている。
　メモリセル領域ER3には、所定形状のウエルWが半導体基板表面に形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリゲート電極MGが交差するように配置されている。ここで、メモリ配置領域W1,W2,W3は、メモリゲート電極MGを境に、ソース領域WS側とドレイン領域WD側とに区分けされている。メモリセル形成部101aでは、各メモリ配置領域W1,W2,W3のソース領域WSが互いに連接しており、ソース線SL（図９）が接続された柱状のソースコンタクトSCを介して各ソース領域WSに所定のソース電圧が一律に印加され得る。
　また、メモリセル形成部101aでは、メモリ配置領域W1,W2,W3の各ドレイン領域WDが互いに分離されており、ドレイン領域WD毎にそれぞれ設けたビットコンタクトBCを介して異なるビット線BL1,BL2,…から各ドレイン領域WDに所定のビット電圧が個別に印加され得る。
　メモリセル形成部101aのメモリセル領域ER3には、ウエルWのドレイン領域WD側に、メモリゲート電極MGの一の側壁112が配置され、当該側壁112に沿ってドレイン側選択ゲート電極DGが形成されている。一方、ウエルWのソース領域WS側には、メモリゲート電極MGの他の側壁111が配置されており、当該側壁111に沿ってソース側選択ゲート電極SGが形成されている。この場合、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、メモリゲート電極MGとともに、行方向に並ぶ複数のメモリセル102a,102b,102cで共有されている。なお、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGは、絶縁材料でなる側壁スペーサ（図示せず）によりメモリゲート電極MGと絶縁されている。
　ドレイン側選択ゲート電極DGには、ドレイン側選択ゲートコンタクトDGCが設けられた幅広な選択ゲートコンタクト形成部Caが、一の選択ゲートコンタクト領域ER6に形成されており、ドレイン側選択ゲート線DGL2（図９）からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Caを介して印加され得る。
　また、ソース側選択ゲート電極SGには、ソース側選択ゲートコンタクトSGCが設けられた幅広な選択ゲートコンタクト形成部Cbが、他の選択ゲートコンタクト領域ER7に形成されており、ソース側選択ゲート線SGL（図９）からの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Cbを介して印加され得る。
　これ加えて、電気的切断領域ER2,ER4には、メモリセル領域ER3からメモリゲート電極MGが延設されているものの、メモリセル領域ER3とは異なりドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGが延設されておらず、これらドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGに替えてpin接合を形成する電気的切断部103a,103bが形成されている。実際上、電気的切断部103a,103bは、i型でなる真性半導体層Ia,Ibと、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGとは異なる導電型（この場合、p型）の逆導電型半導体層OCとを有しており、これら真性半導体層Ia,Ibと逆導電型半導体層OCが、真性半導体層Ia、逆導電型半導体層OCおよび真性半導体層Ibの順に並んでメモリゲート電極MGの各側壁111,112に沿ってそれぞれ形成されている。
　このようにメモリセル形成部101aの電気的切断領域ER2,ER4では、n型のドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGを起点として、i型の真性半導体層Ia、p型の逆導電型半導体層OC、およびi型の真性半導体層Ibの順に配置されていることから、n型のドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGの末端にpin接合を形成し得、電気的切断部103a,103bの2箇所で、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGが電気的に切断され得るようになされている。
　また、これ加えて、電気的切断領域ER2,ER4の末端にある物理的切断領域ER1,ER5には、メモリゲート電極MGの側壁111,112および末端壁113に沿って、半導体材料等による導通層が形成されておらず、ドレイン側選択ゲート電極DGおよびソース側選択ゲート電極SGを非接触状態とした物理的切断部104が形成されている。これにより、メモリセル形成部101aでは、2つの電気的切断部103a,103bだけでなく、物理的切断領域ER1,ER5の物理的切断部104によっても、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に非接続状態となり、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとにそれぞれ個別に所定の電圧を印加し得る。
特開2011-129816号公報
　ところで、このようなメモリセル形成部101aでは、2つの電気的切断部103a,103bと、1つの物理的切断部104とによって、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとの電気的な接続が防止されているが、何らかの原因により、これら電気的切断部103a,103bおよび物理的切断部104に不具合が生じ、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続されてしまうことも考えられる。
　ここで、例えば、図９に示すように、1行1列目のメモリセル102aのデータを読み出すデータ読み出し動作時、データを読み出さないメモリセル形成部101bにおいてドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続してショート不良が生じていると、メモリセル形成部101bで0[V]のドレイン側選択ゲート線DGL2と、1.5[V]のソース側選択ゲート線SGLとが電気的に接続されてしまうことになる（図９中、配線Lで示す）。
　その結果、不揮発性半導体記憶装置100では、ドレイン側選択ゲート線DGL2の0[V]の電圧が上昇してしまったり、或いは、全てのメモリセル102a,102b,…で共有しているソース側選択ゲート線SGLの1.5［V］の電圧が低下してしまい、ドレイン側選択ゲート線DGL2やソース側選択ゲート線SGLの電圧変動により読み出し誤動作が生じてしまう恐れがある。
　そのため、このような不揮発性半導体記憶装置100では、ドレイン側選択ゲート電極DGとソース側選択ゲート電極SGとが電気的に接続されてしまうような状況が生じないように更なる対策を講じ、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止することが望まれている。
　そこで、本発明は以上の点を考慮してなされたもので、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る不揮発性半導体記憶装置を提案することを目的とする。
　かかる課題を解決するため請求項1の不揮発性半導体記憶装置は、複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、前記メモリセル形成部は、半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体と、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設された延設電極部とを備え、前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられていることを特徴とする。
　また、請求項2の不揮発性半導体記憶装置は、複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、前記メモリセル形成部は、半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備えており、一の前記メモリセル形成部と、他の前記メモリセル形成部とは、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設した延設電極部により連設された構成を有し、前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられていることを特徴とする。
　本発明の請求項1による不揮発性半導体記憶装置では、第1選択ゲート電極と第2選択ゲート電極とを切断可能な逆導電型半導体層、または真性半導体層のいずれかを3つ以上、延設電極部の側壁に沿って設け、第1選択ゲート電極と第2選択ゲート電極とを切断させる箇所を従来よりも増やし、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、本発明の請求項2による不揮発性半導体記憶装置では、一のメモリセル形成部の第1選択ゲート電極と、他のメモリセル形成部における第1選択ゲート電極または第2選択ゲート電極との電気的な接続を切断する逆導電型半導体層、または真性半導体層のいずれかを3つ以上、延設電極部の側壁に沿って設け、一のメモリセル形成部の第1選択ゲート電極と、他のメモリセル形成部における第1選択ゲート電極または第2選択ゲート電極とを切断させる箇所を従来よりも増やし、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
本発明の不揮発性半導体記憶装置に設けられるメモリセルの断面構成を示す概略図である。 本発明による不揮発性半導体記憶装置の回路構成を示す概略図である。 不揮発性半導体記憶装置の各種動作時における電圧値をまとめた表である。 第1の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第2の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第3の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 第4の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 他の実施の形態による不揮発性半導体記憶装置の平面レイアウトを示す概略図である。 従来の不揮発性半導体記憶装置の回路構成を示す概略図である。 従来のメモリセル形成部の平面レイアウトを示す概略図である。
　以下、本発明を実施するための形態について説明する。なお、説明は以下に示す順序とする。
＜１．第1の実施の形態＞
　１－１．メモリセルの構成
　１－２．本発明による不揮発性半導体記憶装置の回路構成
　１－３．不揮発性半導体記憶装置における各種動作時における電圧について
　１－４．不揮発性半導体記憶装置の平面レイアウト
　１－５．作用および効果
＜２．第2の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜３．第3の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜４．第4の実施の形態による不揮発性半導体記憶装置の平面レイアウト＞
＜５．他の実施の形態＞
＜６．電気的切断領域と物理的切断領域との位置関係について＞
　（１）第１の実施の形態
　（１－１）メモリセルの構成
　先ず始めに、本発明の不揮発性半導体記憶装置に行列状に配置されるメモリセルの構成について以下説明する。図１に示すように、メモリセル2aは、例えばP型Si等でなるウエルW上に、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOS（Metal-Oxide-Semiconductor）トランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aとが形成されている。
　ウエルWの表面には、ドレイン側選択ゲート構造体5aの一端にあるドレイン領域WDと、ソース側選択ゲート構造体6aの一端にあるソース領域WSとが所定距離を空けて形成されており、ドレイン領域WDにビット線BL1が接続され、ソース領域WSにソース線SLが接続されている。なお、ウエルW表面には、低濃度ドレイン領域WDaがドレイン領域WDと隣接するように形成されており、ドレイン側選択ゲート構造体5aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ドレイン領域WDa上に配置されている。また、ウエルW表面には、低濃度ソース領域WSaがソース領域WSと隣接するように形成されており、ソース側選択ゲート構造体6aの側壁に沿って形成されたサイドウォールSWが、当該低濃度ソース領域WSa上に配置されている。
　メモリゲート構造体4aは、低濃度ドレイン領域WDaおよび低濃度ソース領域WSa間のウエルW上に、SiO2等の絶縁材料からなる下部ゲート絶縁膜Boを介して、例えば窒化シリコン（Si3N4）や、酸窒化シリコン(SiON)、アルミナ(Al2O3)、ハフニア(HfO2)等でなる電荷蓄積層ECを有しており、さらに、この電荷蓄積層EC上に、同じく絶縁材料でなる上部ゲート絶縁膜Tpを介してメモリゲート電極MGを有している。これによりメモリゲート構造体4aは、下部ゲート絶縁膜Boおよび上部ゲート絶縁膜Tpによって、電荷蓄積層ECがウエルWおよびメモリゲート電極MGから絶縁された構成を有する。
　かかる構成に加えて、メモリゲート構造体4aには、絶縁材料により形成されたキャップ膜CPがメモリゲート電極MG上に形成されており、ドレイン側選択ゲート構造体5aの上面にあるシリサイド層S1と、ソース側選択ゲート構造体6aの上面にあるシリサイド層S2とが、当該キャップ膜CPの膜厚分だけメモリゲート電極MGの上面から遠ざかるように形成されている。このようにメモリセル2aの領域にあるメモリゲート電極MGは、上面にシリサイド層が形成されておらず、キャップ膜CPで覆われた構成となっている。
　なお、この実施の形態の場合、キャップ膜CPは、例えばSiO2等の絶縁材料からなる下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造を有している。
　ここで、メモリゲート構造体4aのメモリゲート電極MGには、壁状の第1側壁11と、当該第1側壁11に対向配置された壁状の第2側壁12とが設けられている。メモリゲート構造体4aは、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁が、メモリゲート電極MGの第1側壁11および第2側壁12に沿って形成され、これら下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPがメモリゲート電極MGの第1側壁11および第2側壁12間の領域に形成されている。
　メモリゲート構造体4aには、メモリゲート電極MGの第2側壁12や、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28aが形成されており、当該側壁スペーサ28aを介してドレイン側選択ゲート構造体5aが隣接されている。メモリゲート構造体4aとドレイン側選択ゲート構造体5aとの間に形成された側壁スペーサ28aは、所定の膜厚により形成されており、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aとを絶縁し得るようになされている。なお、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間の側壁スペーサ28aの膜厚は、側壁スペーサ28aの耐圧不良や、メモリゲート構造体4aおよびドレイン側選択ゲート構造体5a間での読み出し電流を考慮して、5[nm]以上40[nm]以下の幅に選定されていることが望ましい。
　ドレイン側選択ゲート構造体5aは、側壁スペーサ28aとドレイン領域WD間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるドレイン側選択ゲート絶縁膜30を有しており、当該ドレイン側選択ゲート絶縁膜30上にドレイン側選択ゲート電極DGが形成された構成を有する。また、第2選択ゲート電極としてのドレイン側選択ゲート電極DGには、上面にシリサイド層S1が形成されており、当該シリサイド層S1に第2選択ゲート線としてのドレイン側選択ゲート線DGL1が接続されている。
　また、メモリゲート構造体4aには、メモリゲート電極MGの第1側壁11や、下部ゲート絶縁膜Bo、電荷蓄積層EC、上部ゲート絶縁膜Tp、およびキャップ膜CPの各側壁に沿って、絶縁材料でなる側壁スペーサ28bが形成されており、当該側壁スペーサ28bを介してソース側選択ゲート構造体6aが隣接されている。このようなメモリゲート構造体4aと、ソース側選択ゲート構造体6aとの間に形成された側壁スペーサ28bも、一方の側壁スペーサ28aと同じ5[nm]以上40[nm]以下の膜厚に選定されており、メモリゲート構造体4aと、ソース側選択ゲート構造体6aとを絶縁し得るようになされている。
　ソース側選択ゲート構造体6aは、側壁スペーサ28bとソース領域WS間のウエルW上に、膜厚が9［nm］以下、好ましくは3［nm］以下で絶縁材料でなるソース側選択ゲート絶縁膜33を有しており、当該ソース側選択ゲート絶縁膜33上にソース側選択ゲート電極SGが形成された構成を有する。また、第1選択ゲート電極としてのソース側選択ゲート電極SGには、上面にシリサイド層S2が形成されており、当該シリサイド層S2に第1選択ゲート線としてのソース側選択ゲート線SGLが接続されている。
　これに加えて、この実施の形態の場合、側壁スペーサ28a,28bを介してメモリゲート電極MGの第1側壁11および第2側壁12に沿って形成されたソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGは、それぞれメモリゲート電極MGから離れるに従って頂上部がウエルWに向けて下降してゆくようなサイドウォール状に形成されている。
　メモリセル2aは、ソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aの側壁（第1側壁11および第2側壁12）に沿ってサイドウォール状に形成され、これらソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aがそれぞれメモリゲート構造体4aと近接していても、メモリゲート電極MG上に形成されたキャップ膜CPにより、ドレイン側選択ゲート電極DG上のシリサイド層S1と、ソース側選択ゲート電極SG上のシリサイド層S2とが、それぞれメモリゲート電極MGから遠ざけられているので、その分、これらシリサイド層S1,S2とメモリゲート電極MGとのショートを防止し得るようになされている。
　（１－２）本発明による不揮発性半導体記憶装置の回路構成
　次に、本発明による不揮発性半導体記憶装置の回路構成について説明する。図２に示すように、不揮発性半導体記憶装置1は、例えば複数のメモリセル2a,2b,2d,2e,2g,2h,2i,2jが行列状に配置されている。なお、各メモリセル2b,2d,2e,2g,2h,2i,2jは、図１にて説明したメモリセル2aと同一構成を有しており、メモリゲート線MGLが接続されたメモリゲート電極MGと、ドレイン側選択ゲート線DGL1（DGL2,DGL3,DGL4）が接続されたドレイン側選択ゲート電極DGと、ソース側選択ゲート線SGLが接続されたソース側選択ゲート電極SGとを有している。
　不揮発性半導体記憶装置1は、行方向に並ぶメモリセル2a,2b、2d,2e、2g,2h、2i,2j毎にメモリセル形成部3a,3b,3c,3dを構成しており、例えば基板電圧線Backによりメモリセル2a,2b,2d,2eに所定の基板電圧が印加され得る。
　また、不揮発性半導体記憶装置1は、メモリセル2a,2b,2d,2e,2g,2h,2i,2jのうち、列方向に並ぶメモリセル2a,2d,2g,2i（2b,2e,2h,2j）で1本のビット線BL1（BL2）を共有しており、各ビット線BL1,BL2によって、列方向のメモリセル2a,2d,2g,2i、2b,2e,2h,2j毎に所定のビット電圧が一律に印加され得る。さらに、この不揮発性半導体記憶装置1は、例えばメモリセル形成部3a,3b,3c,3d毎にドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4を共有しており、各ドレイン側選択ゲート線DGL1,DGL2,DGL3,DGL4によってメモリセル形成部3a,3b,3c,3d毎にそれぞれ所定の電圧が印加され得る。
　なお、この不揮発性半導体記憶装置1では、1本のメモリゲート線MGLと、1本のソース側選択ゲート線SGLと、1本のソース線SLとを全てのメモリセル2a,2b,2d,2e,2g,2h,2i,2jで共有しており、メモリゲート線MGLに所定のメモリゲート電圧が印加され、ソース側選択ゲート線SGLに所定のソースゲート電圧が印加され、ソース線SLに所定のソース電圧が印加され得る。
　（１－３）不揮発性半導体記憶装置における各種動作時における電圧について
　次に、このような不揮発性半導体記憶装置1における各種動作について説明する。図３は、図２に示した不揮発性半導体記憶装置1において、例えばメモリセル2aの電荷蓄積層ECに電荷を注入するデータ書き込み動作時（「Prog」）と、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを検知するデータ読み出し動作時（「Read」）と、メモリセル2a等の電荷蓄積層EC内の電荷を引き抜くデータ消去動作時（「Erase」）とにおける各部位での電圧値の一例を示す表である。
　図３の「Prog」の欄では、メモリセル2aの電荷蓄積層ECに電荷を注入するときの電圧値（「選択列」および「選択行」）と、メモリセル2aの電荷蓄積層ECに電荷を注入しないときの電圧値（「非選択列」または「非選択行」）とを示す。
　例えば、メモリセル2aの電荷蓄積層ECに電荷を注入する場合には、図３の「Prog」の欄に示すように、メモリゲート線MGLからメモリゲート電極MGに12[V]の電荷蓄積ゲート電圧が印加され、ウエルW（図３中、「Back」と表記）に0[V]の基板電圧が印加され得る。また、この際、ソース側選択ゲート電極SGには、ソース側選択ゲート線SGLから0[V]のゲートオフ電圧が印加され、ソース領域WSには、ソース線SLから0[V]のソースオフ電圧が印加され得る。これによりソース側選択ゲート構造体6aは、ソース領域WSと、メモリゲート構造体4aのチャネル層形成キャリア領域との電気的な接続を遮断し、ソース線SLからメモリゲート構造体4aのチャネル層形成キャリア領域への電圧印加を阻止し得る。
　一方、ドレイン側選択ゲート電極DGには、ドレイン側選択ゲート線DGL1から1.5[V]のドレイン側選択ゲート電圧が印加され、ドレイン領域WDには、ビット線BL1から0［V］の電荷蓄積ビット電圧が印加され得る。これによりドレイン側選択ゲート構造体5aは、ドレイン領域WDと、メモリゲート構造体4aのチャネル層形成キャリア領域とを電気的に接続させ得る。
　メモリゲート構造体4aでは、チャネル層形成キャリア領域がドレイン領域WDと電気的に接続することで、チャネル層形成キャリア領域にキャリアが誘起され、電荷蓄積ビット電圧と同じ0[V]でなるチャネル層がキャリアによってウエルW表面に形成され得る。かくして、メモリゲート構造体4aでは、メモリゲート電極MGおよびチャネル層間に12[V]の大きな電圧差（12[V]）が生じ、これにより発生する量子トンネル効果によって電荷蓄積層EC内に電荷を注入し得、データが書き込まれた状態となり得る。
　なお、電荷蓄積層ECに電荷を注入するのに必要な電荷蓄積ゲート電圧がメモリセル2aのメモリゲート電極MGに印加された際に、当該メモリセル2aで電荷蓄積層ECへの電荷の注入を阻止するときには、ソース側選択ゲート構造体6aによって、メモリゲート電極MGと対向した領域のウエルWと、ソース領域WSとの電気的な接続を遮断し、かつ、ドレイン側選択ゲート構造体5aによって、メモリゲート電極MGと対向した領域のウエルWと、ドレイン領域WDとの電気的な接続を遮断する。
　これにより、データを書き込まないメモリセル2aでは、チャネル層形成キャリア領域に空乏層が形成された状態となり、電荷蓄積ゲート電圧に基づきウエルW表面の電位が上昇してゆき、メモリゲート電極MGおよびウエルW表面の電圧差が小さくなるため、電荷蓄積層EC内への電荷注入を阻止できる。
　また、図３における「Read」の欄で示すデータの読み出し動作では、例えば読み出しの対象となるメモリセル2aに接続されたビット線BL1を例えば1.5[V]にプリチャージし、ソース線SLを0[V]にしてメモリセル2aに電流が流れるか否かによって変化するビット線BL1の電位を検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かを判断し得る。具体的には、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されている場合（データが書き込まれている場合）、メモリゲート構造体4a直下のウエルWで非導通状態となり、ドレイン領域WDとソース領域WSとの電気的な接続が遮断され得る。これにより、データを読み出すメモリセル2aでは、ドレイン領域WDに接続されたビット線BL1での1.5［V］の読み出し電圧がそのまま維持され得る。
　一方、メモリセル2aのデータを読み出す際、メモリゲート構造体4aの電荷蓄積層ECに電荷が蓄積されていない場合（データが書き込まれていない場合）には、メモリゲート構造体4a直下のウエルWが導通状態となり、ドレイン領域WDとソース領域WSとが電気的に接続され、その結果、メモリセル2aを介して0［V］のソース線SLと、1.5[V]のビット線BL1とが電気的に接続する。これにより、データを読み出すメモリセル2aでは、ビット線BL1の読み出し電圧が、0［V］のソース線SLに印加されることにより、ビット線BL1に印加されている1.5［V］の読み出し電圧が低下する。
　かくして、不揮発性半導体記憶装置1では、ビット線BL1の読み出し電圧が変化したか否かを検知することにより、メモリセル2aの電荷蓄積層ECに電荷が蓄積されているか否かのデータの読み出し動作を実行できる。なお、データを読み出さないメモリセル2b,2e,2h,2jのみが接続されたビット線BL2には0［V］の非読み出し電圧が印加され得る。
　因みに、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くデータの消去動作時（図３中、「Erase」）には、メモリゲート線MGLからメモリゲート電極MGに、-12［V］のメモリゲート電圧が印加されることで、0［V］のウエルWに向けて電荷蓄積層EC内の電荷が引き抜かれてデータが消去され得る。
　（１－４）不揮発性半導体記憶装置の平面レイアウト
　次に上述した不揮発性半導体記憶装置1の平面レイアウトについて以下説明する。図４は、半導体基板上に複数のメモリセル形成部3a,3b,3c,…が配置された本発明の不揮発性半導体記憶装置1を、半導体基板の上方から見た平面レイアウトを示す概略図である。なお、メモリセル形成部3a,3b,3c,…は全て同一構成を有しているため、ここでは一のメモリセル形成部3aに着目して以下説明する。
　因みに、メモリセル2aの断面構成を示した図１は、図４のA-A´部分における断面構成を示すものである。また、図４では、図１に示したメモリゲート構造体4aの側壁に形成されている側壁スペーサ28a,28bの他、ドレイン側選択ゲート構造体5aおよびソース側選択ゲート構造体6aに形成されているサイドウォールSWやシリサイド層S1,S2等について図示を省略している。なお、この実施の形態の場合、メモリセル形成部3a,3b,3c,…は、一方向（図４では行方向）に延設されており、所定距離を設けて並走するように半導体基板上に配置されている。
　この場合、メモリセル形成部3aは、メモリゲート電極MGを挟んでソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが対向配置された選択ゲート形成領域ER9を有している。選択ゲート形成領域ER9は、メモリセル形成部3aの長手方向に沿って複数のメモリセル2a,2b,2cが形成されたメモリセル領域ER3と、当該メモリセル領域ER3の一方の末端に設けられた一の選択ゲートコンタクト領域ER6と、当該メモリセル領域ER3の他方の末端に設けられた他の選択ゲートコンタクト領域ER7とにより構成されている。
　因みに、他のメモリセル形成部3b（3c）は、長手方向に沿って複数のメモリセル2d,2e,2f（2g,2h,2i）がメモリセル領域ER3に形成されている。図２に示したメモリセル形成部3a（3b、3c）では、メモリセル2a,2b（2d,2e、2g,2h）だけを図示しているが、図４では2列目のメモリセル2b（2e、2h）に隣接した3列目のメモリセル2c（2f、2i）についても図示している。
　実際上、このメモリセル形成部3aには、選択ゲート形成領域ER9に一方向に延びたメモリゲート電極MGが形成されている。選択ゲート形成領域ER9のメモリゲート電極MGは、選択ゲート形成領域ER9に亘って延びた第1側壁と、当該第1側壁に対向配置された第2側壁12とを有しており、当該第1側壁11に沿ってソース側選択ゲート電極SGが配置され、当該第2側壁12に沿ってドレイン側選択ゲート電極DGが配置されている。
　ここで、メモリセル領域ER3には、半導体基板表面に所定形状のウエルWが形成されており、例えばウエルWのうち帯状に形成されたメモリ配置領域W1,W2,W3に、メモリセル形成部3aが交差するように配置されている。一のメモリセル形成部3aのメモリセル領域ER3には、メモリゲート構造体4aと、ドレイン側選択ゲート構造体5aと、ソース側選択ゲート構造体6aとを有したメモリセル2a（2b,2c）が、メモリ配置領域W1（W2,W3）上に形成されている。
　ウエルWのメモリ配置領域W1,W2,W3は、メモリゲート構造体4aを境に、ソース領域WS側とドレイン領域WD側とに区分けされている。各メモリ配置領域W1,W2,W3のうち、メモリセル形成部3a,3b間にある各ドレイン領域WDは、互いに分離されており、それぞれ個別に柱状のビットコンタクトBCが設けられた構成を有する。各ビットコンタクトBCには、それぞれ異なるビット線BL1,BL2,…（図２）が接続されており、対応するビット線BL1,BL2,…から所定のビット電圧が個別に印加され得る。これによりメモリセル形成部3aの各ドレイン領域WDには、それぞれ異なるビット線BL1,BL2,…からビットコンタクトBCを介して所定のビット電圧が印加され得る。
　なお、この実施の形態の場合、ドレイン領域WDは、一のメモリセル形成部3aと隣接する他のメモリセル形成部3bでも共有していることから、一のメモリセル形成部3aのメモリセル2a（2b,2c）と同じビット電圧を、他のメモリセル形成部3bのメモリセル2d（2e,2f）にも印加し得る。
　一方、メモリ配置領域W1,W2,W3のソース領域WSは、互いに連接しており、所定位置に設けられた柱状のソースコンタクトSCを共有している。ソースコンタクトSCは、ソース線SL（図２）が接続された構成を有し、当該ソース線SLから印加された所定のソース電圧を、各メモリ配置領域W1,W2,W3のソース領域WSに対し一律に印加し得る。
　この実施の形態の場合、メモリセル形成部3aには、ウエルWのソース領域WS側に、メモリゲート電極MGの第1側壁11が配置され、このメモリゲート電極MGの第1側壁11に沿ってソース側選択ゲート構造体6aが形成されている。また、メモリセル形成部3aには、ウエルWのドレイン領域WD側に、メモリゲート電極MGの第2側壁12が配置され、このメモリゲート電極MGの第2側壁12に沿ってドレイン側選択ゲート構造体5aが形成されている。
　ソース側選択ゲート構造体6aには、メモリゲート構造体4aにある第1側壁11に沿って、サイドウォール状に形成されたソース側選択ゲート電極SGが形成されているとともに、ソース側選択ゲート電極SGと一体形成された幅広な選択ゲートコンタクト形成部Caが一の選択ゲートコンタクト領域ER7に形成されている。
　なお、この選択ゲートコンタクト形成部Caには、メモリゲート電極MG上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ソース側選択ゲート線（図示せず）が接続された柱状のソース側選択ゲートコンタクトSGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のソース側選択ゲート電極SGでも、ソース側選択ゲート線SGLからの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Caを介して印加し得る。
　また、ドレイン側選択ゲート構造体5aには、メモリゲート構造体4aにある第2側壁12に沿って、サイドウォール状に形成されたドレイン側選択ゲート電極DGが形成されているととに、ドレイン側選択ゲート電極DGと一体形成された幅広な選択ゲートコンタクト形成部Cbが他の選択ゲートコンタクト領域ER6に形成されている。
　この選択ゲートコンタクト形成部Cbにも、メモリゲート電極MG上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ドレイン側選択ゲート線DGL1が接続された柱状のドレイン側選択ゲートコンタクトDGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のドレイン側選択ゲート電極DGでも、ドレイン側選択ゲート線DGL1からの所定電圧が、ドレイン側選択ゲートコンタクトDGCおよび選択ゲートコンタクト形成部Cbを介して印加し得る。
　因みに、選択ゲートコンタクト領域ER7,ER6に設けられた選択ゲートコンタクト形成部Ca,Cbについては、ソース側選択ゲート電極SGまたはドレイン側選択ゲート電極DGと連設し、かつソース側選択ゲートコンタクトSGCまたはドレイン側選択ゲートコンタクトDGCが形成できれば、その他種々の形状としてもよく、また選択ゲートコンタクト領域ER7,ER6内であればその一方や両方の種々の位置に形成してもよい。
　かかる構成に加えて、メモリセル形成部3aには、選択ゲートコンタクト領域ER6（ER7）の末端に電気的切断領域ER2（ER4）が配置され、この電気的切断領域ER2（ER4）の末端に物理的切断領域ER1（ER5）が配置されている。電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）には、選択ゲート形成領域ER9からメモリゲート電極MGがそのまま延設して形成された延設電極部15a（15b）が設けられている。
　この実施の形態の場合、延設電極部15a（15b）は、半導体基板の上方から見てコ字型に形成されており、選択ゲート形成領域ER9の末端から電気的切断領域ER2（ER4）を経由して物理的切断領域ER1（ER5）まで延び、当該物理的切断領域ER1（ER5）で折り返して再び電気的切断領域ER2（ER4）に延びている。
　実際上、延設電極部15a(15b)は、選択ゲート形成領域ER9のメモリゲート電極MGから直線状に延長した延長部16aと、延長部16aの横外方位置に形成された直線状の端部16bと、延長部16aおよび端部16bを連設する連設部16cとから構成されており、延長部16aおよび端部16bが電気的切断領域ER2に配置され、折り返し部分となる連設部（サイドウォール非形成部）16cが物理的切断領域ER1に配置されている。
　なお、この実施の形態の場合、一の延設電極部15aは、メモリゲート電極MGの第1側壁11側に折り返して、端部16bが当該第1側壁11側に配置されており、一方、他の延設電極部15bは、メモリゲート電極MGの第2側壁12側に折り返して、端部16bが当該第2側壁12側に配置されている。
　電気的切断領域ER2（ER4）には、選択ゲート形成領域ER9からメモリゲート電極MGが延設電極部15a（15b）として延設されているものの、選択ゲート形成領域ER9とは異なりソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが延設されておらず、これらソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGに替えて、延設電極部15a（15b）の側壁に4つの電気的切断部13a,13b,13c,13d（13e,13f,13g,13h）が形成されている。
　ここで、これら電気的切断部13a,13b,13c,13d（13e,13f,13g,13h）は、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
　一の延設電極部15aの延長部16aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部13aが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部13cが形成されている。メモリセル形成部3aでは、例えば電気的切断部13aによって、n型のソース側選択ゲート電極SGを起点に、メモリゲート電極MGの第1側壁11から延長部16aの側壁に沿ってpin接合を形成し得る。また、メモリセル形成部3aでは、同様にメモリゲート電極MGの第2側壁12側でも、例えば電気的切断部13cによって、n型のドレイン側選択ゲート電極DGを起点に、当該第2側壁12から延長部16aの側壁に沿ってpin接合を形成し得る。
　さらに、延設電極部15aの端部16bには、延長部16aと対向した側壁に一の電気的切断部13bが形成され、外側に配置された側壁に他の電気的切断部13dが形成されている。これにより、延設電極部15aには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、4つの電気的切断部13a,13b,13d,13cがこの順で形成され得る。これにより延設電極部15aの側壁には、逆導電型半導体層および真性半導体層が3つ以上設けられている。
　これにより、例えば延長部16aの電気的切断部13aや、後述する連設部16cに異物が付着し、ソース側選択ゲート電極SGと、端部16bの電気的切断部13bとが導通状態となってしまっても、電気的切断部13b,13dによってn型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部16bの側壁に沿ってpin接合を形成し得る。
　かかる構成に加えて、物理的切断領域ER1にあるサイドウォール非形成部としての連設部16cには、延長部16aの側壁と、端部16bの側壁とを連設する外周壁および内周壁に物理的切断部14a,14bが形成されている。これら物理的切断部14a,14bは、連設部16cの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部16cの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部14a,14bは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
　なお、この実施の形態の場合、一の物理的切断部14aは、連設部16cの外周壁に沿って形成されており、延長部16aの一の側壁に形成された電気的切断部13cと、端部16bの一の側壁に形成された電気的切断部13dとの間に隙間を形成し、これら電気的切断部13c,13d同士を非導通状態としている。また、他の物理的切断部14bは、連設部16cの内周壁に沿って形成されており、延長部16aの他の側壁に形成された電気的切断部13aと、端部16bの他の側壁に形成された電気的切断部13bとの間に隙間を形成し、これら電気的切断部13a,13b同士を非導通状態としている。
　このように、延設電極部15aには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部13a、物理的切断部14b、電気的切断部13b,13d、物理的切断部14aおよび電気的切断部13cがこの順で配置され得る。かくして、延設電極部15aは、これら4つの電気的切断部13a,13b,13d,13cと、2つの物理的切断部14a,14bとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態となることを防止し得る。
　因みに、メモリセル形成部3aのもう一方の末端に配置された他の延設電極部15bでも同様に延長部16aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部13eが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部13gが形成されている。また、他の延設電極部15bの端部16bには、延長部16aと対向した側壁に一の電気的切断部13hが形成され、外側に配置された側壁に他の電気的切断部13fが形成されている。
　これにより、延設電極部15bには、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、4つの電気的切断部13e,13f,13h,13gがこの順で形成され得る。
　かかる構成に加えて、他の物理的切断領域ER5にある連設部16cにも、延長部16aの側壁と、端部16bの側壁とを連設する外周壁および内周壁に物理的切断部14c,14dが形成されている。これら物理的切断部14c,14dも、連設部16cの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部16cの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部14c,14dは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
　なお、この実施の形態の場合、一の物理的切断部14cは、連設部16cの外周壁に沿って形成されており、延長部16aの一の側壁に形成された電気的切断部13eと、端部16bの一の側壁に形成された電気的切断部13fとを非導通状態としている。また、他の物理的切断部14dは、連設部16cの内周壁に沿って形成されており、延長部16aの他の側壁に形成された電気的切断部13gと、端部16bの他の側壁に形成された電気的切断部13hとを非導通状態としている。
　このように、一の延設電極部15aと対象に設けられた他の延設電極部15bでも、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部13e、物理的切断部14c、電気的切断部13f,13h、物理的切断部14dおよび電気的切断部13gがこの順で配置されている。かくして、この延設電極部15bでも、これら4つの電気的切断部13e,13f,13h,13gと、2つの物理的切断部14c,14dとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態になることを防止し得る。
　因みに、一のメモリセル形成部3aと隣接する他のメモリセル形成部3bは、一のメモリセル形成部3aとの間にあるドレイン領域WDを共有していることから、ドレイン側選択ゲート電極DGが配置されたメモリゲート電極MGの第2側壁12が、一のメモリセル形成部3aにおけるメモリゲート電極MGの第2側壁12と対向配置されている。
　また、このメモリセル形成部3bは、一の電気的切断領域ER2および物理的切断領域ER1に、隣接する一のメモリセル形成部3a側に端部16bが配置された延設電極部15cを有しており、他の電気的切断領域ER4および物理的切断領域ER5に、隣接する他のメモリセル形成部3c側に端部16bが配置された延設電極部15dを有している。
　これにより、1行目のメモリセル形成部3aと2列目のメモリセル形成部3bとの間には、一方の電気的切断領域ER2および物理的切断領域ER1に2行目のメモリセル形成部3bにおける延設電極部15cの端部16bおよび連設部16cが配置され、他方の電気的切断領域ER4および物理的切断領域ER5に1行目のメモリセル形成部3aにおける延設電極部15bの端部16bおよび連設部16cが配置され得る。
　このように、不揮発性半導体記憶装置1では、隣接するメモリセル形成部3a,3b間に、一のメモリセル形成部3aの端部16bと、他のメモリセル形成部3bの端部16bとが行方向に並んで配置され、隣接するメモリセル形成部3a,3b間で2つの端部16bが列方向に連続して並ぶことによる広がりを回避して小型化、高集密化が図られている。
　ここで、メモリセル形成部3aは、選択ゲート形成領域ER9のメモリゲート電極MG上と、当該メモリゲート電極MGが延設して形成された電気的切断領域ER2,ER4の延長部16a上および端部16b上に、それぞれキャップ膜CPが形成されている。これにより、メモリセル形成部3aでは、製造過程において、キャップ膜CPにより、メモリゲート電極MGや延長部16a、端部16bの上面がサリサイド化されることを防止し得るようになされている。
　一方、物理的切断領域ER1,ER5では、メモリゲート電極MGが延設して形成された連設部16c上にキャップ膜CPが形成されておらず、当該連設部16cが外部に露出しているため、上面がサリサイド化され、当該連設部16c上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが設けられている。メモリゲートコンタクトMGCには、メモリゲート線MGL（図２）が接続されており、当該メモリゲート線MGLからの所定電圧が印加され得る。これにより、選択ゲート形成領域ER9のメモリゲート電極MGには、メモリゲート線MGLの電圧がメモリゲートコンタクトMGCから延設電極部15a,15bを経由して印加され得る。
　このように、不揮発性半導体記憶装置1では、メモリセル領域ER3や、選択ゲートコンタクト領域ER6,ER7においてメモリゲート電極MGがキャップ膜CPで覆われているものの、物理的切断領域ER1,ER5にて露出している連設部16cにメモリゲートコンタクトMGCを介して所定の電圧を印加することで、当該メモリセル領域ER3でキャップ膜CPに覆われたメモリゲート電極MGにも所定の電圧を印加し得る。
　因みに、このような不揮発性半導体記憶装置1は、一般的なCMOS（Complementary MOS）の製造プロセスである成膜工程や、レジスト塗布工程、露光現像工程、エッチング工程、不純物注入工程、レジスト剥離工程等の各工程を行うことにより作製できるため、ここではその製造方法について省略する。
　（１－５）作用および効果
　以上の構成において、メモリセル形成部3aでは、ソース側選択ゲート構造体6aおよびドレイン側選択ゲート構造体5aが対向配置された選択ゲート形成領域ER9のメモリゲート電極MGが延設されて形成された延設電極部15a,15bを、電気的切断領域ER2,ER4および物理的切断領域ER1,ER5に設けるようにした。
　また、メモリセル形成部3aでは、延設電極部15a（15b）の側壁に沿って、ソース側選択ゲート電極SGからドレイン側選択ゲート電極DGまでの間に、pin接合構造を形成する4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設けるようにした。
　このように、メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を延設電極部15a（15b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、メモリセル形成部3aでは、延設電極部15aの側壁に沿って形成された電気的切断部13a,13b（13b,13d）間に、サイドウォール状の半導体材料が非形成の物理的切断部14b（14a）を設け、物理的切断部14b（14a）によって、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを非接触とさせて非導電状態とした。このように、メモリセル形成部3aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる切断原理が電気的切断部13a,13b,13d,13cとは異なる物理的切断部14b（14a）も別途設けたことにより、電気的切断部13a,13b,13d,13cだけを設けた場合よりも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを一段と確実に切断させることができる。
　さらに、このメモリセル形成部3aでは、延設電極部15a（15b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）で複数の電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を並列的に配置させるようにした。これにより、メモリセル形成部3aでは、延設電極部15a（15b）に複数の電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設けても、メモリセル形成部3aの長手方向へレイアウト領域が広がってしまうことを防止できる。
　（２）第2の実施の形態による不揮発性半導体記憶装置の平面レイアウト
　上述した実施の形態においては、電気的切断部が3つ以上形成されている延設電極部として、4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）が形成された延設電極部15a（15b）について述べたが、本発明はこれに限らず、電気的切断部が3つ以上形成されていれば延設電極部を種々の構成としてもよい。例えば、図４との対応部分に同一符号を付して示す図５は、第2の実施の形態による不揮発性半導体記憶装置21の平面レイアウトを示し、延設電極部25a（25b）にそれぞれ6つの電気的切断部23a,23b,23c,23f,23e,23dを設けた構成を示す。
　なお、メモリセル形成部22a,23b,23c,…は全て同一構成を有しているため、ここでは一のメモリセル形成部22aに着目して以下説明する。また、図４との対応部分については説明が重複するため、ここでは重複部分の説明について省略する。この実施の形態の場合、メモリセル形成部22aの延設電極部25a（25b）は、半導体基板の上方から見てＥ字型に形成されており、選択ゲート形成領域ER9の末端から電気的切断領域ER2（ER4）を経由して物理的切断領域ER1（ER5）まで延び、当該物理的切断領域ER1（ER5）でメモリゲート電極MGを中心に2方向に分かれてメモリゲート電極MGの第1側壁11側および第2側壁12側へ折り返し、電気的切断領域ER2（ER4）に延びている。
　実際上、延設電極部25a(25b)は、選択ゲート形成領域ER9のメモリゲート電極MGから直線状に延長した延長部26aと、延長部26aの横外方位置に形成された直線状の端部26b,26cと、延長部26aおよび端部26b,26cを連設する連設部（サイドウォール非形成部）26dとから構成されており、延長部26aおよび端部26b,26cが電気的切断領域ER2（ER4）に配置され、折り返し部分となる連設部26dが物理的切断領域ER1（ER5）に配置されている。
　なお、この実施の形態の場合、延設電極部25a（25b）は、一の端部26bがメモリゲート電極MGの第1側壁11側に配置され、他の端部26cがメモリゲート電極MGの第2側壁12側に配置され得る。
　電気的切断領域ER2（ER4）には、選択ゲート形成領域ER9からメモリゲート電極MGが延設電極部25a（25b）として延設されているものの、選択ゲート形成領域ER9とは異なりソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが延設されておらず、これらソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGに替えて、延設電極部25a（25b）の側壁に6つの電気的切断部23a,23b,23c,23f,23e,23dが形成されている。
　ここで、これら電気的切断部23a,23b,23c,23f,23e,23dは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、こ逆導電型半導体層OCは、上述したようにソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
　この場合、延設電極部25a（25b）の延長部26aには、メモリゲート電極MGの第1側壁11と面一に連設した一の側壁に沿って一の電気的切断部23aが形成され、メモリゲート電極MGの第2側壁12と面一に連設した他の側壁に沿って他の電気的切断部23dが形成されている。メモリセル形成部22aでは、例えば電気的切断部23aによって、n型のソース側選択ゲート電極SGを起点に、メモリゲート電極MGの第1側壁11から延長部26aの側壁に沿ってpin接合を形成し得る。また、メモリセル形成部22aでは、同様にメモリゲート電極MGの第2側壁12側でも、例えば電気的切断部23dによって、n型のドレイン側選択ゲート電極DGを起点に、当該第2側壁12から延長部26aの側壁に沿ってpin接合を形成し得る。
　さらに、メモリゲート電極MGの第1側壁11側に配置された一の端部26bには、延長部26aと対向した側壁に一の電気的切断部23bが形成され、外側に配置された側壁に他の電気的切断部23cが形成されている。また、メモリゲート電極MGの第2側壁12側に配置された他の端部26cにも、延長部26aと対向した側壁に一の電気的切断部23eが形成され、外側に配置された側壁に他の電気的切断部23fが形成されている。
　これにより、延設電極部25a（25b）には、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、6つの電気的切断部23a,23b,23c,23f,23e,23dがこの順で形成され得る。これにより延設電極部25a,25bの側壁には、逆導電型半導体層および真性半導体層が3つ以上設けられている。
　これにより、例えば延長部26aの電気的切断部23aや、後述する連設部26dに異物が付着し、仮に、ソース側選択ゲート電極SGから端部26bの電気的切断部23bまでが異物によって電気的に導通状態となってしまっても、残りの電気的切断部23b,23d,23f,23e,23dによって形成されるpin接合により、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを電気的に切断し得る。
　かかる構成に加えて、物理的切断領域ER1にあるサイドウォール非形成部としての連設部26dには、延長部26aの一の側壁と、第1側壁11側にある一の端部26bの側壁とを連設する一の内周壁に物理的切断部24bが形成され、延長部26aの他の側壁と、第2側壁12側にある他の端部26cの側壁とを連設する他の内周壁に物理的切断部24cが形成され、さらに、端部26b,26cの側壁を連設する外周壁にも物理的切断部24aが形成されている。
　これら物理的切断部24a,24b,24cは、連設部26dの外周壁および内周壁に沿って半導体材料等の導通層を設けずに、当該連設部26dの外周壁および内周壁を外部に露出させた構成を有する。これにより物理的切断部24a,24b,24cは、ソース側選択ゲート電極SGと、ドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。
　なお、この実施の形態の場合、第1の物理的切断部24aは、端部26b,26cの側壁に連設した連設部26dの外周壁に沿って形成されており、一の端部26bの側壁に形成された電気的切断部23cと、他の端部26cの側壁に形成された電気的切断部23fとの間に隙間を形成し、これら電気的切断部23c,23f同士を非導通状態としている。また、第2の物理的切断部24bは、延長部26aの側壁および端部26bの側壁に連設した連設部26dの一の内周壁に沿って形成されており、延長部26aの側壁に形成された一の電気的切断部23aと、端部26bの側壁に形成された電気的切断部23bとの間に隙間を形成し、これら電気的切断部23a,23b同士を非導通状態としている。さらに、第3の物理的切断部24cは、延長部26aの側壁および端部26cの側壁に連設した連設部26dの他の内周壁に沿って形成されており、延長部26aの側壁に形成された他の電気的切断部23dと、端部26cの側壁に形成された電気的切断部23eとの間に隙間を形成し、これら電気的切断部23d,23e同士を非導通状態としている。
　このように、延設電極部25a（25b）は、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGから、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部23a、物理的切断部24b、電気的切断部23b,23c、物理的切断部24a、電気的切断部23f,23e、物理的切断部24cおよび電気的切断部23dがこの順で配置され得る。かくして、延設電極部15aは、これら6つの電気的切断部23a,23b,23c,23f,23e,23dと、3つの物理的切断部24b,24a,24cとによって、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが導通状態となることを防止し得る。
　以上の構成において、このメモリセル形成部22aでも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部23a,23b,23c,23f,23e,23dを延設電極部25a（25b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、メモリセル形成部22aでは、延設電極部25a（25b）の側壁に沿って形成された電気的切断部23a,23b間や、電気的切断部23c,23f間、電気的切断部23e,23d間に、サイドウォール状の半導体材料が非形成の物理的切断部24b,24a,24cを設け、3つの物理的切断部24b,24a,24cによって、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを非接触とさせて非導電状態とした。このように、メモリセル形成部22aでは、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる切断原理が電気的切断部23a,23b,23c,23f,23e,23dとは異なる物理的切断部24b,24a,24cも別途設けたことにより、電気的切断部23a,23b,23c,23f,23e,23dだけを設けた場合よりも、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを一段と確実に切断させることができる。
　また、このメモリセル形成部22aでも、延設電極部25a（25b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）で複数の電気的切断部23a,23b,23c,23f,23e,23dを全て並列的に配置させるようにしたことにより、メモリセル形成部22aの長手方向へレイアウト領域が広がってしまうことを抑制できる。
　（３）第3の実施の形態による不揮発性半導体記憶装置の平面レイアウト
　上述した実施の形態においては、メモリセル形成部3a,3b,3cの構成の一部として延設電極部15a,15bを設け、各メモリセル形成部3a,3b,3c毎に独立した構成となっている不揮発性半導体記憶装置1について述べたが、本発明はこれに限らず、例えば、図４との対応部分に同一符号を付して示す図６のように、メモリセル形成部32a,32b,32c,…とは別に延設電極部35a,35bを設け、各メモリセル形成部32a,32b,32c,…を延設電極部35a,35bで連設させた不揮発性半導体記憶装置31でもよい。
　この場合、メモリセル形成部32a（32b,32c）は、メモリゲート構造体4a（4b,4c）を挟んでソース側選択ゲート構造体6a（6b,6c）およびドレイン側選択ゲート構造体5a（5b,5c）が対向配置された選択ゲート形成領域ER9を有している。また、各メモリセル形成部32a,32b,32cの各メモリゲート構造体4a,4b,4cには、選択ゲート形成領域ER9に、行方向に延びたメモリゲート電極MGが設けられ、当該メモリゲート電極MG上にキャップ膜CPが形成されている。
　この実施の形態の場合、1行目のメモリセル形成部32aと、この1行目のメモリセル形成部32aと隣接する2行目のメモリセル形成部32bとは、ウエルWに形成されたドレイン領域WDを共有しており、1行目のメモリセル形成部32aのメモリセル2a（2b,2c）と、2行目のメモリセル形成部32bのメモリセル2d（2e,2f）とに、ドレイン領域WDを介して同じビット電圧が一律に印加され得る。このように、1行目のメモリセル形成部32aと隣接する2行目のメモリセル形成部32bは、1行目のメモリセル形成部32aとの間にあるドレイン領域WDを共有していることから、ドレイン側選択ゲート電極DGが配置されたメモリゲート電極MGの第2側壁12が、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12と対向配置されている。
　かかる構成に加えて、これらメモリセル形成部32a,32b,32c,…に形成された各メモリゲート電極MGは、選択ゲート形成領域ER9から電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）に延設し、これら電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）に延設電極部35a,35bを形成している。この実施の形態の場合、延設電極部35a,35bは、半導体基板の上方から見て櫛歯型に形成されており、メモリセル形成部32a,32b,32c,…のメモリゲート電極MGが直線状に延長した延長部36aと、延長部36aの横外方位置に形成された直線状の端部36bとが、メモリセル形成部32a,32b,32c,…が並ぶ列方向に沿って順次交互に配置され得る。また、延長部36aと端部36bは、電気的切断領域ER2,ER4に形成されており、物理的切断領域ER1,ER5に形成された連設部（サイドウォール非形成部）36cにより連設されている。
　ここで、2行目のメモリセル形成部32bに着目して、延設電極部35a,35bについて説明する。2行目のメモリセル形成部32bは、ドレイン側選択ゲート電極DGが形成されたメモリゲート電極MGの第2側壁12が、隣接する1行目のメモリセル形成部32bにおいてドレイン側選択ゲート電極が形成されたメモリゲート電極MGの第2側壁12と、延設電極部35a,35bの内側の側壁によって連設されている。
　この実施の形態の場合、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12から、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12までの間の側壁に沿って4つの電気的切断部33a,33b,33c,33dがこの順で形成されている。実際上、延設電極部35a,35bは、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12と面一に形成された延長部36aの側壁に沿って電気的切断部33aが形成されており、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12と面一に形成された延長部36aの側壁に沿って電気的切断部33dが形成されている。
　また、1列目のメモリセル形成部32aおよび2列目のメモリセル形成部32bの間において行方向に延びる延設電極部35a,35bの端部36bには、1行目のメモリセル形成部32a側に配置された側壁に沿って一の電気的切断部33cが形成され、2行目のメモリセル形成部32b側に配置された側壁に沿って他の電気的切断部33bが形成されている。このように2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第2側壁12から、1行目のメモリセル形成部32aにおけるメモリゲート電極MGの第2側壁12までを連設する延設電極部35a,35bには、側壁に沿って4つの電気的切断部33a,33b,33c,33dがこの順で形成され得る。これにより延設電極部35a,35bの側壁には、逆導電型半導体層および真性半導体層が3つ以上設けられている。
　かかる構成に加えて、物理的切断領域ER1にある連設部36cには、例えば2行目のメモリセル形成部32bと連設した延長部36aの側壁と、2行目のメモリセル形成部32bおよび1行目のメモリセル形成部32a間にある端部36bの側壁とを連設する一の内周壁に物理的切断部34cが形成されている。また、物理的切断領域ER1にある連設部36cには、例えば1行目のメモリセル形成部32aと連設した延長部36aの側壁と、1行目のメモリセル形成部32aおよび2行目のメモリセル形成部32b間にある端部36bの側壁とを連設する他の内周壁にも同様に物理的切断部34bが形成されている。
　これら物理的切断部34b,34cは、連設部36cの内周壁に沿って半導体材料等の導通層を設けずに、当該連設部36cの内周壁を外部に露出させた構成を有する。これにより物理的切断部34b,34cは、1行目のメモリセル形成部32aにおけるドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bにおけるドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、1行目のメモリセル形成部32aのドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bのドレイン側選択ゲート電極DGとを非導通状態とし得る。
　このように、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるドレイン側選択ゲート電極DGから、1行目のメモリセル形成部32aにおけるドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部33a、物理的切断部34c、電気的切断部33b,33c、物理的切断部34bおよび電気的切断部33dがこの順で配置され得る。かくして、延設電極部35a,35bは、これら4つの電気的切断部33a,33b,33c,33dと、2つの物理的切断部34b,34cとによって、1行目のメモリセル形成部32aのドレイン側選択ゲート電極DGと、2行目のメモリセル形成部32bのドレイン側選択ゲート電極DGとが導通状態となることを防止し得る。
　また、延設電極部35a,35bは、物理的切断領域ER1,ER5の連設部36cから電気的切断領域ER2,ER4に向けて端部36bが延びており、かつ隣接するメモリセル形成部32a,32b間の領域に端部36bを配置させたことにより、電気的切断領域ER2,ER4が、端部36b分だけメモリセル形成部32a,32bの長手方向へ広がってしまうことを防止し得る。
　因みに、2行目のメモリセル形成部32bと、この2行目のメモリセル形成部32bと隣接する3行目のメモリセル形成部32cとは、ウエルWに形成されたソース領域WSを共有しており、2行目のメモリセル形成部32bのメモリセル2d,2e,2fと、3行目のメモリセル形成部32cのメモリセル2g,2h,2iとに同じソース電圧を一律に印加し得る。このように、3行目のメモリセル形成部32cと隣接する2行目のメモリセル形成部32bは、3行目のメモリセル形成部32cとの間にあるソース領域WSを共有していることから、ソース側選択ゲート電極SGが配置されたメモリゲート電極MGの第1側壁11が、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11と対向配置されている。
　これにより2行目のメモリセル形成部32bは、ソース側選択ゲート電極SGが形成されたメモリゲート電極MGの第1側壁11が、隣接する3行目のメモリセル形成部32cにおいてソース側選択ゲート電極SGが形成されたメモリゲート電極MGの第1側壁11と、延設電極部35a,35bの内側の側壁によって連設されている。
　この実施の形態の場合、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11から、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11までの間の側壁に沿って4つの電気的切断部33e,33f,33g,33hがこの順で形成されている。実際上、延設電極部35a,35bは、2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11と面一に形成された延長部36aの側壁に沿って電気的切断部33eが形成され、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11と面一に形成された延長部36aの側壁に沿って電気的切断部33hが形成されている。
　また、2列目のメモリセル形成部32bおよび3列目のメモリセル形成部32cの間において行方向に延びる延設電極部35a,35bの端部36bには、2行目のメモリセル形成部32b側に配置された側壁に沿って一の電気的切断部33fが形成されており、3行目のメモリセル形成部32c側に配置された側壁に沿って他の電気的切断部33gが形成されている。このように2行目のメモリセル形成部32bにおけるメモリゲート電極MGの第1側壁11から、3行目のメモリセル形成部32cにおけるメモリゲート電極MGの第1側壁11までを連設する延設電極部35a,35bには、側壁に沿って4つの電気的切断部33e,33f,33g,33hがこの順で形成され得る。
　かかる構成に加えて、物理的切断領域ER1にある連設部36cには、例えば2行目のメモリセル形成部32bと連設した延長部36aの側壁と、2行目のメモリセル形成部32bおよび3行目のメモリセル形成部32c間にある端部36bの側壁とを連設する一の内周壁に物理的切断部34eが形成されている。また、物理的切断領域ER1にある連設部36cには、例えば3行目のメモリセル形成部32cと連設した延長部36aの側壁と、3行目のメモリセル形成部32cおよび2行目のメモリセル形成部32b間にある端部36bの側壁とを連設する他の内周壁にも同様に物理的切断部34dが形成されている。
　これら物理的切断部34e,34dも、連設部36cの内周壁に沿って半導体材料等の導通層を設けずに、当該連設部36cの内周壁を外部に露出させた構成を有する。これにより物理的切断部34e,34dは、2行目のメモリセル形成部32bにおけるソース側選択ゲート電極SGと、3行目のメモリセル形成部32cにおけるソース側選択ゲート電極SGとの間に隙間を設けて物理的な切断を形成し、2行目のメモリセル形成部32bのソース側選択ゲート電極SGと、3行目のメモリセル形成部32cのソース側選択ゲート電極SGとを非導通状態とし得る。
　このように、延設電極部35a,35bには、2行目のメモリセル形成部32bにおけるソース側選択ゲート電極SGから、3行目のメモリセル形成部32cにおけるソース側選択ゲート電極SGまでの間にある側壁に、電気的切断部33e、物理的切断部34e、電気的切断部33f,33g、物理的切断部34dおよび電気的切断部33hがこの順で配置され得る。かくして、延設電極部35a,35bは、これら4つの電気的切断部33e,33f,33g,33hと、2つの物理的切断部34e,34dとによって、2行目のメモリセル形成部32bのソース側選択ゲート電極SGと、3行目のメモリセル形成部32cのソース側選択ゲート電極SGとが導通状態となることを防止し得る。
　因みに、不揮発性半導体記憶装置31は、メモリセル形成部32a,32b,32c,…の各メモリゲート電極MG上と、当該メモリゲート電極MGが延設して形成された電気的切断領域ER2,ER4内の延長部36a上と、当該電気的切断領域ER2,ER4内の端部36b上とに、それぞれキャップ膜CPが形成されており、製造過程において、当該キャップ膜CPにより、メモリゲート電極MGや延長部36a、端部36bの上面がサリサイド化されることを防止し得るようになされている。一方、物理的切断領域ER1,ER5では、メモリゲート電極MGが延設して形成された連設部36c上にキャップ膜CPが形成されておらず、当該連設部36cが外部に露出しているため、上面がサリサイド化され、当該連設部36c上に形成されたシリサイド層（図示せず）を介して柱状のメモリゲートコンタクトMGCが設けられている。
　以上の構成において、不揮発性半導体記憶装置31では、隣接するメモリセル形成部32a,32bのドレイン側選択ゲート電極DG同士を切断可能な4つの電気的切断部33a,33b,33c,33dを延設電極部35a,35bの一の側壁に沿って設け、ドレイン側選択ゲート電極DG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、この不揮発性半導体記憶装置31では、隣接するメモリセル形成部32b,32cのソース側選択ゲート電極SG同士を切断可能な4つの電気的切断部33e,33f,33g,33hを延設電極部35a,35bの他の側壁に沿って設け、ソース側選択ゲート電極SG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、例えば、隣接するメモリセル形成部32a,32b間では、延設電極部35a,35bの側壁に沿って形成された電気的切断部33a,33b間や、電気的切断部33c,33d間に、サイドウォール状の半導体材料が非形成の物理的切断部34c,34bを設け、2つの物理的切断部34c,34bによって、ドレイン側選択ゲート電極DG同士を非接触とさせて非導電状態とした。このように、メモリセル形成部32a,32b間では、ドレイン側選択ゲート電極DG同士を切断させる切断原理が電気的切断部33a,33b,33c,33dとは異なる物理的切断部34c,34bも別途設けたことにより、電気的切断部33a,33b,33c,33dだけを設けた場合よりも、ドレイン側選択ゲート電極DG同士を一段と確実に切断させることができる。なお、隣接するメモリセル形成部32b,32c間でも同様に、ソース側選択ゲート電極SG同士を切断させる切断原理が電気的切断部33e,33f,33g,33hとは異なる物理的切断部34e,34dも別途設けたことにより、電気的切断部33e,33f,33g,33hだけを設けた場合よりも、ソース側選択ゲート電極SG同士を一段と確実に切断させることができる。
　さらに、延設電極部35a（35b）は、物理的切断領域ER1（ER5）で電気的切断領域ER2（ER4）側に折り返し、隣接するメモリセル形成部32a,32b間に端部36bを設け、電気的切断領域ER2（ER4）に配置した延長部36aおよび端部36bにより、複数の電気的切断部23a,23b,23c,23f,23e,23dが全て電気的切断領域ER2（ER4）内で並列的に配置させるようにした。これにより、不揮発性半導体記憶装置31では、端部36bを設けたことによって電気的切断領域ER2（ER4）がメモリセル形成部32aの長手方向へ広がってしまうことを防止でき、小型化、高集積化を実現し得る。
　なお、この不揮発性半導体記憶装置31では、製造不良によって、例えば一方で隣接するメモリセル形成部32b,32c間において各メモリゲート電極MGの第1側壁11と連設した延設電極部35aの側壁に沿って、異物が残存してしまった場合、隣接するメモリセル形成部32b,32cのソース側選択ゲート電極SG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置31では、データの読み出し動作時、ソース側選択ゲート電極SGに同じ電圧が印加されることから、メモリセル形成部32b,32cのソース側選択ゲート電極SG同士が電気的に接続されても、データの読み出し動作時にショート不良によるソース側選択ゲート電極SGでの電圧変動や、ドレイン側選択ゲート電極DGでの電圧変動を防止できる。
　また、この不揮発性半導体記憶装置31では、製造不良によって、例えば他方で隣接するメモリセル形成部32a,32b間において各メモリゲート電極MGの第2側壁12と連設した延設電極部35aの側壁に沿って、異物が残存してしまった場合、隣接するメモリセル形成部32a,32bのドレイン側選択ゲート電極DG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置31では、データの読み出し動作時に同じ電圧が印加される可能性が高い同種のドレイン側選択ゲート電極DG同士を電気的に接続させることができるので、データの読み出し動作時にドレイン側選択ゲート電極DGでの電圧変動の発生確率を低減できる。
　（４）第4の実施の形態による不揮発性半導体記憶装置の平面レイアウト
　なお、上述した第3の実施の形態においては、メモリセル形成部32a,32b,32c,…を物理的切断領域ER1,ER5で連設した不揮発性半導体記憶装置31について述べたが、本発明はこれに限らず、図４との対応部分に同一符号を付して示す図７のように、物理的切断領域ER1,ER5とは別に連設領域ER10,ER11を設け、隣接するメモリセル形成部42a,42bを連設領域ER10,ER11で連設した不揮発性半導体記憶装置41としてもよい。
　この場合、メモリセル形成部42a（42b）は、メモリゲート構造体4a（4b）を挟んでソース側選択ゲート構造体6a（6b）およびドレイン側選択ゲート構造体5a（5b）が対向配置された選択ゲート形成領域ER9を有している。また、各メモリセル形成部42a,42bの各メモリゲート構造体4a,4bには、選択ゲート形成領域ER9に、行方向に延びた直線状のメモリゲート電極MGが設けられ、当該メモリゲート電極MG上にキャップ膜CPが形成されている。
　かかる構成に加えて、この不揮発性半導体記憶装置41には、選択ゲート形成領域ER9に隣接して連設領域ER10,ER11が設けられており、この連設領域ER10（ER11）の末端に電気的切断領域ER2（ER4）を介して物理的切断領域ER1（ER5）が設けられている。この場合、連設領域ER10（ER11）、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）には、メモリゲート電極MGが延設しており、当該メモリゲート電極MGにより形成された延設電極部45a（45b）が設けられている。
　因みに、隣接するメモリセル形成部42a,42bでは、ウエルWに形成されたソース領域WSを共有しており、一のメモリセル形成部42aのメモリセル2d,2e,2fと、他のメモリセル形成部42bのメモリセル2g,2h,2iとに、ソース領域WSから同じソース電圧が一律に印加され得る。隣接するメモリセル形成部42a,42bbは、メモリゲート電極MGの第1側壁11が互いに対向配置しており、この第1側壁11に沿ってそれぞれサイドウォール状のソース側選択ゲート電極SGが対向して設けられた構成を有する。
　また、かかる構成に加えて、隣接するメモリセル形成部42a,42bは、メモリゲート電極MGの末端が連設領域ER10,ER11で延設電極部45a,45bにより連設されている。ここで、延設電極部45a,45bは、半導体基板の上方から見てＥ字型に形成されており、メモリセル形成部の中心部を起点として、連設領域ER10,ER11、電気的切断領域ER2,ER4および物理的切断領域ER1,ER5に鏡映対象に設けられている。この場合、延設電極部45a,45bは、連設領域ER10,ER11に設けられ、かつメモリセル形成部43a,42bのメモリゲート電極MG同士を連設する分岐連設部46aと、電気的切断領域ER2,ER4に設けられ、かつ分岐連設部46aからメモリゲート電極MGの長手方向に沿って延びる延長部46b,46fと、同じく電気的切断領域ER2,ER4に設けられ、かつ延長部46b,46f間に配置された端部46dと、物理的切断領域ER1,ER5に設けられ、かつ延長部46b,46fおよび端部46dの先端にそれぞれ配置されたサイドウォール非形成部46c,46g,46eとで構成されている。
　実際上、隣接するメモリセル形成部42a,42bは、一のメモリセル形成部42aにおけるメモリゲート電極MGの第1側壁11と、他のメモリセル形成部42bにおけるメモリゲート電極MGの第1側壁11とが、連設領域ER10,ER11にある分岐連設部46aの側壁47aにより連設されている。分岐連設部46aは、この側壁47aに沿ってサイドウォール状の半導体層11aが形成されており、一のメモリセル形成部42aにおけるソース側選択ゲート電極SGと、他のメモリセル形成部42bにおけるソース側選択ゲート電極SGとを、半導体層11aにより連設している。
　分岐連設部46aには、半導体層11aの所定位置に、ソース側選択ゲートコンタクトSGCが設けられた幅広な選択ゲートコンタクト形成部Caが形成されている。この選択ゲートコンタクト形成部Caは、分岐連設部46a上に乗り上げた乗り上げ部と、半導体基板に沿って表面が平面状に形成された平面部とが形成されており、ソース側選択ゲート線（図示せず）が接続された柱状のソース側選択ゲートコンタクトSGCが、当該平面部に設けられている。これにより、幅が狭く傾斜したサイドウォール状のソース側選択ゲート電極SGでも、ソース側選択ゲート線SGLからの所定電圧が、ソース側選択ゲートコンタクトSGCおよび選択ゲートコンタクト形成部Caを介して印加し得る。
　なお、この実施の形態の場合、選択ゲートコンタクト形成部Caは、平面部が選択ゲートコンタクト領域ER6,ER7に配置され、乗り上げ部が連設領域ER10,ER11に配置されている。因みに、上述した実施の形態においては、分岐連設部46aにある半導体層11aに選択ゲートコンタクト形成部Caを設けるようにした場合について述べたが、本発明はこれに限らず、選択ゲートコンタクト領域ER6,ER7にあるソース側選択ゲート電極SGに選択ゲートコンタクト形成部Caを設けるようにしてもよい。
　ここで、分岐連設部46aには、選択ゲートコンタクト形成部Caが設けられた側壁47aと対向したコ字型の側壁47b,47cにも、それぞれサイドウォール状の半導体層11bが形成されている。なお、この半導体層11bは、メモリセル形成部42a,42bのソース側選択ゲート電極SGやドレイン側選択ゲート電極DGを形成した際に、分岐連設部46aのコ字型の側壁47b,47cに残存したものである。
　また、かかる構成に加えて、メモリセル形成部42a,42bには、メモリゲート電極MGの第1側壁11と対向し、かつウエルWのドレイン領域WD側にある第2側壁12に沿ってサイドウォール状のドレイン側選択ゲート電極DGが形成されている。なお、例えばメモリセル形成部42aは、隣接する図示しないメモリセル形成部とドレイン領域WDを共有しており、一のメモリセル形成部42aのメモリセル2dと同じビット電圧を、図示しない隣接するメモリセル形成部の一のメモリセルにも印加し得る。
　電気的切断領域ER2（ER4）に設けられた延長部46b,46fおよび端部46dには、側壁にソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGが形成されておらず、当該側壁に沿って6つの電気的切断部43a,43b,43c,43f,43e,43dが形成されている。ここで、これら電気的切断部43a,43b,43c,43f,43e,43dは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
　延設電極部45a（45b）の一の延長部46bには、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12と面一に連設した一の側壁に沿って一の電気的切断部43aが形成されており、当該一の側壁と対向配置した他の側壁に沿って他の電気的切断部43bが形成されている。一のメモリセル形成部42aでは、例えば電気的切断部43aによって、n型のドレイン側選択ゲート電極DGを起点に、メモリゲート電極MGの第2側壁12から、分岐連設部46aおよび延長部46bの側壁に沿ってpin接合を形成し得る。
　また、延設電極部45a（45b）の他の延長部46fには、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12と面一に連設した一の側壁に沿って一の電気的切断部43fが形成されており、当該一の側壁と対向配置した他の側壁に沿って他の電気的切断部43eが形成されている。他のメモリセル形成部42bでは、例えば電気的切断部43fによって、n型のドレイン側選択ゲート電極DGを起点に、メモリゲート電極MGの第2側壁12から、分岐連設部46aおよび延長部46fの側壁に沿ってpin接合を形成し得る。
　さらに、延設電極部45a（45b）の端部46dは、延長部46b,46fの長手方向に沿って分岐連設部46aから直線状に延びており、延長部46b,46f間に配置されている。この端部46dには、一の延長部46bと対向した側壁に一の電気的切断部43cが形成されており、他の延長部46fと対向した側壁に他の電気的切断部43dが形成されている。これにより、延設電極部45a（45b）には、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGから、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、6つの電気的切断部43a,43b,43c,43d,43e,43fがこの順で形成され得る。これにより延設電極部45a,45bの側壁には、逆導電型半導体層および真性半導体層が3つ以上設けられている。
　これにより、例えば一の延長部46bの電気的切断部43a,43bや、後述する延長部46bのサイドウォール非形成部46cに異物が付着し、仮に、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGから電気的切断部43a,43b、サイドウォール非形成部46c、側壁47bの半導体層11bを介して端部46dの電気的切断部43cまでが異物によって電気的に導通状態となってしまっても、電気的切断部43cによって、端部16bの側壁に沿ってpin接合を形成し得る。
　かかる構成に加えて、物理的切断領域ER1にある各サイドウォール非形成部46c,46e,46gには側壁に物理的切断部44a,44b,44cが形成されている。これら物理的切断部44a,44b,44cは、サイドウォール非形成部46c,46e,46gの側壁に沿って半導体材料等の導通層を設けずに、当該サイドウォール非形成部46c,46e,46gの側壁を外部に露出させた構成を有する。これにより物理的切断部44a,44b,44cは、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ドレイン側選択ゲート電極DG同士を非導通状態とし得る。
　このように、延設電極部45a（45b）には、一のメモリセル形成部42aにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGから、他のメモリセル形成部42bにおけるメモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGまでの間にある側壁に、電気的切断部43a、物理的切断部44a、電気的切断部43b,43c、物理的切断部44b、電気的切断部43d,43e、物理的切断部44cおよび電気的切断部43fがこの順で配置され得る。かくして、延設電極部45a（45b）は、これら6つの電気的切断部43a,43b,43c,43d,43e,43fと、3つの物理的切断部44a,44b,44cとによって、ドレイン側選択ゲート電極DG同士が導通状態となることを防止し得る。
　以上の構成において、不揮発性半導体記憶装置41では、一のメモリセル形成部42aにおけるドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部43a,43b,43c,43d,43e,43fを延設電極部45a（45b）の側壁に沿って設け、ドレイン側選択ゲート電極DG同士を切断させる箇所を従来よりも増やしたことにより、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　また、延設電極部45a（45b）では、側壁に沿って形成された電気的切断部43a,43b間や、電気的切断部43c,43d間、電気的切断部43e,43f間に、サイドウォール状の半導体材料が非形成の物理的切断部44a,44b,44cを設け、3つの物理的切断部44a,44b,44cによって、ドレイン側選択ゲート電極DG同士を非接触とさせて非導電状態とした。このように、隣接するメモリセル形成部42a,42bでは、ドレイン側選択ゲート電極DG同士を切断させる切断原理が電気的切断部43a,43b,43c,43d,43e,43fとは異なる物理的切断部44a,44b,44cも別途設けたことにより、電気的切断部43a,43b,43c,43d,43e,43fだけを設けた場合よりも、ドレイン側選択ゲート電極DG同士を一段と確実に切断させることができる。
　また、このように隣接するメモリセル形成部42a,42bでも、延設電極部45a（45b）を物理的切断領域ER1（ER5）で折り返し、電気的切断領域ER2（ER4）に端部46dおよび延長部46b,46fを設け、これら端部46dおよび延長部46b,46fによって電気的切断領域ER2（ER4）に複数の電気的切断部43a,43b,43c,43d,43e,43fを全て並列的に配置させるようにした。これにより不揮発性半導体記憶装置41では、延長部46b,46fに端部46dを直列的に配置させない分、電気的切断領域ER2（ER4）がメモリセル形成部42a,42bの長手方向へ広がってしまうことを防止できる。
　なお、この不揮発性半導体記憶装置41では、製造不良によって、例えば隣接するメモリセル形成部42a,42b間においてメモリゲート電極MGの第2側壁12と連設した延設電極部45aの側壁に沿って、異物が残存してしまった場合でも、隣接するメモリセル形成部42a,42bのドレイン側選択ゲート電極DG同士を電気的に接続させることができる。この場合、不揮発性半導体記憶装置41では、データの読み出し動作時に同じ電圧が印加される可能性が高い同種のドレイン側選択ゲート電極DG同士を電気的に接続させることができるので、データの読み出し動作時にドレイン側選択ゲート電極DGでの電圧変動の発生確率を低減できる。
　なお、上述した第3の実施の形態においては、一のメモリセル形成部の第1選択ゲート電極と、前記他のメモリセル形成部における第1選択ゲート電極または前記第2選択ゲート電極との電気的な接続を切断する電気的切断部として、一のメモリセル形成部42aのドレイン側選択ゲート電極DGと、他のメモリセル形成部42bにおけるドレイン側選択ゲート電極DGとの電気的な接続を切断する電気的切断部43a,43b,43c,43d,43e,43fを適用した場合について述べたが、本発明はこれに限らず、一のメモリセル形成部のソース側選択ゲート電極と、他のメモリセル形成部におけるソース側選択ゲート電極との電気的な接続を切断する電気的切断部を適用してもよい。この場合、一のメモリセル形成部と他のメモリセル形成部では、図７に示すドレイン側選択ゲート電極DGとソース側選択ゲート電極SGが入れ替わった構成となる。
　また、その他の実施の形態としては、一のメモリセル形成部のドレイン側選択ゲート電極と、他のメモリセル形成部におけるソース側選択ゲート電極との電気的な接続を切断する電気的切断部を適用してもよい。この場合、一のメモリセル形成部と他のメモリセル形成部では、ソース領域WSを共有せずに、図７に示す他のメモリセル形成部42bのドレイン側選択ゲート電極DGをソース側選択ゲート電極SGに入れ替えた構成となる。
　（５）他の実施の形態
　なお、本発明は、本実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能であり、例えば各部位の電圧値について種々の電圧値を適用してもよい。また、上述した第1および第2の実施の形態においては、メモリゲート電極の第1側壁に形成される第1選択ゲート電極として、ソース側選択ゲート電極SGとした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極を第1選択ゲート電極としてメモリゲート電極の第1側壁に形成してもよい。なお、この場合、メモリゲート電極の第2側壁に形成される第2選択ゲート電極は、ソース側選択ゲート電極となる。
　また、上述した実施の形態においては、ドレイン側選択ゲート電極DGやソース側選択ゲート電極SGを起点としてpin接合を形成する電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）、23a,23b,23c,23f,23e,23d、33a,33b,33c,33d、43a,43b,43c,43d,43e,43fを設けるようにした場合について述べたが、本発明はこれに限らず、ドレイン側選択ゲート電極DGやソース側選択ゲート電極SGを起点として、或いは電気的切断部単独で、nin接合構造、pip接合構造、npn接合構造、またはpnp接合構造を形成する電気的切断部を設けるようにしてもよい。すなわち、メモリゲート電極から延設した延設電極部の側壁に、第1選択ゲート電極および第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または、真性半導体層のいずれかが3つ以上設けられていることがよい。この際、隣接する逆導電型半導体層同士、または隣接する真性半導体層同士の間には、延設電極部の側壁に半導体層が形成されていない物理的切断部が形成されていることが望ましい。
　さらに、上述した第1、第2、第3および第4の実施の形態においては、物理的切断領域ER1,ER5を設けた構成としたが、本発明はこれに限らず、物理的切断領域ER1,ER5を設けずに、電気的切断領域ER2,ER4だけを設けるようにしてもよい。
　さらに、上述した実施の形態においては、半導体基板を上方から見てコ字型や、Ｅ字型、櫛歯型の延設電極部15a,15b,15c,15d,25a,25b,35a,35b,45a,45bを設けるようにした場合について述べたが、本発明はこれに限らず、例えばＦ字型や、Ｈ字型、Ｊ字型、Ｋ字型、Ｌ字型、Ｍ字型、Ｎ字型、Ｔ字型、Ｕ字型、Ｖ字型、Ｗ字型、Ｙ字型、Ｚ字型等その他種々の形状でなる延設電極部を適用してもよい。
　さらに、上述した実施の形態においては、P型のウエルWを用いて、N型のトランジスタ構造を形成するメモリゲート構造体4aと、N型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体5aと、同じくN型のMOSトランジスタ構造を形成するソース側選択ゲート構造体6aと設けるようにした場合について述べたが、本発明はこれに限らず、N型のウエルを用いて、P型のトランジスタ構造を形成するメモリゲート構造体と、P型のMOSトランジスタ構造を形成するドレイン側選択ゲート構造体と、同じくP型のMOSトランジスタ構造を形成するソース側選択ゲート構造体と設けるようにしてよい。この場合、上述した実施の形態にて説明したメモリセル2aはN型およびP型の極性が逆になることから、メモリゲート構造体や、ドレイン側選択ゲート構造体、ソース側選択ゲート構造体、ビット線、ソース線等に印加する各電圧もそれに応じて変化する。
　さらに、上述した実施の形態においては、例えばメモリセル2aの電荷蓄積層ECに電荷を注入することでデータを書き込み、当該電荷蓄積層ECの電荷を引き抜くことでデータを消去する場合について述べたが、本発明はこれに限らず、これとは逆に、メモリセル2aの電荷蓄積層EC内の電荷を引き抜くことでデータを書き込み、当該電荷蓄積層EC内に電荷を注入することでデータを消去するようにしてもよい。
　さらに、上述した実施の形態においては、メモリゲート電極MGの頂上部に形成されるキャップ膜として、下部キャップ膜CPa上に、当該下部キャップ膜CPaとは異なるSiN等の絶縁材料でなる上部キャップ膜CPbが積層された積層構造でなるキャップ膜CPについて述べたが、本発明はこれに限らず、単層のキャップ膜や、3層以上の積層構造でなるキャップ膜であってもよい。
　また、上述した第1の実施の形態においては、延設電極部15a,15b,15c,15dに4つの電気的切断部13a,13b,13d,13c（13e,13f,13h,13g）を設け、上述した第2の実施の形態においては、延設電極部25a,25bに6つの電気的切断部23a,23b,23c,23f,23e,23dを設け、上述した第3の実施の形態においては、延設電極部35a,35bに4つの電気的切断部33a,33b,33c,33dを設け、上述した第4の実施の形態においては、延設電極部45a,45bに6つの電気的切断部43a,43b,43c,43d,43e,43fを設けるようにした場合について述べたが、本発明はこれに限らず、延設電極部の種々の位置に3つ以上の電気的切断部を設ければよく、また、メモリゲート電極の両側にある延設電極部で電気的切断部の数や形状が異なり、メモリゲート電極を中心として電気的切断部が非対称的に形成されていてもよい。
　（６）電気的切断領域と物理的切断領域との位置関係について
　さらに、上述した第１～第３の実施の形態においては、選択ゲート形成領域ER9を中心にして、選択ゲート形成領域ER9の両側に、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）の順で設けるようにした場合について述べたが、本発明はこれに限らず、電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）の配置位置を逆にして設け、選択ゲート形成領域ER9の両側に、物理的切断領域ER1（ER5）および電気的切断領域ER2（ER4）の順で設けるようにしてもよい。
　例えば、図５との対応部分に同一符号を付して示す図８は、図５に示したメモリセル形成部22aの電気的切断領域ER2（ER4）および物理的切断領域ER1（ER5）を逆に配置させたメモリセル形成部52の平面レイアウトを示す。この場合、メモリセル形成部52は、選択ゲート形成領域ER9の一方の末端に一の物理的切断領域ER11が配置され、選択ゲート形成領域ER9の他方の末端に他の物理的切断領域ER15が配置されており、物理的切断領域ER11（ER15）の末端に電気的切断領域ER12（ER14）が配置されている。
　メモリセル形成部52は、選択ゲート形成領域ER9に帯状のメモリゲート電極MGが延設されており、物理的切断領域ER11（ER15）および電気的切断領域ER12（ER14）に、選択ゲート形成領域ER9からメモリゲート電極MGがそのまま延設して形成された延設電極部55a（55b）が設けられている。この実施の形態の場合、延設電極部55a（55b）は、半導体基板の上方から見て先端が三叉に分かれたΨ状に形成されており、物理的切断領域ER11（ER15）に形成された連設部56dと、電気的切断領域ER12（ER14）に形成された延長部56aおよび端部56b,56cとから構成されている。
　この場合、連設部56dは、選択ゲート形成領域ER9のメモリゲート電極MG末端から物理的切断領域ER11（ER15）の延びた根本部57aと、当該根本部57aから三叉に分岐した分岐部57bとから構成されており、分岐部57bの中央分岐部分に延長部56aが形成され、当該分岐部57bの両端分岐部分に端部56b,56cが形成されている。
　物理的切断領域ER1にあるサイドウォール非形成部としての連設部56dには、メモリゲート電極MGの第1側壁11と、一の端部56bの側壁とを連設する外周壁に物理的切断部54aが形成され、一の端部56bの側壁と、延長部56aの側壁とを連設する外周壁に物理的切断部54bが形成され、延長部56aの他の側壁と、他の端部56cの側壁とを連設する外周壁に物理的切断部54cが形成され、他の端部56cの側壁と、メモリゲート電極MGの第2側壁12とを連設する外周壁に物理的切断部54dが形成され、合計4つの物理的切断部54a,54b,54c,54dが設けられている。
　これら物理的切断部54a,54b,54c,54dは、連設部56dの外周壁に沿って半導体材料等の導通層を設けずに、当該連設部56dの外周壁を外部に露出させた構成を有する。これにより物理的切断部54a,54b,54c,54dは、メモリゲート電極MGの第1側壁11に沿って形成されたソース側選択ゲート電極SGと、メモリゲート電極MGの第2側壁12に沿って形成されたドレイン側選択ゲート電極DGとの間に隙間を設けて物理的な切断を形成し、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGを非導通状態とし得る。なお、延設電極部55a（55b）の物理的切断領域ER11（ER15）にある連設部56dには、キャップ膜CPが形成されておらず、所定位置にメモリゲートコンタクトMGCが設けられている。
　電気的切断領域ER12（ER14）には、選択ゲート形成領域ER9のメモリゲート電極MGの延長線上に配置された延長部56aの対向した側壁に電気的切断部53c,53dが形成され、延長部56aの一方の横外方位置に形成された端部56bの対向した側壁に電気的切断部53a,53bが形成され、延長部56aの他方の横外方位置に形成された端部56cの対向した側壁に電気的切断部53e,53fが形成されており、合計6つの電気的切断部53a,53b,53c,53d,53e,53fが形成されている。なお、延設電極部55a（55b）の電気的切断領域ER12（ER14）にある延長部56aおよび端部56b,56cには、選択ゲート形成領域ER9のメモリゲート電極MGと同様にキャップ膜CPが形成されている。
　ここで、これら電気的切断部53a,53b,53c,53d,53e,53fは、全て同一構成を有しており、i型でなるサイドウォール状の真性半導体層Ia,Ibと、サイドウォール状の逆導電型半導体層OCとで構成されており、真性半導体層Ia,Ib間に逆導電型半導体層OCが形成された構成を有する。なお、逆導電型半導体層OCは、ソース側選択ゲート電極SGおよびドレイン側選択ゲート電極DGとは異なる導電型（この場合、p型）により形成されている。
　これにより、例えば連設部56dに異物が付着して、ソース側選択ゲート電極SGと、端部56bの電気的切断部53aとが導通状態となってしまっても、電気的切断部53aによって、n型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部56bの側壁に沿ってpin接合を形成し得、ソース側選択ゲート電極SGの電流を電気的切断領域ER2（ER4）で遮断し得る。
　さらに、例えば連設部56dに加えて、端部56bの一の電気的切断部53aにも異物が付着し、ソース側選択ゲート電極SGから、端部56bの他の電気的切断部53bまでが導通状態となってしまっても、端部56bの他の電気的切断部53bによって、n型のソース側選択ゲート電極SGを起点にメモリゲート電極MGの第1側壁11から端部56bの側壁に沿ってpin接合を形成し得、ソース側選択ゲート電極SGの電流を電気的切断領域ER2（ER4）で遮断し得る。
　このようなメモリセル形成部52でも、上述した実施の形態と同様に、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断可能な6つの電気的切断部53a,53b,53c,53d,53e,53fを延設電極部55a（55b）の側壁に沿って設け、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やしたので、その分、従来よりもデータ読み出し動作時に電圧変動により生じる読み出し誤動作を防止し得る。
　因みに、図８に示したメモリセル形成部52では、製造過程において、選択ゲート形成領域ER9と電気的切断領域ER12（ER14）との間に設けた物理的切断領域ER1の連設部56dにメモリゲートコンタクトMGCを形成することになるため、選択ゲート形成領域ER9および電気的切断領域ER12（ER14）の両方に対して、メモリゲートコンタクトMGCの十分な合わせ余裕を確保する必要がある。
　これに対して、図５に示した第2の実施の形態によるメモリセル形成部22aでは、電気的切断領域ER2（ER4）だけに対して、メモリゲートコンタクトMGCの十分な合わせ余裕を確保すればよいことから、その分、図８に示したメモリセル形成部52よりも物理的切断領域ER1（ER5）の幅を狭くできるので、図８に示したメモリセル形成部52よりもコンパクトに形成できる。
　なお、ここでは、三叉に分岐した延設電極部55a,55bを設けたメモリセル形成部52について説明したが、本発明はこれに限らず、二叉に分岐した延設電極部や、四叉以上に分岐した延設電極部であってもよく、また、F字型やY字型等のように分岐の形状は種々の形状であっても良い。このような延設電極部でも、分岐部分に複数の電気的切断部を形成することができ、上述した実施の形態と同様に、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やすことができる。
　また、上述した図７に示した第4の実施の形態による不揮発性半導体記憶装置41でも、電気的切断領域ER2（ER4）と物理的切断領域ER1（ER5）との配置位置を逆に設けて、連設領域ER10,ER11の両側に、物理的切断領域ER1（ER5）および電気的切断領域ER2（ER4）の順で設けるようにしてもよい。この場合には、分岐連設部46aの末端にサイドウォール非形成部46c,46e,46gが設けられ、さらに、サイドウォール非形成部46cの先端に延長部46bが設けられ、サイドウォール非形成部46eの先端に端部46dが設けられ、サイドウォール非形成部46gの先端に延長部46fが設けられ得る。以上のような構成であっても、上述した実施の形態と同様に、電気的切断部43a,43b,43c,43d,43e,43fの数を増やせ、その分、ソース側選択ゲート電極SGとドレイン側選択ゲート電極DGとを切断させる箇所を従来よりも増やすことができる。
　1,21,31,41　不揮発性半導体記憶装置
　2a,2b,2c,2d,2e,2f,2g,2h,2i,2j　メモリセル
　3a,3b,3c,3d,22a,22b,22c,32a,32b,32c,42a,42b,52　メモリセル形成部
　4a,4b,4c　メモリゲート構造体
　5a,5b,5c　ドレイン側選択ゲート構造体
　6a,6b,6c　ソース側選択ゲート構造体
　11　第1側壁
　12　第2側壁
　15a,15b,15c,15d,25a,25b,35a,35b,45a,45b,55a,55b　延設電極部
　CP　キャップ膜
　ER9　選択ゲート形成領域
　MG　メモリゲート電極
　DG　ドレイン側選択ゲート電極
　SG　ソース側選択ゲート電極

Claims (5)

  1. 　複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、
    　前記メモリセル形成部は、
    　半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、
    　前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、
    　該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体と、
    　前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設された延設電極部とを備え、
    　前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられている
    　ことを特徴とする不揮発性半導体記憶装置。
  2. 　複数のメモリセル形成部が設けられた不揮発性半導体記憶装置であって、
    　前記メモリセル形成部は、
    　半導体基板のウエル上に第1選択ゲート絶縁膜を介して第1選択ゲート電極を有した第1選択ゲート構造体と、
    　前記ウエル上に第2選択ゲート絶縁膜を介して第2選択ゲート電極を有した第2選択ゲート構造体と、
    　該第1選択ゲート構造体および該第2選択ゲート構造体間に側壁スペーサを介して設けられ、下部ゲート絶縁膜、電荷蓄積層、上部ゲート絶縁膜、およびメモリゲート電極の順で前記ウエル上に積層されたメモリゲート構造体とを備えており、
    　一の前記メモリセル形成部と、他の前記メモリセル形成部とは、前記第1選択ゲート構造体および前記第2選択ゲート構造体が対向配置された選択ゲート形成領域の前記メモリゲート電極から延設した延設電極部により連設された構成を有し、
    　前記延設電極部の側壁には、前記第1選択ゲート電極および前記第2選択ゲート電極とは導電型が異なる逆導電型半導体層、または真性半導体層のいずれかが、3つ以上設けられている
    　ことを特徴とする不揮発性半導体記憶装置。
  3. 　前記延設電極部は、
    　前記選択ゲート形成領域の前記メモリゲート電極から延長した延長部と、
    　側壁が前記延長部の側壁と対向するように配置され、前記延長部と並列的に配置された直線状の端部と、
    　前記延長部および前記端部を連設する連設部とを備え、
    　前記逆導電型半導体層または前記真性半導体層は、前記延長部および前記端部の側壁に沿って形成されている
    　ことを特徴とする請求項1または2に記載の不揮発性半導体記憶装置。
  4. 　隣接する前記逆導電型半導体層同士、または隣接する前記真性半導体層同士の間には、前記延設電極部の側壁に半導体層が形成されていない物理的切断部が形成されている
    　ことを特徴とする請求項1～3のいずれか1項に記載の不揮発性半導体記憶装置。
  5. 　前記メモリゲート電極の上面にはキャップ膜が設けられており、
    　前記延設電極部の前記物理的切断部が形成された物理的切断領域には、前記キャップ膜が形成されておらずメモリゲートコンタクトが設けられている
    　ことを特徴とする請求項4に記載の不揮発性半導体記憶装置。
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