WO1996033514A1 - Dispositif semi-conducteur et procede de fabrication de ce dispositif - Google Patents

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WO1996033514A1
WO1996033514A1 PCT/JP1996/001048 JP9601048W WO9633514A1 WO 1996033514 A1 WO1996033514 A1 WO 1996033514A1 JP 9601048 W JP9601048 W JP 9601048W WO 9633514 A1 WO9633514 A1 WO 9633514A1
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WO
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polycrystalline silicon
silicon layer
layer
type
semiconductor device
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Application number
PCT/JP1996/001048
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English (en)
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Inventor
Tohru Higashino
Original Assignee
Seiko Epson Corporation
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861Diodes
    • H01L29/866Zener diodes
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B10/00Static random access memory [SRAM] devices
    • H10B10/12Static random access memory [SRAM] devices comprising a MOSFET load element
    • H10B10/125Static random access memory [SRAM] devices comprising a MOSFET load element the MOSFET being a thin film transistor [TFT]

Definitions

  • the present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to an ultra-LSI having a multilayer wiring structure formed by stacking polycrystalline silicon wiring via an interlayer insulating film and a method of manufacturing the same.
  • a memory cell of a static 'random access memory' is composed of a pair of MOS transistors constituting a flip-flop, an output terminal of the flip-flop and a data line. Generally, it consists of two MOS transistors (transfer gates) that control connection / disconnection and two high resistances that load the flip-flop.
  • MOS transistors transfer gates
  • the two high resistances that are the load of flip-flops have been replaced with two MOS transistors composed of thin polycrystalline silicon films. Cells are being used. —One memory cell is composed of six MOS transistors.
  • a MOS transistor Thin Film Transistor (TFT) formed using a polycrystalline silicon film selectively introduces impurities into the polycrystalline silicon film formed on the interlayer insulating film. It is formed by forming a source layer and a drain layer by using the above method.
  • the polycrystalline silicon film is also used as a wiring layer. In other words, multilayer thin-film polycrystalline silicon is used both as wiring and as a component of TFTs.
  • the reverse diode is composed of a PN junction of polycrystalline silicon.
  • the leakage current characteristic of such a PN junction has not been analyzed at all, and an appropriate method for increasing the leakage current has been proposed. There was no.
  • one of the objects of the present invention is to increase the leakage current of a diode, that is, the current flowing in the reverse direction, when a PN junction diode (reverse diode) of polycrystalline silicon is present in the current path.
  • the purpose is to realize basic semiconductor manufacturing technology to achieve a high current supply capability. It is another object of the present invention to provide a highly integrated and high performance semiconductor device.
  • a reverse direction is applied to a current path made of polycrystalline silicon.
  • the leakage current of the reverse diode is increased to secure the necessary current supply capability.
  • Increasing the leakage current can be achieved by steepening the concentration gradient at the PN junction of the polycrystalline silicon diode or by amorphizing the vicinity of the junction.
  • a large-scale SRAM memory cell uses a TFT cell made of thin-film polycrystalline silicon as a flip-flop load
  • a large number of memory cells can be satisfactorily processed using a reverse diode.
  • Current supply As a result, an ultra-highly integrated memory IC is realized.
  • a semiconductor device includes a first polysilicon layer of a first conductivity type having a predetermined thickness, a first polysilicon layer connected to the first polysilicon layer, and a first polysilicon layer connected to the first polysilicon layer.
  • a second conductivity type second polycrystalline silicon layer having a smaller thickness than the first conductivity type impurity, and a first conductivity type impurity concentration in the first polycrystalline silicon layer in the thickness direction.
  • the distribution has a peak near the junction surface with the second polycrystalline silicon.
  • a conductor (shear) for supplying a voltage (current) is connected to a thick N-type layer, a thin P-type layer is connected to the N-type layer, and a load is applied to the P-type layer. Circuit is formed.
  • the thickness of the N-type layer is large, good electrical connection with the conductor layer is possible.
  • arsenic (A s) is used as the N-type dopant of the polycrystalline silicon layer.
  • one preferred embodiment of the method for manufacturing a semiconductor device of the present invention is:
  • first insulating layer Forming a first insulating layer on the semiconductor substrate, forming a non-doped first polycrystalline silicon layer having a predetermined thickness on the first insulating layer, and forming the first polycrystalline silicon layer
  • the N-type impurity is added to the first polycrystalline silicon layer so that the impurity concentration distribution in the silicon layer in the thickness direction becomes a distribution having a beak near the surface of the first polycrystalline silicon layer.
  • introducing by ion implantation forming a second insulating layer on the first polycrystalline silicon layer; forming an opening in a part of the second insulating layer to form the first polycrystalline silicon layer; Exposing a part of the surface of the crystalline silicon layer; connecting the first polysilicon layer to the second insulating layer through the opening on the second insulating layer; Form a second polycrystalline silicon layer that is also thin and P-type Forming a third insulating layer on the second polycrystalline silicon layer, forming an opening penetrating the second and third insulating layers, and forming the second polycrystalline silicon layer on the second polycrystalline silicon layer.
  • the thickness of the thick polycrystalline silicon layer is in the range of 100 to 200 nm, and the accelerating voltage when arsenic (As) is ion-implanted into the thick polycrystalline silicon layer.
  • the energy is 40 KeV to 70 KeV, and the dose is in the range of 3 10 15 at ms / cm 2 to lx 10 16 at ms / cm 2
  • An N-type first polycrystalline silicon layer and a portion formed on the first polycrystalline silicon layer and corresponding to the non-crystalline region of the first polycrystalline silicon layer A second insulating layer having an opening formed therein, and a second insulating layer formed on the second insulating layer, connected to the first polycrystalline silicon layer through the opening, A second P-type polycrystalline silicon layer thinner than the silicon layer, a third insulating layer formed on the second polycrystalline silicon layer, and formed on the third insulating film; Connected to the first polysilicon layer through an opening formed through the second and third insulating layers. And a load circuit electrically connected to the second polysilicon layer.
  • the first and second polysilicon layers are formed from the conductor layer. It supplies current to the load circuit via the reverse junction diode.
  • Leakage current increases by making the vicinity of the junction surface of the PN junction diode of polycrystalline silicon into an amorphous state.
  • the amorphous state near the junction surface of the PN junction diode can be realized by selective high-concentration ion implantation into the polycrystalline silicon layer.
  • the dose of ion implantation into the polycrystalline silicon layer is desirably 1 ⁇ 10 15 at ms / cm 2 or more.
  • One preferred embodiment of the semiconductor device of the present invention is:
  • a plurality of pairs of bit lines a plurality of memory cells connected between each pair of bit lines and driven by a common lead line;
  • a power supply line for supplying a power supply voltage to the plurality of memory cells
  • a common current path connected to the power supply line for supplying current to the plurality of memory cells
  • One of the memory cells is composed of a pair of N-type insulated gate field effect transistors forming a flip-flop, and a pair of bits each of two output terminals of the flip-flop.
  • a pair of N-type insulated gate field effect transistors serving as transfer gates provided between each of the lines, an insulated gate type electric field serving as an output terminal of the flip-flop and the transfer gate
  • a pair of P-type insulated gate field-effect transistors serving as a load of the flip-flop provided between a common connection point with the effect transistor and a power supply line.
  • a pair of N-type insulated-gate field-effect transistors, a pair of N-type insulated-gate electric fields to be the source and drain layers and the transfer gate Source layer of fruit transistor evening, the drain layer is an impurity layer formed in the semiconductor substrate,
  • the source (S) and the drain (D) of a pair of P-type insulated gate field effect transistors that are loads on the flip-flop are formed on an n-th layer (n is 2 or more) formed on the semiconductor substrate.
  • the n-th P-type polycrystalline silicon layer which is constituted by a natural number of P-type polycrystalline silicon layers and extends continuously to the source (S),
  • the pair of bit lines and the common current path both serve as wiring for connecting each of the memory cells and as a wiring constituting a part of the common current supply path.
  • the pair of bit lines and the drain layer of the pair of N-type insulated gate field effect transistors serving as the transfer gate are formed by forming the (n ⁇ 1) th N-type polycrystalline silicon layer. Are connected to each other by a first relay wiring
  • n-th P-type polycrystalline silicon layer serving as the wiring and the power supply line are formed using an (n-1) -th N-type polycrystalline silicon layer. Are connected to each other by a second relay wiring, whereby a reverse diode is formed in the common current path,
  • the thickness of the (n ⁇ 1) -th N-type polycrystalline silicon layer constituting the second relay wiring is the n-th P-type polycrystalline silicon serving as the wiring. Thicker than the thickness of the layer,
  • a concentration distribution in the thickness direction of an N-type impurity in a region of the (n ⁇ 1) -th N-type polycrystalline silicon layer forming the second relay wiring, where the reverse diode is formed Is characterized by having a distribution having a beak near the junction surface of the reverse direction diode.
  • the bit line and the power supply line are the uppermost wiring made of a thick conductor layer such as aluminum, and it is difficult to connect those lines directly to a transistor. Therefore, a configuration is adopted in which bit lines and power supply lines are temporarily connected to a relay wiring made of polycrystalline silicon having a (N-1) th layer, and the relay wiring is connected to a transistor. As a result, the connection structure of the bit line and the power supply line to the transistor is shared, and the manufacturing process is simplified. In this case, if the conductivity type of the transistor connected to the bit line is different from the conductivity type of the transistor connected to the power supply line, a reverse diode will be interposed in the connection path of either line . However, the leakage current of the diode increases due to the steep impurity concentration distribution at the junction surface, and therefore, a sufficient current can be supplied even in this case.
  • arsenic (A s) as the N-type impurity of the (n ⁇ 1) -th N-type polycrystalline silicon layer constituting the relay wiring.
  • the acceleration voltage energy when arsenic (As) is ion-implanted into the (n-1) th N-type polycrystalline silicon layer forming the relay wiring is 40 K eV to 70 KeV, and the dose is desirably in the range of 3 ⁇ 10 15 at ms Zcm 2 to lx 10 16 atms / cm 2 .
  • the thickness of the (n-1) -th N-type polycrystalline silicon layer constituting the relay wiring is in the range of 100 to 200 nm.
  • the thickness of the P-type polycrystalline silicon layer is less than half of the thickness of the (n-1) -th N-type polycrystalline silicon layer that forms the relay wiring.
  • the thickness of the n-th P-type polycrystalline silicon layer cannot be increased to maintain the flatness of the multilayer wiring.
  • the thickness of the N-type polycrystalline silicon layer of the (n-1) th layer constituting the relay wiring cannot be made too small in order to secure processing accuracy and to reduce wiring resistance. Therefore, the thickness of the (n ⁇ 1) th N-type polycrystalline silicon layer constituting the relay wiring needs to be at least twice the thickness of the nth P-type polycrystalline silicon layer.
  • FIG. 1A is a diagram for explaining features of an example of a PN junction diode made of polycrystalline silicon used in the semiconductor device of the present invention
  • FIG. 1B is an equivalent circuit of the diode of FIG. 1A
  • FIG. 1C is a diagram showing voltage-current characteristics of the diodes shown in FIGS. 1A and 1B.
  • FIG. 3 is a diagram showing respective concentration distributions of phosphorus (P) and arsenic (As) in a polycrystalline silicon layer;
  • FIG. 4 is a cross-sectional view of a device showing an example of a configuration of a main part of the semiconductor device of the present invention.
  • FIGS. 5 to 12 are views for explaining an example of a method of manufacturing the semiconductor device shown in FIG. It is a cross-sectional view of the device for each process,
  • FIG. 13 is a diagram showing a configuration of a main part of an SRAM according to a second embodiment of the present invention.
  • FIG. 14 is a diagram extracting and showing a main part of the SRAM shown in FIG. 13, and
  • FIG. FIG. 3 is a diagram for explaining layers constituting a memory cell of an SRAM;
  • FIG. 16 is a cross-sectional view of the device showing a part of the structure of the SRAM shown in FIG. 13.
  • FIG. 17A is a cross-sectional view of the device showing a first step for manufacturing the device shown in FIG.
  • FIG. 17B is a device sectional view showing a second step
  • FIG. 17C is a device sectional view showing a third step
  • FIG. 17D is a device sectional view showing a fourth step. It is a chair sectional view,
  • FIG. 18 to FIG. 21 are diagrams showing the layout patterns for each manufacturing process of the SRAM memory cell, respectively.
  • FIG. 22 is a cross-sectional view of the memory cell taken along line A--A, after the process shown in FIG.
  • FIG. 23 is a cross-sectional view of the memory cell taken along the line BB ′ after the process of FIG. 21 is completed.
  • FIG. 24 shows the relationship between the ion implantation amount (dose amount) into the polycrystalline silicon layer and the sheet resistance.
  • FIG. 25 is a diagram showing the relationship between the thickness of the polycrystalline silicon layer and the sheet resistance.
  • FIG. 26A is another diagram of another PN junction diode made of polycrystalline silicon used in the semiconductor device of the present invention.
  • FIG. 26B is a diagram for explaining the features of the example, FIG. 26B is an equivalent circuit diagram of the diode of FIG. 26A,
  • FIG. 27 to FIG. 30 are cross-sectional views of a device in each step for explaining another example of the method for manufacturing a semiconductor device of the present invention.
  • FIG. 31 is a diagram illustrating an example of a cross-sectional structure of a semiconductor device having a multilayer wiring structure manufactured using the manufacturing method illustrated in FIGS. 27 to 30.
  • the semiconductor device of the present invention includes a PN junction diode 90 (see FIG. 1B) formed by joining polycrystalline silicon layers 91 and 92 of different conductivity types as shown in FIG. 1A. Then, by utilizing the large leakage current I of the PN junction diode, current is supplied from the power supply to the load circuit.
  • the layer thickness L 1 of the P-type polycrystalline silicon layer 9 1 is thin, the layer thickness L 2 of the N-type polycrystalline silicon layer 9 2 is thick, and the relationship of L l ⁇ (1/2)-L 2 holds. . Also, near the joint surface As shown on the left side of FIG. 1A, the impurity concentration distribution near the junction surface has a beak near the junction surface. I have.
  • the N in the thick N-type polycrystalline silicon layer 92 is It is particularly important to increase the concentration of the type impurity near the junction surface. According to the study of the present inventors, when the impurity concentration is high near the junction surface and the impurity concentration gradient is steep, the junction of the polycrystalline silicon The diode has an increased leakage current. In other words, it becomes a “leaky diode”.
  • Figure 1C shows the voltage-current characteristics of the junction diode of polycrystalline silicon with a steep concentration gradient.
  • the diode when the reverse voltage is increased from, for example, V 1 to V 2, the diode exhibits a characteristic in which the leakage current rapidly increases from I 1 to 12. In other words, it is always in a kind of break-down state, and in this specification, this state is referred to as a “soft break-down state”.
  • Such a leakage current characteristic depending on the impurity concentration in the vicinity of the junction surface is not seen in a normal PN junction diode of single crystal silicon, and is considered to be a characteristic characteristic of polycrystalline silicon.
  • FIG. 2 shows an example of the measured values of the pressure and current characteristics of the PN junction diode of polycrystalline silicon shown in FIG.
  • FIG. 2 shows the characteristics when phosphorus (P) is used as the N-type impurity of the N-type polycrystalline silicon layer 92 and the characteristics when arsenic (As) is used.
  • Both phosphorus and arsenic have been introduced into the polycrystalline silicon layer by ion implantation.
  • the ion implantation was performed at an accelerating voltage energy of 35 KeV for phosphorus and an accelerating voltage energy of 70 KeV for arsenic.
  • the dose for ion implantation is 3 xl 0 15 at ms / cm 2 and 5 xl 0 15 at ms / cm 2 1 x 10 16 atms / cm 2 for both arsenic and phosphorus. I do.
  • the dose of arsenic is in the range of 3 ⁇ 10 15 at ms / cm 2 to LX 10 16 at ms / cm 2 as described above, a stable state suitable for obtaining a large reverse current is obtained. It was also found that a characteristic curve was obtained. If the dose is less than 3 xl 0 15 atms / cm 2 , the resistance of the polycrystalline silicon layer sharply increases, and the voltage drop due to wiring becomes large, so that a sufficient current cannot be supplied. If the dose of arsenic is more than 1 ⁇ 10 16 at ms / cm 2 , the ion implantation time becomes longer, and the manufacturing efficiency of the semiconductor device decreases.
  • Figure 3 shows the film thickness direction (based on the surface) when arsenic and phosphorus are ion-implanted into the polycrystalline silicon layer at an acceleration voltage energy of 40 KeV and then heat-treated at 900 ° C for 30 minutes.
  • O is a diagram showing the impurity concentration distribution in the depth direction when
  • the dotted line shows the distribution of phosphorus (P), and the solid line shows the distribution of arsenic (As). It can be seen that arsenic has a higher concentration near the surface of the polycrystalline silicon layer. In other words, in the case of arsenic, the concentration distribution has a beak near the surface.
  • arsenic has a higher mass number than phosphorus and can be implanted shallowly.Also, the diffusion coefficient of arsenic is smaller than that of arsenic. This is because the diffusion to P is suppressed more than the diffusion of phosphorus.
  • a PN junction having a higher concentration and a steeper concentration gradient can be formed than when phosphorus is used as the N-type impurity. Therefore, a leakier diode can be obtained, and a large reverse current can be obtained at a low voltage application. Therefore, the capability of supplying the power supply voltage using the reverse current (leakage current) of the PN junction is improved, and a semiconductor device having a polycrystalline silicon multilayer wiring structure capable of low power consumption and low voltage operation can be realized.
  • boron difluoride (BF 2 ) rather than boron (B) as the P-type dopant at the time of ion implantation.
  • Porous difluoride (BF 2 ) has a larger mass number and, like arsenic (As), makes it easier to intensively implant ions near the junction surface.
  • FIG. 4 shows a main configuration of a second embodiment of the semiconductor device of the present invention.
  • This semiconductor device includes a single-crystal semiconductor substrate 100, an insulating film 110, an N + -type first polycrystalline silicon layer 120, a first interlayer insulating film 132, and a P + -type second polycrystalline It comprises a silicon layer 130, a second polycrystalline silicon layer 140, an aluminum (AL) electrode 150 for supplying a source pressure (VDD), and load circuits 200a and 200b.
  • a single-crystal semiconductor substrate 100 an insulating film 110, an N + -type first polycrystalline silicon layer 120, a first interlayer insulating film 132, and a P + -type second polycrystalline It comprises a silicon layer 130, a second polycrystalline silicon layer 140, an aluminum (AL) electrode 150 for supplying a source pressure (VDD), and load circuits 200a and 200b.
  • VDD source pressure
  • the N + type first polycrystalline silicon layer 120 has a thickness of, for example, about 100 nm to 200 ⁇ m, for example, l O Onm. Further, as shown on the left side of FIG. 4, the arsenic (As) concentration is increased near the surface of the first polycrystalline silicon layer 120. In FIG. 4, reference numeral 134 indicates an area where the concentration of arsenic is high. In FIG. 4, a region 134 having a high arsenic concentration in the first polycrystalline silicon layer 120 is drawn by a thick dotted line.
  • the thickness of the P + -type second polycrystalline silicon layer 130 is about 20 to 40 nm, for example, 30 nm.
  • the load circuits 200a and 200b are connected to the P + -type second polysilicon layer 130.
  • the current ⁇ flows through the aluminum (AL) electrode 150, the first polysilicon layer 120, the PN junction diode 90, and the second polysilicon layer 130.
  • the load circuits 200a and 200b are supplied with currents I3 and I4, respectively.
  • the aluminum (AL) electrode 150 cannot be directly connected to the P + type second polysilicon layer 130. This is because the second polycrystalline silicon layer 130 of P-type is too thin, so that the second polycrystalline silicon layer 130 is also etched when the interlayer insulating film for contact hole formation is etched. The second polymorphism This is because a through hole is formed in the crystalline silicon layer 130 itself.
  • the leakage current of the reverse diode 90 is large, so that sufficient current can be supplied to the load circuits 200a and 200b.
  • the surface of the semiconductor substrate 100 is thermally oxidized to form an oxide film 110, and then a non-doped first polycrystalline silicon layer 120 is formed.
  • the thickness of the first polycrystalline silicon layer 120 is about 100 nm to 200 nm, for example, 100 nm.
  • the oxide film 110 can also be formed by the CVD method.
  • arsenic (As) ions are implanted into the non-doped first polysilicon layer 120.
  • the acceleration voltage energy for ion implantation is in the range of 4 OK eV to 7 OK eV, and the dose is in the range of 3 xl 0 15 atms / cm 2 : IX 10 16 at ms / cm 2 is there.
  • the arsenic concentration near the surface of first polycrystalline silicon layer 120 is increased.
  • a part of the interlayer insulating film 135 is selectively removed by anisotropic dry etching to form an opening 136. Thereby, a part of the surface of first polycrystalline silicon layer 120 is exposed.
  • a non-doped second polycrystalline silicon layer 130 is formed.
  • the thickness of the second polycrystalline silicon layer 130 is approximately 20 to 40 nm, for example, 30 nm.
  • a difluoride film is formed on the entire surface of the second polycrystalline silicon layer 130.
  • Ron BF 2
  • the acceleration voltage energy for ion implantation is 30 to 40 KeV, and the dose is about 1 ⁇ 10 14 at msZcm 2 to 1 ⁇ 10 15 atms / cm 2 .
  • the second polycrystalline silicon layer 130 is patterned.
  • a second interlayer insulating film 140 is formed.
  • an opening 142 penetrating a part of the first interlayer insulating film 130 and the second interlayer insulating film 10 is formed, and the first polycrystalline silicon layer 120 is formed. Expose part of the surface of the
  • an aluminum electrode 150 is formed.
  • the load circuits 200a and 200b are connected to the second polycrystalline silicon layer 130 to complete the semiconductor device.
  • one memory cell of the SRAM of the present embodiment includes two NMOS transistors (Nl to N2 n) constituting a flip-flop and a load of the flip-flop. It consists of two PMOS transistors (Pl to P2n) and two NMOS transistors (Tl to T2n) that form a transfer gate.
  • each NMOS transistor ( ⁇ 1 to ⁇ 2 ⁇ ) constituting the transfer gate is connected to a common word line WL.
  • the drains of the NMOS transistors ( ⁇ 1 to ⁇ 2 ⁇ ) that constitute the transfer gate are connected to the corresponding bit lines (BL1 to BL2n).
  • Each of the memory cells M1 to Mn is connected to the power line 200, the relay line L3, and the common power line.
  • Current (IBl to IBn) is supplied via the power supply wiring L4.
  • a reverse diode 91 is interposed between the relay wiring L3 and the common power supply wiring L4.
  • the bit lines (BL 1 to: BL 2 n) and the power supply line 200 are made of aluminum (AL).
  • FIG. 14 shows a part of the memory cell (Ml) in FIG. 13 and a configuration of a current supply path to the memory cell (Ml) in more detail.
  • the source and common wiring (L4) of the PMOS transistor (P2), which is a load of the flip-flop, and the power supply line 200 are connected via the relay wiring (L3).
  • the source (S) and common wiring (L4) of the PMOS transistor (P 2) are made of P + type fourth-layer polysilicon, and the relay wiring (L3) is made of N + type third-layer polysilicon. Become. Therefore, a reverse diode 91 is formed at the connection point between the common wiring (L4) and the relay wiring (L3).
  • bit line (BL 2) and the drain (L 1) of the NMOS transistor (T 2) constituting the transfer gate are also connected via the relay wiring (L 2).
  • the drain (L 1) of the NM0S transistor (T2) is composed of N and a diffusion layer formed in the semiconductor substrate, and the relay wiring (L2) is composed of an N + third-layer polysilicon.
  • bit line (BL2) made of aluminum and the NM0S transistor (T2) are connected via the "interconnect wiring (L2) made of third-layer polysilicon".
  • power supply line 200 made of aluminum and the PMOS transistor (P 2) are connected via a “relay wiring (L 2) made of third-layer polysilicon”.
  • the connection structure between the aluminum wiring and the transistor is shared. Is simplified.
  • the leakage current I of the reverse diode 91 increases. Therefore, it is necessary to supply a sufficient current to each memory cell.
  • the leakage current IX of the reverse diode 91 is increased by using the structure described in the first embodiment and the second embodiment without complicating the manufacturing process.
  • the leakage current ⁇ is 1 X 1 0- 11 ⁇ : a IX 1 0- 12 ( ⁇ ) order. This amount of current is sufficient to supply a necessary current to a large number of memory cells connected to one gate line.
  • FIG. 15 shows what kind of layer constitutes one memory cell of this embodiment.
  • G indicates a gate
  • S indicates a source
  • Dj indicates a drain.
  • FIG. 15 necessary for facilitating understanding of a manufacturing process described later. Are given new reference numbers.
  • FIG. 16 shows the structure of the load PMOS transistor (P2), common wiring (L4), and relay wiring (L3) as a semiconductor device.
  • reference numeral 207 denotes a third polycrystalline silicon layer serving as a gate (G) of the load PMOS transistor (P 2).
  • Reference numerals 137 and 139 are interlayer insulating films. In FIG. 16, the first and second polycrystalline silicon layers are omitted.
  • FIG. 16 The structure of FIG. 16 is formed through the steps shown in FIGS. 17A to 17D.
  • arsenic (As) is ion-implanted into the third non-dove polycrystalline silicon layer (L3 and 207) formed on the interlayer insulating film 137.
  • the thickness of the polycrystalline silicon layer (L3 and 207) is about 100 nm to 200 nm, for example, 100 nm.
  • the acceleration voltage energy for ion implantation is in the range of 40 KeV to 70 KeV, and the dose is 3 XI 0 15 at ms Zcm 2 to lxl 0 16 atm s / cm 2 .
  • the arsenic concentration near the surface of the polycrystalline silicon layer (L3 and 207) is increased.
  • the resistance of the third-layer polycrystalline silicon must be reduced to such a degree that it can be used as wiring by the above-described ion implantation.
  • Figure 24 shows the correlation between the dose to polycrystalline silicon and the sheet resistance.
  • the sheet resistance is preferably 0.2 K ⁇ or less. Therefore, it is preferable that the dose of arsenic (As) to polycrystalline silicon be 3 ⁇ 10 15 at ms / cm 2 or more, as viewed from the perspective of FIG. If the dose exceeds 1 ⁇ 10 16 at ms / cm 2 , the ion implantation time is long and the ion implantation damage increases, so the dose is 1 ⁇ 10 16 at ms / cm 2 or less. Desirably.
  • FIG. 25 shows the relationship between the thickness of polycrystalline silicon and the sheet resistance.
  • the dose is 3 ⁇ 10 15 atms / cm 2 , it can be seen that the sheet resistance becomes 0.2 ⁇ or less when the thickness of the polycrystalline silicon is about 10 O nm.
  • an interlayer insulating film 147 having a thickness of about 20 to 30 nm is formed on the polycrystalline silicon layer (L3 and 207). Thereafter, an opening 149 is formed in a part of the interlayer insulating film 147.
  • a non-doped fourth polycrystalline silicon layer 167 having a thickness of about 20 to 40 nm is formed.
  • phosphorus ions are implanted into the entire surface of the polycrystalline silicon layer 167.
  • the accelerating voltage energy is about 3 O KeV to about 40 KeV, and the dose is about 1 ⁇ 10 12 atms / cm 2 to 5 ⁇ 10 13 atms / cm 2 .
  • a photoresist is applied, and the photoresist is processed by using a photolithography technique to form masks 169a and 169b.
  • the mask 169a is formed on the channel forming region of the load PMOS transistor (P2).
  • BF 2 is selectively implanted into the polycrystalline silicon layer 167 by ion implantation under the conditions of 30 keV to 40 KeV and 1 ⁇ 10 14 atms / cm 2 to lx 10 15 atms / cm 2 .
  • S source region
  • D drain region
  • P 2 a wiring region of the load PMOS transistor
  • the photoresist used as a mask for ion implantation is peeled off, a final protective film 139 is formed, a contact hole is formed in a part of the final protective film 139, and then a power supply (VDD) wiring 200 is formed. Then, the structure of FIG. 16 is completed.
  • VDD power supply
  • an insulating gate (G) is formed from polycrystalline silicon on a semiconductor substrate, and impurities are implanted by ion implantation using the gate (G) and a field oxide film (described as LOCOS) as a mask. Then, the source (S) and the drain (D) of the NMOS transistors 1, N2, T1, and T2 are formed.
  • reference numerals 1 to 5 and reference numerals 7 and 8 represent through holes.
  • a word line (WL) composed of a second polycrystalline silicon layer and a VSS (GND) line 202 also composed of a second polycrystalline silicon layer are formed.
  • a third polysilicon layer and a fourth polysilicon layer are formed, and a load PMOS transistor (TFT) is formed by using the method described with reference to FIGS. 17A to 17D.
  • TFT load PMOS transistor
  • FIG. 20 reference numerals 5 and 5, represent through holes.
  • Reference numbers 6 and 6 ' also represent through holes.
  • FIG. 21 bit lines BL 1 and BL 2 made of aluminum are formed.
  • FIGS. 22 and 23 The cross-sectional structure of the memory cell after the step of FIG. 21 is completed is shown in FIGS. 22 and 23.
  • FIG. 22 is a cross-sectional view of the memory cell of FIG. 21 along the line AA ′.
  • FIG. 23 is a cross-sectional view of the memory cell of FIG. 21 along the line BB ′.
  • the SRAM of this embodiment has a six-layer wiring structure using four layers of polycrystalline silicon wiring and two layers of aluminum wiring.
  • the source / drain layers (50, 51) of the NMOS transistor T2 are formed in the P-type well region 510.
  • P-type well region 5110 is formed in semiconductor substrate 500.
  • the gate 520a of the NMOS transistor T2 is composed of the first-layer polycrystalline silicon.
  • Reference numbers 520b and 520c are wirings composed of the first polycrystalline silicon layer, respectively.
  • ⁇ Also, reference numbers 530a, 530b, 530c, and 530d are wirings of the second layer.
  • 540 a, 540 b, 540 c, 540 d, and 540 e are the third polycrystalline silicon layers, respectively, and reference numbers 550 a, 550 b, and 550 c are four layers.
  • Reference numerals 320, 605, and 6110 denote interlayer insulating films
  • reference numeral 204 denotes a first-layer aluminum wiring constituting a bit line (BL1)
  • reference numeral 206 denotes a bit line.
  • reference numeral 300 is a second layer aluminum wiring.
  • Reference numeral 400 is a final protective film.
  • “THA” indicates a through hole for connecting the third polycrystalline silicon layer 540 a to the diffusion layer 50.
  • the source layer and the drain layer of the PMOS transistor P2 serving as the load of the flip-flop are formed in the fourth extremely thin polycrystalline silicon layer 550b. Further, the third polycrystalline silicon layer indicated by reference numeral 540 becomes a gate electrode of the PMOS transistor P2.
  • FIG. 26A Another structure that is effective in increasing the leakage current of a PN junction diode made of polycrystalline silicon is shown in FIG. 26A.
  • the PN junction diode of FIG. 26A is provided with an amorphous layer 750 in the N-type layer 93 near the PN junction surface to intentionally increase the leakage current.
  • Such a structure Diode 95 with granulation is crystalline properties of the PN junction surface is deteriorated and therefore, as shown in FIG. 2 6 B, having the characteristics as feed a large leakage current (reverse current) I R.
  • an insulating film 110 is formed on a semiconductor substrate 1000, and polycrystalline silicon layers 1200 and 1300 are formed on the insulating film 110.
  • an interlayer insulating film 1300 is formed, and subsequently, a mask 1400 made of a photo resist is formed.
  • argon (Ar) ions are implanted into a part of the polycrystalline silicon layer 1200 at a dose of lxl O at msZcm 2 or more. Due to this ion implantation, the crystal structure of the polycrystalline silicon is damaged, and a continuous amorphous layer 1450 is formed.
  • the ions to be ion-implanted are not limited to argon. If lxl 0 15 atms / cm 2 or more, the same effect can be obtained by ion implantation of rare gas such as krypton or oxygen, carbon, or nitrogen.
  • the recrystallization rate of the non-crystalline layer 1450 formed by these ion implantations is low, so that even if heat treatment is performed after the ion implantation, the non-crystalline layer 1450 is maintained for a long time, and thus is suitable for increasing the leak current. ing. Further, even in ion implantation using the mass number such as arsenic large ions, if dose IX 1 0 15 at ms / cm 2 or more, the same effect can be expected.
  • a non-doped polycrystalline silicon layer 1600 is formed on the interlayer insulating film 1300 and patterned. Subsequently, boron difluoride (BF) is selectively ion-implanted into the polycrystalline silicon layer 1600 to form a P-type layer.
  • This P-type layer includes a source layer of a thin film transistor (TFT), It becomes a drain layer or a wiring layer.
  • TFT thin film transistor
  • a final protective film 180 is formed, and a part of the final protective film 180 is removed to form a contact hole. Then, an aluminum electrode 170 is formed.
  • a semiconductor device having a multilayer wiring structure similar to the structure of FIG. 16 as shown in FIG. 31 can be obtained.

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Description

明 細 害
半導体装 及びその製造方法
[技術分野]
本発明は半導体装置およびその製造方法に関し、 特に、 多結晶シリコンの配線 を層間絶緣膜を介して積み重ねて構成される多層配線構造を具備する、 超 LS I およびその製造方法に関する。
[背景技術]
スタティ ック 'ランダム , アクセス ' メモリー (S t at i c Rand om Ac c e s s Memo ry; SRAM) のメモリセルは、 フリップフロップを 構成する一対の MO Sトランジスタと、 フリップフロッブの出力端とデータ線と の接続/非接続を制御する 2つの MO Sトランジスタ (トランスファーゲ一ト) と、 フリッブフ□ップの負荷となる 2つの高抵抗からなるのが一般的である。 しかし、 近年、 S RAMの高集積化が進むにつれて、 フリップフ Dップの負荷 となる 2つの高抵抗を、 薄い多結晶シリコン膜を用いて構成される 2つの MO S トランジスタで置き換えた構造のメモリセルが使用されるようになってきている。 —つのメモリセルは、 6個の MOSトランジスタで構成されることになる。
簿ぃ'多結晶シリコン膜を用いて形成された MO Sトランジスタ (Th in F i lm Tr ans i s t o r ; TFT) は、 層間絶緣膜上に形成された多結晶 シリコン膜に選択的に不純物を導入してソース層およびドレイン層を形成するこ とにより作成される。 また、 多結晶シリコン膜は、 配線層としても使用される。 つまり、 多層の薄膜多結晶シリコンは、 配線としても、 また TFTの構成要素 としても使用される。
一方、 L S Iの製造にあたっては、 製造工程数を少なくするために、 製造工程 を共用化する必要がある。 このような製造工程の共用化の要求の下で、 上述の多 層の薄膜多結晶シリコンを、 配線としても、 また T FTの構成要素としても使用 して微細な回路を構成すると、 やむを得ず、 電流経路中に不要な逆方向ダイォ一 ドが介在してしまうことがあることが、 本発明者の険討でわかった。
この場合、 電流経路中に介在する逆方向ダイオードは、 電流供給を妨げて回路 の特性を低下させることになる。 よって、 逆方向ダイオードのリーク電流を増大 させることにより、 所望の回路特性を実現するのに必要な電流供給ができるよう にする必要がある。
しかし、 逆方向ダイオードは、 多結晶シリコンの PN接合から構成され、 この ような PN接合のリーク電流特性については、 従来は何ら解析されておらず、 リ —ク電流を増大させるための適切な方法がなかった。
よって本発明の目的の一つは、 電流経路中に多結晶シリコンの PN接合ダイォ ード (逆方向ダイオード) が介在する場合に、 ダイオードのリーク電流、 つまり 逆方向に流れる電流を増大させて必要な電流供給能力を実現するための、 基本的 な半導体製造技術を実現することにある。 また、 他の目的な超高集積かつ高性能 な半導体装置を提供することにある。
[発明の開示]
本発明では、 薄膜の多結晶シリコンを、 配線としても、 TFT (Thin F i lm T rans i s t o r) の構成要素としても使用する微細な半導体装置 において、 多結晶シリコンからなる電流経路中に逆方向の接合ダイォードが介在 する場合に、 その逆方向ダイオードのリーク電流を増大させ、 必要な電流供給能 力を確保する。 リーク電流の増大は、 多結晶シリコンからなるダイオードの P N 接合面の濃度勾配を急峻としたり、 あるいは接合面近傍を非結晶化することによ つて実現される。
例えば、 大規模な SRAMのメモリセルとして、 フリ ップフロップの負荷とし て薄膜多結晶シリコンからなる TFTを用いたタイブのセルを用いる場合にも、 逆方向ダイォードを絰由して多数のメモリセルに十分な電流供給ができる。 これ により、 超高集積のメモリ I Cが実現される。
本発明の半導体装置は、 所定の厚みを有する第 1導電型の第 1の多結晶シリコ ン層と、 その第 1の多結晶シリコン層に接続され、 かつ、 その第 1の多結晶シリ コン層よりも厚みが薄い第 2導電型の第 2の多結晶シリコン層とにより構成され る p N接合ダイオードを有し、 その第 1の多結晶シリコン層内における第 1導電 型不純物の厚み方向の濃度分布は、 その第 2の多結晶シリコンとの接合面の近傍 でピークを有するような分布となっている。 多結晶シリコンの P N接合ダイォードは、 その接合面の濃度勾配を急峻とする と、 逆バイアス電圧の増大に伴いリーク電流が急激に増加するようになる。 この 現象を利用して P N接合ダイォードに大きなリーク電流を生じさせ、 これにより、 負荷回路に必要な電流を供給する。
また、 本発明の好ましい一つの態様では、 電圧 (電流) 供給用の導体脣が、 厚 い N型層に接続され、 その N型層に薄い P型層が接続され、 その P型層に負荷回 路が形成されている。
N型層の厚みが厚いゆえに、 導体層との良好な電気的接続が可能である。
また、 本発明の好ましい一つの態様では、 多結晶シリコン層の N型ドーパント として砒素 (A s ) を用いる。
また、 本発明の半導体装置の製造方法の一つの好ましい態様は、
半導体基板上に第 1の絶縁層を形成する工程と、 その第 1の絶縁層上に所定の 厚みをもつ、 ノンドープの第 1の多結晶シリコン層を形成する工程と、 その第 1 の多結晶シリコン層内における不純物の厚み方向の濃度分布がその第 1の多結晶 シリコン層の表面近傍でビークをもつような分布となるように、 その第 1の多結 晶シリコン層内に N型不純物をイオン打ち込みにより導入する工程と、 その第 1 の多結晶シリコン層上に第 2の絶縁層を形成する工程と、 その第 2の絶縁層の一 部に開口部を形成して前記第 1の多結晶シリコン層の表面の一部を露出させるェ 程と、 その第 2の絶縁層上に、 その開口部を介してその第 1の多結晶シリコン層 に接続され、 その第 1の多結晶シリコンよりも薄く、 かつ P型である第 2の多結 晶シリコン層を形成する工程と、 その第 2の多結晶シリコン層上に第 3の絶縁層 を形成する工程と、 その第 2および第 3の絶縁層を貫通する開口部を形成して、 その第 2の多結晶シリコン層の表面を露出させる工程と、 その第 3の絶縁層上に、 その第 2および第 3の絶縁層を貫通する開口部を介してその第 2の多結晶シリコ ン層に接続される導体層を形成する工程と、 を有する。
ノンドープの多結晶シリコン層にイオン打ち込みにより不純物を導入するため、 多結晶シリコン層の表面近傍に不純物濃度のビークがくるように正確に制御が可 能である。 よって、 P N接合ダイオードの接合面の不純物濃度の勾配が急峻とな り、 リーク電流が増大する。 また、 本発明の好ましい一つの態様では、 厚い多結晶シリコン層の厚みは 10 0〜200 nmの範囲にあり、 その厚い多結晶シリコン層に砒素 (As) をィォ ン打ち込みする際の加速電圧エネルギーは 40 K eV〜70 K eVであり、 かつ ドーズ量は 3 1015a t ms/cm2〜 l x 1 016 a t ms/ cm2の範囲であ o
また、 本発明の半導体装置の一つの好ましい態様では、
半導体基板上に設けられた第 1の絶縁層と、 その第 1の絶縁層上に形成され、 所定の厚みを有し、 かつその表面の一部が選択的に非結晶状態となっている、 N 型の第 1の多結晶シリコン層と、 その第 1の多結晶シリコン層上に形成され、 か つその第 1の多結晶シリコン層の前記非結晶状態となっている領域に対応した箇 所に開口部が設けられている第 2の絶縁層と、 その第 2の絶縁層上に形成され、 その開口部を介して前記第 1の多結晶シリコン層に接続され、 その第 1の多結晶 シリコン層よりも薄い、 P型の第 2の多結晶シリコン層と、 その第 2の多結晶シ リコン層上に形成された第 3の絶縁層と、 その第 3の絶縁膜上に形成され、 かつ その第 2および第 3の絶縁層を貫通して形成された開口部を介してその第 1の多 結晶シリコン層に接続された導体層と、 その第 2の多結晶シリコン層に電気的に 接続される負荷回路と、 を有し、 その導体層から、 その第 1および第 2の多結晶 シリコン層によって構成されている逆方向の接合ダイオードを経由して、 その負 荷回路へと電流を供給する。
多結晶シリコンの PN接合ダイォードの接合面近傍を非結晶状態とすることに より、 リーク電流が増大する。
また、 PN接合ダイオードの接合面近傍の非結晶状態は、 多結晶シリコン層へ の選択的な高濃度のイオン注入により実現可能である。 多結晶シリコン層へのィ オン注入のドーズ量は、 望ましくは、 1 X 1015a t ms/cm2以上である。 また、 本発明の半導体装置の一つの好ましい態様は、
複数の、 1対のビッ トラインと、 各々の 1対のビッ トライン間に接続され、 か つ共通のヮ一ド線により駆動される複数のメモリセルと、 その複数のメモリセル に電流供給するための、 共通の電流経路と、 前記共通の電流経路に介在する、 逆 方向ダイオードと、 を有し、 その逆方向ダイオードは、 異なる導電型の多結晶シ リコンを接続して構成されている接合ダイオードである。
また、 本発明の半導体装置の一つの好ましい態様は、
複数の、 1対のビッ トラインと、 各々の 1対のビッ トライン間に接続され、 か つ共通のヮ一ド線により駆動される複数のメモリセルと、
その複数のメモリセルに電源電圧の供給を行うための電源ラインと、
その電源ラィンに接続され、 その複数のメモリセルに電流を供給するための共 通の電流経路と、
その共通の電流経路に介在する、 逆方向ダイオードと、
その共通の電流経路と前記メモリセルのそれそれとを接続する配線層と、 を有 し、
そのメモリセルの一つは、 フリップフ口ップを構成する 1対の N型の絶縁ゲ一 卜型電界効果トランジスタと、 前記フリップフ口ップの 2つの出力端のそれそれ と 1対のビッ 卜ラインのそれそれとの間に設けられた、 トランスファーゲートと なる 1対の N型の絶縁ゲート型電界効果トランジスタと、 前記フリップフ口ッブ の出力端と前記トランスファ一ゲ一卜となる絶縁ゲート型電界効果トランジスタ との共通接続点と、 電源ラインとの間に設けられた前記フリップフロッブの負荷 となる一対の P型の絶縁ゲート型電界効果トランジスタと、 で構成されており、 前記フリップフロップを構成する 1対の N型の絶縁ゲート型電界効果トランジ ス夕のソース層, ドレイン層および前記トランスファーゲートとなる 1対の N型 の絶縁ゲ一ト型電界効果トランジス夕のソース層, ドレイン層は半導体基板内に 形成された不純物層であり、
また、 前記フリッブフ口ップの負荷となる一対の P型の絶縁ゲート型電界効果 トランジスタのソース (S ) , ドレイン (D ) は、 半導体基板上に形成された第 n層目 (nは 2以上の自然数) の P型の多結晶シリコン層により構成され、 かつ、 前記ソース ( S ) に連続して延在する前記第 n層目の P型の多結晶シリコン層は、 前記共通の電流経路と前記メモリセルのそれそれとを接続するための配線として、 および前記共通の電流供給経路の一部を構成する配線としての役割を果たし、 また、 前記 1対のビッ トラインおよび前記共通の電流経路は共に、 前記第 n層 目の多結晶シリコン層よりも上位の導体層であり、 前記 1対のビッ トラインと、 前記トランスファーゲートとなる 1対の N型の絶 縁ゲー卜型電界効果トランジスタのドレイン層とは、 第 (n— 1 ) 層目の N型の 多結晶シリコン層を用いて構成される、 第 1の中継配線によって相互に接続され ており、
また、 前記配線としての役割を果たす前記第 n層目の P型の多結晶シリコン層 と前記電源ラインとは、 第 (n— 1 ) 層目の N型の多結晶シリコン層を用いて構 成される第 2の中継配線によって相互に接続され、 これにより、 前記共通の電流 経路中に逆方向ダイオードが形成されており、
前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シリコン 層の厚みは、 前記配線としての役割を果たす前記第 n層目の P型の多結晶シリコ ン層の厚みよりも厚く、
かつ、 前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シ リコン層の、 前記逆方向ダイォードが形成される領域における N型不純物の厚み 方向の濃度分布は、 前記逆方向ダイォードの接合面の近傍でビークを有するよう な分布となっていることを特徴とする。
S R A Mのメモリセルにおいて、 ビッ トラインゃ電源ラインはアルミ二ユウム 等の厚い導体層からなる最上位の配線であり、 それらのラインを直接にトランジ ス夕に接続することは困難である。 よって、 ビッ トラインや電源ラインを一旦、 ( N— 1 ) 層目の厚い多結晶シリコンからなる中継配線に接続し、 その中継配線 をトランジスタに接続する構成をとる。 これにより、 ビッ トラインおよび電源ラ インのトランジス夕への接続構造が共通化され、 製造プロセスが簡素化される。 この場合、 ビヅ トラインに接続されるトランジスタの導電型と、 電源ラインに 接続される トランジス夕の導電型とが異なる場合、 どちらかのラインの接続経路 中に逆方向ダイオードが介在することになる。 しかし、 接合面の急峻な不純物濃 度分布によってダイオードのリーク電流が増大しており、 よって、 この場合でも 十分な電流供給が可能である。
また、 本発明の好ましい一つの態様では、 中継配線を構成する第 (n— 1 ) 層 目の N型の多結晶シリコン層の N型不純物として、 砒素 (A s ) を用いるのが望 ましい。 また、 本発明の好ましい一つの態様では、 中継配線を構成する第 (n— 1 ) 層 目の N型の多結晶シリコン層に砒素 (As) をイオン打ち込みする際の加速電圧 エネルギーは、 40 K e V〜 70 K e Vであり、 かつドーズ量は 3 x 1015 a t msZcm2〜l x 1016 a t m s / c m2の範囲であることが望ましい。
また、 本発明の好ましい一つの態様では、 中継配線を構成する第 (n— 1 ) 層 目の N型の多結晶シリコン層の厚みは 100〜 200 nmの範囲にあり、 また、 第 n層目の P型の多結晶シリコン層の厚みは、 中継配線を構成する第 (n— 1) 層目の N型の多結晶シリコン層の厚みの半分以下となっている。
第 n層目の P型の多結晶シリコン層の厚みは、 多層配線の平坦性を保っために 厚くすることはできない。 一方、 中継配線を構成する第 (n— 1) 層目の N型の 多結晶シリコン層の厚みは、 加工精度を確保し、 かつ配線抵抗を小さくするため にあまり薄くすることができない。 したがって、 中継配線を構成する第 (n— 1 ) 層目の N型の多結晶シリコン層の厚みは、 第 n層目の P型の多結晶シリコン層の 厚みの 2倍以上必要である。
[図面の簡単な説明]
図 1Aは、 本発明の半導体装置で使用される、 多結晶シリコンからなる PN接 合ダイォードの一例の特徴を説明するための図であり、 図 1 Bは図 1 Aのダイォ —ドの等価回路図であり、 図 1 Cは図 1A, 図 1 Bに示されるダイオードの電圧 •電流特性を示す図であり、
図 2は、 多結晶シリコンからなる PN接合ダイオードの電圧 '電流特性が、 ド 一パントやその濃度を変化させることでどのように変化するかを示す図であり、 図 3はイオン打ち込み後の、 多結晶シリコン層内における、 リン (P) と砒素 (As) のそれそれの濃度分布を示す図であり、
図 4は本発明の半導体装置の要部構成の一例を示す、 デバイスの断面図であり、 図 5〜図 12はそれそれ、 図 4に示される半導体装置の製造方法の一例を説明 するための、 各工程毎のデバイスの断面図であり、
図 13は、 本発明の第 2の実施例である SRAMの要部構成を示す図であり、 図 14は、 図 13に示される S RAMの要部を抜き出して示す図であり、 図 15は、 SRAMのメモリセルを構成する層を説明するための図であり、 図 1 6は、 図 1 3の S R A Mの一部の構造を示すデバイスの断面図であり、 図 1 7 Aは図 1 6に示されるデバイスを製造するための第 1の工程を示すデバ イス断面図であり、 図 1 7 Bは第 2の工程を示すデバイス断面図であり、 図 1 7 Cは第 3の工程を示すデパイス断面図であり、 図 1 7 Dは第 4の工程を示すデバ イス断面図であり、
図 1 8〜図 2 1はそれそれ、 S R A Mのメモリセルの製造工程毎のレイァゥト パターンを示す図であり、
図 2 2は、 図 2 1に示される工程の終了後における、 メモリセルの A— A, 線 に沿う断面図であり、
図 2 3は、 図 2 1の工程終了後における、 メモリセルの B— B ' 線に沿う断面 図であり、
図 2 4は、 多結晶シリコン層へのイオン打ち込み量 (ドーズ量) とシート抵抗 との関係を示す図であり、
図 2 5は、 多結晶シリコン層の厚みとシート抵抗との関係を示す図であり、 図 2 6 Aは、 本発明の半導体装置で使用される、 多結晶シリコンからなる P N 接合ダイオードの他の例の特徴を説明するための図であり、 図 2 6 Bは、 図 2 6 Aのダイォードの等価回路図であり、
図 2 7〜図 3 0は、 本発明の半導体装置の製造方法の他の例を説明するための、 各工程毎のデバイスの断面図であり、
図 3 1は、 図 2 7〜図 3 0に示される製造方法を用いて製造された、 多層配線 構造を有する半導体装置の断面構造の一例を示す図である。
[発明を実施するための最良の形態]
(実施例 1 )
本発明の半導体装置は、 図 1 Aに示すような、 異なる導電型の多結晶シリコン 層 9 1および 9 2を接合して構成された P N接合ダイオード 9 0 (図 1 B参照) を具備する。 そして、 その P N接合ダイオードの大きなリーク電流 Iを利用して、 電源から負荷回路へと電流を供給する。
P型の多結晶シリコン層 9 1の層厚 L 1は薄く、 N型の多結晶シリコン層 9 2 の層厚 L 2は厚く、 L l≤ ( 1 / 2 ) - L 2の関係が成立する。 また、 接合面近 傍の不純物濃度が高く、 かつ図 1 Aの左側に示されるように、 多結晶シリコン層 9 1および 92のそれそれにおいて、 接合面近傍で不純物濃度がビークをもつよ うな不純物濃度分布となっている。
P型の多結晶シリコン層 9 1の層厚 L 1が薄すぎるために、 厚み方向の P型不 純物の濃度分布を正確に制御できない場合には、 厚い N型多結晶シリコン層 92 における N型不純物の濃度を、 接合面近傍で高めることが、 特に重要となる 本発明者の検討によると、 接合面近傍で不純物濃度が高く、 不純物の濃度勾配 が急峻な場合に、 多結晶シリコンの接合ダイオードはリーク電流が増大する。 つ まり、 「リーキーなダイオード」 となる。 急峻な濃度勾配をもつ多結晶シリコン の接合ダイォードの電圧 ·電流特性が図 1 Cに示される。 この図からわかるよう に、 このダイオードは、 逆電圧を例えば V 1から V 2へと増大させると、 リーク 電流は I 1から 1 2へと急激に増加する特性を示す。 つまり、 常時、 一種のブレ —クダウン状態となっているのであり、 本明細書では、 この状態を 「ソフ トブレ ークダウン状態」 と呼ぶことにする。
このような、 接合面近傍における不純物濃度に依存したリーク電流特性は、 通 常の単結晶シリコンの PN接合ダイォードではみられないものであり、 多結晶シ リコン固有の特性と考えられる。
図 2に、 図 1に示される多結晶シリコンの PN接合ダイォードの鼋圧■電流特 性の実測値の一例を示す。
図 2では、 N型多結晶シリコン層 92の N型不純物としてリン (P) を用いた 場合の特性と、 砒素 (As) を用いた場合の特性とが併記されている。
リンと砒素は共にイオン注入法により多結晶シリコン層内に導入されたもので ある。 イオン注入は、 リンについては 35 K e Vの加速電圧エネルギーのもとで 行なわれ、 砒素については 70 K e Vの加速電圧エネルギーの下で行われた。 ィ オン打ち込みの際のドーズ量は、 砒素およびリンを用いた場合共に、 3 x l 015 a t ms/cm2、 5 x l 015a t ms/cm2 1 x 1016 a t m s / c m2の 3 条件で行なっている。
その結果、 ドーズ量が多い方がリーク電流が増大し、 また、 リンよりも砒素の 方がリーク電流を増大させる効果が高いことがわかった。 例えば、 印加電圧が (一 0. 2 V) の時、 図 2から明らかなように、 n型不純物としてリンを導入し た場合よりも砒素を用いた場合の方が、 より多くのリーク電流 (逆方向電流) が 流れている。 これにより、 不純物としてはリンよりも砒素が好ましいことがわか る。
さらに、 砒素のドーズ量が、 上述の 3 X 1015a t ms/cm2〜: L X 1016a t ms/c m2の範囲内であるならば、 多くの逆方向電流を得るのに適する安定し た特性曲線が得られることもわかった。 ドーズ量が 3 x l 015atms/cm2よ り少ないと、 多結晶シリコン層の抵抗が急激に増加し、 配線による電圧降下が大 きくなるため、 充分な電流を供給することができなくなる。 砒素のドーズ量が 1 X 1016a t ms/cm2より多くなると、 イオン注入時間が長くなり、 半導体装 置の製造効率が低下する。
図 3は、 40 K e Vの加速電圧エネルギーで砒素とリンを多結晶シリコン層に イオン打ち込みし、 その後、 900°Cで 30分の熱処理を施した場合の、 膜厚方 向 (表面を基準とした場合の深さ方向) における不純物の濃度分布を示す図であ る o
図中、 点線はリン (P) の分布を示し、 実線は砒素 (As) の分布を示す。 砒 素の方が、 多結晶シリコン層の表面近傍の濃度が高いことがわかる。 つまり、 砒 素の場合、 表面近傍でビークを持つ濃度分布となる。
これは、 砒素の方がリンに比べて質量数が大きく、 浅いイオン打ち込みが可能 であること、 かつ、 拡散係数も砒素の方が小さく、 熱処理が施されても、 砒素の 多結晶シリコン層内への拡散は、 リンの拡散よりも抑制されるためである。
したがって、 N型不純物としてリンを用いた場合よりも、 高濃度かつ急峻な濃 度勾配をもつ PN接合を形成できる。 したがって、 より リーキーなダイオードが 得られ、 したがって、 低い電圧印加で大きな逆方向電流が得られるようになる。 よって、 P N接合の逆方向電流 (リーク電流) を用いた電源電圧の供給能力が 改善され、 低消費電力、 低電圧動作の可能な多結晶シリコン多層配線構造を有す る半導体装置を実現できる。
また、 以上の例では、 厚い N型多結晶シリコン層 92の接合面近傍における不 純物濃度を高める場合について述べたが、 薄い P型多結晶シリコン層 9 1の接合 面近傍における不純物濃度も同様に高めた方が、 より リーク電流が増大する。 イオン打ち込み際の P型のドーパントとしては、 ボロン (B) よりは 2フヅ化 ボロン (BF2) を使用するのが望ましい。 2フヅ化ポロン (BF2) の方が質量 数が大きく、 砒素 (As) と同様に、 接合面近傍への集中的なイオンの打ち込み がより容易となるからである。
(実施例 2)
本発明の半導体装置の第 2の実施例の要部構成が図 4に示される。
この半導体装置は、 単結晶半導体基板 100と、 絶縁膜 1 10と、 N+型の第 1 の多結晶シリコン層 120と、 第 1の層間絶縁膜 132と、 P+型の第 2の多結晶 シリコン層 130と、 第 2の多結晶シリコン層 140と、 鼋源鼋圧 (VDD) 供 給用のアルミ二ユウム (AL) 電極 150と、 負荷回路 200 a, 200bとか らなっている。
N+型の第 1の多結晶シリコン層 120は膜厚が例えば、 100 nm〜 200 η m程度であり、 例えば、 l O Onmである。 また、 図 4の左側に示すように、 第 1の多結晶シリコン層 120の表面近傍において砒素 (As) 濃度が高められて いる。 図 4において、 参照番号 134は、 砒素の濃度が高い領域を示す。 図 4に おいて、 第 1の多結晶シリコン層 120中、 砒素の濃度が高い領域 134は太い 点線で描かれている。
P+型の第 2の多結晶シリコン層 130の膜厚は 20〜40 nm程度、 例えば、 30 nmである。
負荷回路 200 a, 200 bは、 P +型の第 2の多結晶シリコン層 130に接続 されている。
電流 Ικは、 アルミ二ユウム ( A L) 電極 150, 第 1の多結晶シリコン層 12 0 , P N接合ダイオード 90 , 第 2の多結晶シリコン層 130を経由して流れる。 負荷回路 200 a, 200 bは、 電流 I 3, I 4がそれそれ供給される。
アルミ二ユウム (AL) 電極 150を、 P+型の第 2の多結晶シリコン層 130 に直接には接続できない。 これは、 P,型の第 2の多結晶シリコン層 130があま りに薄すぎるために、 コンタク 卜ホール形成のための層間絶縁膜のエッチングを 行うと、 第 2の多結晶シリコン層 130もエッチングされてしまい、 第 2の多結 晶シリコン層 1 30自体に貫通孔が生じてしまうからである。
本実施例の場合も、 実施例 1で説明したとおり、 逆方向ダイオード 90のリ一 ク電流は大きく、 したがって、 負荷回路 200 a, 200 bに十分な電流供給が 可能である。
次に、 図 5〜図 1 2を用いて、 図 4の構造の製造方法を説明する。
(工程 1 )
まず、 図 5に示すように、 半導体基板 1 00の表面を熱酸化して酸化膜 1 1 0 を形成し、 次に、 ノンドープの第 1の多結晶シリコン層 1 20を形成する。 第 1 の多結晶シリコン層 1 20の厚みは 1 00 nm〜 200 nm程度、 例えば、 10 0 nmである。 酸化膜 1 10は C V D法によっても形成可能である。
(工程 2)
次に、 図 6に示すように、 ノンドープの第 1の多結晶シリコン層 1 20に砒素 (As) イオンを打ち込む。 イオン打ち込みする際の加速電圧エネルギーは、 4 O K e V〜7 OK eVの範囲にあり、 かつドーズ量は 3 x l 015a tms/cm 2〜: I X 1 016a t ms/c m2の範囲である。 この場合、 第 1の多結晶シリコン 層 1 20の表面近傍の砒素濃度が高められる。
(工程 3)
次に、 図 7に示すように、 第 1の多結晶シリコン層 1 20をパターニングする c 続いて、 S i H4と 02を反応させる C VD法により 20〜30 nm程度の膜厚か らなる層間絶縁膜 1 35を形成する。
その後、 層間絶縁膜 135の一部を異方性ドライエッチングにより選択的に除 去し、 開口部 1 36を形成する。 これにより、 第 1の多結晶シリコン層 1 20の 表面の一部が露出される。
(工程 4)
次に、 図 8に示すように、 ノンドープの第 2の多結晶シリコン層 1 30を形成 する。 第 2の多結晶シリコン層 1 30の厚みは 20〜4 O nm程度、 例えば、 3 0 nmである。
(工程 5)
次に、 図 9に示すように、 第 2の多結晶シリコン層 1 30の全面にニフッ化ボ ロン (BF2) をイオン打ち込みする。 イオン注入の加速電圧エネルギーは 30〜 40 K eVであり、 ドーズ量は、 1 X 1 014a t msZc m2〜 1 X 1015a t m s/cm2程度である。
(工程 6)
次に、 図 1 0に示すように、 第 2の多結晶シリコン層 1 30をパターニングす る。
(工程 7)
次に、 図 1 1に示すように、 第 2の層間絶縁膜 140を形成する。
(工程 8)
次に、 図 1 2に示すように、 第 1の層間絶縁膜 1 30および第 2の層間絶縁膜 1 0の一部を貫通する開口部 142を形成し、 第 1の多結晶シリコン層 1 20 の表面の一部を露出させる。
(工程 9)
続いて、 図 4のように、 アルミ二ユウム電極 1 50を形成する。 その後、 第 2 の多結晶シリコン層 1 30に負荷回路 200 a, 200 bを接続して、 半導体デ バイスが完成する。
(実施例 3 )
図 13〜図 23を用いて、 本発明の一実施例である S RAMについて説明する。 (SRAMの構成)
図 1 3に示すように、 本実施例の SRAMの 1つのメモリセルは、 フリップフ 口ップを構成する 2つの NMO S トランジスタ (N l〜N2 n) と、 フリップフ 口ップの負荷を構成する 2つの PMO S トランジスタ (P l〜P 2 n) と、 トラ ンスファーゲートを構成する 2つの NMO S トランジスタ (T l〜T 2 n) とで 構成される。
トランスファーゲートを構成する各 NMO S トランジスタ (Τ 1〜Τ 2 η) の ゲートは、 共通のワード線 WLに接続されている。 また、 トランスファーゲート を構成する NMO S トランジスタ (Τ 1〜Τ 2 η) のドレインはそれそれ、 対応 するビッ ト線 (B L 1〜: BL 2 n) に接続されている。
各メモリセル M 1〜Mnは、 電源ライン 200から、 中継配線 L 3、 共通の電 源供給用配線 L4を介して電流 (I B l〜I Bn) の供給を受ける。 中継配線 L 3と、 共通の電源供給用配線 L 4との間に逆方向ダイォ一ド 9 1が介在している。 ビヅ 卜線 (BL 1〜: BL 2 n) および電源ライン 200はアルミ二ユウム (A L ) からなる。
(メモリセルと電流供給経路の具体的構成)
図 14に、 図 13のメモリセル (Ml) の一部とメモリセル (Ml) への電流 供給経路の構成が、 より詳しく示されている。
フリ ッブフ口ヅブの負荷となる PMO Sトランジスタ (P 2) のソースおよび 共通の配線 (L4) と、 電源ライ ン 200とは、 中継配線 (L 3) を介して接続 されている。
PMOSトランジスタ (P 2) のソース (S) および共通の配線 (L4) は、 P+型の 4層目の多結晶シリコンからなり、 中継配線 (L3) は N+型の 3層目の 多結晶シリコンからなる。 よって、 共通の配線 (L4) は中継配線 (L3) との 接続点において、 逆方向ダイオード 91が形成される。
一方、 ビッ ト線 (BL 2) と、 トランスファーゲートを構成する NM OSトラ ンジス夕 (T 2) のドレイン (L 1 ) も同様に、 中継配線 (L 2) を介して接続 されている。 NM0Sトランジスタ (T2) の ドレイン (L 1 ) は半導体基板中 に形成された N,拡散層から構成され、 中継配線 (L2) は N+型の 3層目ポリシ リコンで形成されている。
注目すべきは、 アルミ二ユウムからなるビッ ト線 (BL 2) と NM0Sトラン ジス夕 (T2) とを、 「3層目ポリシリコンからなる中継配線 (L2) 」 を経由 して接続し、 同様に、 アルミ二ユウムからなる電源ライン 200と PMOSトラ ンジス夕 (P 2) とを、 「3層目ポリシリコンからなる中継配線 ( L 2 ) 」 を絰 由して接続していることである。 つまり、 アルミ二ユウム配線と トランジスタと の接続構造 (図 14において参照番号 K 1, K 2で示されるている箇所の構造) が共通化されているのであり、 この構造の共通化により、 製造プロセスが簡素化 される。
しかし、 この構造の共通化に起因して、 上述の不要な逆方向ダイオード 91が 形成されてしまう。 よって、 この逆方向ダイオード 91のリーク電流 I を増大さ せ、 各メモリセルに十分な電流を供給する必要がある。 但し、 逆方向ダイオード 9 1のリーク電流 Ιχを増大させるためだけの工程を、 別途追加するのは、 SRA Μの製造プロセスを複雑化させるため好ましくない。 そこで、 本実施例では、 実 施例 1および実施例 2で説明した構造を利用して、 製造プロセスの複雑化を招く ことなく、 逆方向ダイオード 9 1のリーク電流 I Xを増大させる。 本発明の構造を 用いれば、 リーク電流 Ιχは 1 X 1 0— 11〜: I X 1 0—12 ( Α) オーダーとなる。 こ の電流量は、 一本のヮ一ド線に接続された多数のメモリセルに必要な電流を供給 するに足る量である。
(メモリセルの要部の製造工程)
本実施例の一つのメモリセルが、 どのような層によって構成されているかが図 1 5に示される。 図 1 5において、 「G」 はゲートを示し、 「S」 をソースを示 し、 「Dj はドレインを示す。 また、 図 1 5において、 後述する製造工程の理解 を容易化するために、 必要な部分に新たに参照番号を付してある。
図 1 5の、 負荷 PMOSトランジスタ (P 2) と、 共通配線 (L 4) と、 中継 配線 (L 3) の製造工程を図 1 6および図 1 7八〜図 1 7 Dを用いて説明する。 負荷 PMO S トランジスタ (P 2) , 共通配線 (L 4) , 中継配線 (L 3) の 半導体装置としての構造が図 1 6に示される。 図中、 参照番号 207は、 負荷 P MO S トランジスタ (P 2 ) のゲ一卜 (G) となる、 3層目の多結晶シリコン層 である。 参照番号 1 37, 1 39は層間絶縁膜である。 なお、 図 1 6では、 1層 目, 2層目の多結晶シリコン層は省略されている。
図 1 6の構造は、 図 1 7 A〜図 17 Dに示される工程を経て形成される。
(工程 1 )
まず、 図 1 7 Aに示すように、 層間絶縁膜 1 37上に形成されたノンドーブの 3層目の多結晶シリコン層 (L 3および 207 ) に、 砒素 (A s) をイオン打ち 込みする。
多結晶シリコン層 (L 3および 207 ) の厚みは 1 00 nm〜200 nm程度、 例えば、 1 00 nmである。
また、 イオン打ち込みする際の加速電圧エネルギーは、 40 KeV〜70 K e Vの範囲にあり、 かつドーズ量は 3 X I 015a t msZcm2〜 l x l 016 a t m s/cm2の範囲である。 これにより、 多結晶シリコン層 (L 3および 207 ) の 表面近傍の砒素濃度が高められる。
一方、 3層目の多結晶シリコンは配線層としても使用されるため、 上述のィォ ン打ち込みにより、 3層目の多結晶シリコンは、 配線として使用可能な程度に低 抵抗化されなければならない。 図 24に、 多結晶シリコンへのドーズ量とシート 抵抗との相関関係を示す。 配線として使用するためには、 シート抵抗は 0. 2 K Ω以下が望ましい。 よって、 図 24のデ一夕からみて、 多結晶シリコンへの砒素 (As) のドーズ量は 3 X 1 015a t ms/cm2以上であることが望ましい。 ま た、 ドーズ量が 1 X 1 016a t ms/cm2を越えるとイオン注入時間が長く、 ま た、 イオン注入ダメージも増大するため、 ドーズ量は 1 X 1016a t ms/cm 2以下であることが望ましい。
また、 図 2 5には、 多結晶シリコンの厚みとシート抵抗との関係が示される。 ドーズ量を 3 x 1 015a tms/cm2とした場合、 多結晶シリコンの厚みが 1 0 O nm程度で、 シート抵抗が 0. 2 Κ Ω以下となることがわかる。
(工程 2)
次に、 図 1 7 Bに示すように、 多結晶シリコン層 (L 3および 207) 上に 2 0〜 30 nm程度の膜厚からなる層間絶縁膜 1 47を形成する。 その後、 層間絶 縁膜 147の一部に開口部 149を形成する。
(工程 3)
次に、 図 1 7 Cのように、 20〜40 nm程度の膜厚からなるノンドープの 4 層目の多結晶シリコン層 1 67を形成する。 続いて、 多結晶シリコン層 1 67の 全面にリンイオンを注入する。 加速電圧エネルギーは 3 O KeV〜40K eV程 度であり、 ドーズ量は、 1 X 1012 a t m s / c m2〜 5 X 1 013 a t m s / c m 2程度である。
(工程 4)
次に、 図 1 7 Dに示すように、 フォトレジス トを塗布し、 フォトリソグラフィ 一技術を用いてフォ トレジス トを加工し、 マスク 16 9 a, 1 6 9 bを形成する。 マスク 1 69 aは、 負荷 PMO S トランジスタ (P 2 ) のチャネル形成領域上に 形成される。 そして、 イオン注入法により、 BF2を、 30keV〜40KeV、 1 x 101 4atms/cm2〜l x 1015 a t m s / c m2の条件で、 多結晶シリコン層 16 7に選択的に注入する。 これにより、 負荷 PMOSトランジスタ (P 2) のソー ス領域 (S) , ドレイン領域 (D) ならびに、 配線領域を形成する。
(工程 5 )
その後、 イオン注入のマスクとして用いたフォトレジス トを剥離し、 最終保護 膜 139を形成し、 その最終保護膜 139の一部にコンタク トホールを形成し、 続いて、 電源 (VDD) 配線 200を形成して、 図 16の構造が完成する。
(メモリセルの製造工程の具体例)
図 15に示される一つのメモリセルが、 どのようにして製造されるかを図 18 〜図 2 1を用いて説明する。
(工程 1 )
図 18に示されるように、 半導体基板上に多結晶シリコンから絶縁ゲート (G) を形成し、 このゲート (G) およびフィールド酸化膜 (LOCOSと記載される) とをマスクとしてイオン打ち込みにより不純物を導入し、 NMOSトランジスタ 1 , N 2 , T 1 , T2の各ソース (S) , ドレイン (D) を形成する。 図 18 において、 参照番号 1〜 5および参照番号 7および 8は、 スルーホールを表す。
(工程 2 )
図 19に示すように、 2層目多結晶シリコン層からなるワード線 (WL) と、 同じく 2層目多結晶シリコン層からなる V S S (GND) 線 202を形成する。
(工程 3)
図 20に示すように、 3層目多結晶シリコン層および 4層目多結晶シリコン層 を形成し、 図 17 A〜図 17 Dを用いて説明した方法を用いて、 負荷 PMOSト ランジス夕 (TFT) P 1および P 2を形成する。 図 20において、 参照番号 5 および 5, はスルーホールを表す。 また、 参照番号 6および 6' もスルーホール を表す。
(工程 4)
次に、 図 2 1に示すように、 アルミ二ユウムからなるビッ ト線 BL 1, B L 2 を形成する。 図 2 1の工程完了後のメモリセルの断面構造が図 22および図 23に示される, 図 22は、 図 2 1のメモリセルの A— A' 線に沿う断面図である。 また、 図 23 は、 図 2 1のメモリセルの B— B' 線に沿う断面図である。 図 22および図 23 からわかるように、 本実施例の SRAMは、 4層の多結晶シリコン配線および 2 層のアルミ二ユウム配線を用いた、 6層配線構造を有している。
図 22および図 23に示すように、 NMO S トランジスタ T 2のソース · ドレ イン層 ( 50 , 5 1 ) は、 P型ゥエル領域 5 1 0内に形成されている。 P型ゥェ ル領域 5 1 0は半導体基板 500内に形成されている。 また、 NMO S トランジ ス夕 T 2のゲート 520 aは 1層目多結晶シリコンで構成される。 また、 参照番 号 520 b, 520 cはそれそれ、 1層目多結晶シリコン層からなる配線である < また、 参照番号 530 a, 530 b, 530 c , 530 dはそれそれ、 2層目 多結晶シリコン層であり、 参照番号 540 a, 540 b, 540 c, 540 d , 540 eはそれそれ、 3層目多結晶シリコン層であり、 参照番号 550 a, 55 0 b, 550 cは 4層目多結晶シリコン層である。 また、 参照番号, 320 , 6 05 , 6 1 0は層間絶縁膜であり、 参照番号 204はビッ ト線 (BL 1 ) を構成 する 1層目アルミ二ユウム配線であり、 参照番号 206はビッ ト線 (B L 2 ) を 構成する 1層目アルミ二ユウム配線であり、 参照番号 300は 2層目アルミニュ ゥム配線である。 また、 参照番号 400は最終保護膜である。 また、 図 23にお いて、 「T H A」 は拡散層 50に 3層目多結晶シリコン層 540 aを接続するた めのスルーホールを示す。
図 22に示されるように、 フリップフロップの負荷となる PMOS トランジス 夕 P 2のソース層 ' ドレイ ン層は、 4層目の極薄い多結晶シリコン層 550 b中 に形成されている。 また、 参照番号 540で示される 3層目多結晶シリコン層が、 PMO S トランジスタ P 2のゲート電極となる。
(実施例 4 )
多結晶シリコンからなる P N接合ダイォ一ドのリーク電流増大に有効な他の構 造が図 26 Aに示される。
図 26 Aの PN接合ダイオードは、 N型層 9 3中の、 PN接合面近傍に非結晶 層 750を設けて、 リーク電流を意図的に増大させるものである。 このような構 造をもつダイオード 95は P N接合面の結晶特性が劣化しており、 よって、 図 2 6 Bに示されるように、 大きなリーク電流 (逆方向電流) IRを流すような特性を 有する。
図 26 Aのような多結晶シリコン層からなる PN接合ダイォードの製造方法の 一例を説明する。
(工程 1 )
図 27に示すように、 半導体基板 1000上に絶縁膜 1 1 00を形成し、 その 絶縁膜 1 1 00上に、 多結晶シリコン層 1 200および 1 300を形成する。 次 に、 層間絶縁膜 1300を形成し、 続いて、 フォ トレジス トからなるマスク 14 00を形成する。 次に、 アルゴン (Ar) イオンを、 l x l O a t msZcm 2以上のドーズ量で多結晶シリコン層 1 200の一部に打ち込む。 このイオン打ち 込みにより、 多結晶シリコンの結晶構造に損傷が生じ、 連続した非結晶層 145 0が形成される。
なお、 イオン注入するイオンは、 アルゴンに限られず、 l x l 015a tms/ cm2以上ならば、 クリプトンなどの希ガスイオンや、 酸素, 炭素, 窒素のイオン 注入でも同様の効果を得られる。 これらのイオン注入により形成された非結晶層 1450の再結晶化速度は遅く、 よってイオン注入後に熱処理が施されても、 非 結晶層 145 0が長く維持され、 よってリーク電流を増大させるには適している。 また、 砒素等の質量数が大きなイオンを用いたイオン注入でも、 ドーズ量が I X 1 015a t ms/cm2以上ならば、 同様の効果が期待できる。
(工程 2 )
次に、 図 2 8に示すように、 層間絶縁膜 1300の一部を除去し、 開口部 1 5 00を設ける。
(工程 3)
次に、 図 2 9に示すように、 層間絶縁膜 1 300上にノンドープの多結晶シリ コン層 1 600を形成し、 パターニングする。 続いて、 多結晶シリコン層 1 60 0に対し 2フヅ化ボロン (B F を選択的にイオン打ち込みして、 P型層を形成 する。 この P型層は、 薄膜トランジスタ (TF T) のソース層, ドレイン層ある いは配線層となる。 (工程 4 )
次に、 最終保護膜 1 8 0 0を形成し、 その最終保護膜 1 8 0 0の一部を除去し てコンタク トホールを形成する。 そして、 アルミニユウム電極 1 7 0 0を形成す る。
以上の本実施例の方法によれば、 図 3 1に示すような、 図 1 6の構造と同様の 多層配線構造を有する半導体装置が得られる。

Claims

請 求 の 範 囲
( 1 ) 所定の厚みを有する第 1導電型の第 1の多結晶シリコン層と、
前記第 1の多結晶シリコン層に接続され、 かつ前記第 1の多結晶シリコン層よ りも厚みが薄い第 2導電型の第 2の多結晶シリコン層とにより構成される P N接 合ダイォードを有する半導体装置であって、
前記第 1の多結晶シリコン層内における第 1導電型不純物の厚み方向の濃度分 布は、 前記第 2の多結晶シリコンとの接合面の近傍でビークを有するような分布 となっていることを特徴とする半導体装置。
( 2 ) 半導体基板上に設けられた第 1の絶縁層と、
前記第 1の絶縁層上に形成された、 所定の厚みを有する N型の第 1の多結晶シ リコン層と、
前記第 1の多結晶シリコン層上に形成され、 かつその一部に開口部が設けられ ている第 2の絶縁層と、
前記第 2の絶縁層上に形成され、 かつ前記開口部を介して前記第 1の多結晶シ リコン層に接続されている、 前記第 1の多結晶シリコン層よりも薄い P型の第 2 の多結晶シリコン層と、
前記第 2の多結晶シリコン層上に形成された第 3の絶縁層と、
前記第 3の絶縁層上に形成され、 かつ前記第 2および第 3の絶縁層を貫通して 形成された開口部を介して前記第 1の多結晶シリコン層に接続された導体層と、 前記第 2の多結晶シリコン層に電気的に接続される負荷回路と、 を具備し、 前記第 1の多結晶シリコン層内における N型不純物の厚み方向の濃度分布は、 前記第 2の多結晶シリコンとの接合面の近傍でビークを有する分布となっており、 前記導体層から、 前記第 1および第 2の多結晶シリコン層によって構成されて いる逆方向の接合ダイォードを絰由して、 前記負荷回路へと電流を供給すること を特徴とする半導体装置。
( 3 ) 請求項 2において、
前記第 1の多結晶シリコン層の前記 N型不純物は、 イオン打ち込みにより導入 された砒素 (A s ) であることを特徴とする半導体装置。
(4) 半導体基板上に第 1の絶縁層を形成する工程と、
前記第 1の絶縁層上に所定の厚みをもつ、 ノンド一プの第 1の多結晶シリコン 層を形成する工程と、
前記第 1の多結晶シリコン層内における不純物の厚み方向の濃度分布が前記第 1の多結晶シリコン層の表面近傍でビークをもつような分布となるように、 前記 第 1の多結晶シリコン層内に N型不純物をイオン打ち込みにより導入する工程と、 前記第 1の多結晶シリコン層上に第 2の絶縁層を形成する工程と、
前記第 2の絶縁層の一部に開口部を形成して前記第 1の多結晶シリコン層の表 面の一部を露出させる工程と、
前記第 2の絶縁層上に、 前記開口部を介して前記第 1の多結晶シリコン層に接 続され、 前記第 1の多結晶シリコンよりも薄く、 かつ P型である第 2の多結晶シ リコン層を形成する工程と、
前記第 2の多結晶シリコン層上に第 3の絶縁層を形成する工程と、
前記第 2および第 3の絶縁層を貫通する開口部を形成して、 前記第 2の多結晶 シリコン層の表面を露出させる工程と、
前記第 3の絶縁層上に、 前記第 2および第 3の絶縁層を貫通する開口部を介し て前記第 1の多結晶シリコン層に接続される導体層を形成する工程と、 を有する ことを特徴とする半導体装置の製造方法。
( 5 ) 請求項 4において、
前記第 1の多結晶シリコン層の厚みは 1 00〜 200 nmの範囲にあり、 前記 第 1の多結晶シリコン層に砒素 (A s) をイオン打ち込みする際の加速電圧エネ ルギ一は 40 K eV〜70 K eVであり、 かつドーズ畺は 3 x 1 01 a t ms/ cm2〜 1 x 1 016a t m s / c m2の範囲であることを特徴とする半導体装置の 製造方法。
( 6 ) 半導体基板上に設けられた第 1の絶縁層と、
前記第 1の絶縁層上に形成され、 所定の厚みを有し、 かつその表面の一部が選 択的に非結晶状態となっている、 N型の第 1の多結晶シリコン層と、
前記第 1の多結晶シリコン層上に形成され、 かつ前記第 1の多結晶シリコン層 の前記非結晶状態となっている領域に対応した箇所に開口部が設けられている第 2の絶縁層と、
前記第 2の絶縁層上に形成され、 前記開口部を介して前記第 1の多結晶シリコ ン層に接続され、 前記第 1の多結晶シリコン層よりも薄い、 P型の第 2の多結晶 シリコン層と、
前記第 2の多結晶シリコン層上に形成された第 3の絶縁層と、
前記第 3の絶縁膜上に形成され、 かつ前記第 2および第 3の絶縁層を貫通して 形成された開口部を介して前記第 1の多結晶シリコン層に接続された導体層と、 前記第 2の多結晶シリコン層に電気的に接続される負荷回路と、 を有し、 前記導体層から、 前記第 1および第 2の多結晶シリコン層によって構成されて いる逆方向の接合ダイォ一ドを経由して、 前記負荷回路へと電流を供給すること を特徴とする半導体装置。
( 7 ) 半導体基板上に第 1の絶縁層を形成する工程と、
前記第 1の絶縁層上に、 所定の厚みをもつ第 1の多結晶シリコン層を形成する 工程と、
前記第 1の多結晶シリコン層上に第 2の絶縁層を形成する工程と、
前記第 2の絶縁層を介して前記第 1の多結晶シリコン層に選択的にイオン注入 を行い、 そのイオン注入領域を非結晶状態とする工程と、
前記第 2の絶縁層の、 前記第 1の多結晶シリコン層のイオン注入領域に対応す る部分に開口部を形成して、 前記第 1の多結晶シリコン層の非結晶状態となって いる表面を露出させる工程と、
前記第 2の絶縁層上に、 前記開口部を介して前記第 1の多結晶シリコン層に接 続され、 前記第 1の多結晶シリコンよりも薄く、 かつ P型である第 2の多結晶シ リコン層を形成する工程と、
前記第 2の多結晶シリコン層上に第 3の絶縁層を形成する工程と、
前記第 2および第 3の絶縁層を貫通する開口部を形成して、 前記第 1の多結晶 シリコン層の表面の一部を露出させる工程と、
前記第 3の絶縁層上に、 前記第 2および第 3の絶縁層を貫通する開口部を介し て前記第 1の多結晶シリコン層に接続される導体層を形成する工程と、 を有する ことを特徴とする半導体装置の製造方法。
( 8 ) 請求項 7において、
前記第 1の多結晶シリコン層への前記イオン注入のドーズ置は、 1 X 1 0 1 5 a t m s / c m 2以上であることを特徴とする半導体装置の製造方法。
( 9 ) 複数の、 1対のビヅ 卜ラインと、
各々の 1対のビヅ トライン間に接続され、 かつ共通のヮード線により駆動され る複数のメモリセルと、
前記複数のメモリセルに電流供給するための、 共通の電流経路と、
前記共通の電流経路に介在する、 逆方向ダイオードと、 を有し、
前記逆方向ダイォードは、 異なる導電型の多結晶シリコンを接続して構成され ている接合ダイォードであることを特徴とする半導体装置。
( 1 0 ) 請求項 9において、
前記逆方向ダイォードは、
所定の厚みを有する第 1導電型の第 1の多結晶シリコン層と、
前記第 1の多結晶シリコン層に接続され、 かつ前記第 1の多結晶シリコン層よ りも厚みが薄い第 2導電型の第 2の多結晶シリコン層とにより構成され、 前記第 1の多結晶シリコン層内における第 1導電型不純物の厚み方向の濃度分 布は、 前記第 2の多結晶シリコンとの接合面の近傍でビークを有するような分布 となっていることを特徴とする半導体装置。
( 1 1 ) 複数の、 1対のビッ トラインと、
各々の 1対のビッ トライン間に接続され、 かつ共通のヮード線により駆動され る複数のメモリセルと、
前記複数のメモリセルに電源電圧の供給を行うための電源ラインと、 前記電源ラインに接続され、 前記複数のメモリセルに電流を供給するための共 通の電流経路と、
前記共通の電流経路に介在する、 逆方向ダイオードと、
前記共通の電流経路と前記メモリセルのそれそれとを接続する配線層と、 を有 する半導体装置であって、
前記メモリセルの一つは、
フリッブフ口ップを構成する 1対の N型の絶縁ゲート型電界効果トランジスタ と、
前記フリップフロッブの 2つの出力端のそれそれと 1対のビッ トラインのそれ それとの間に設けられた、 トランスファ一ゲートとなる 1対の N型の絶縁ゲ一ト 型電界効果トランジス夕と、
前記フリップフロップの出力端と前記トランスファーゲ一トとなる絶縁ゲート 型電界効果トランジス夕との共通接続点と、 電源ラインとの間に設けられた前記 フリップフ口ッブの負荷となる一対の P型の絶縁ゲート型電界効果トランジスタ と、 で構成されており、
前記フリップフロップを構成する 1対の N型の絶縁ゲート型電界効果トランジ ス夕のソース層, ドレイン層および前記トランスファーゲートとなる 1対の N型 の絶縁ゲート型電界効果トランジスタのソース層, ドレイン層は半導体基板内'に 形成された不純物層であり、
また、 前記フリップフロップの負荷となる一対の P型の絶縁ゲ一ト型電界効果 トランジスタのソース ( S ) , ドレイン (D ) は、 半導体基板上に形成された第 n層目 (nは 2以上の自然数) の P型の多結晶シリコン層により構成され、 かつ、 前記ソース ( S ) に連続して延在する前記第 n層目の P型の多結晶シリコン層は、 前記共通の電流経路と前記メモリセルのそれそれとを接続するための配線として、 および前記共通の電流供給経路の一部を構成する配線としての役割を果たし、 また、 前記 1対のビッ トラインおよび前記共通の電流経路は共に、 前記第 n層 目の多結晶シリコン層よりも上位の導体層であり、
前記 1対のビッ トラインと、 前記トランスファーゲートとなる 1対の N型の絶 縁ゲート型電界効果トランジスタのドレイン層とは、 第 (n— 1 ) 層目の N型の 多結晶シリコン層を用いて構成される、 第 1の中継配線によって相互に接続され ており、
また、 前記配線としての役割を果たす前記第 n層目の P型の多結晶シリコン層 と前記電源ラインとは、 第 (n— 1 ) 層目の N型の多結晶シリコン層を用いて構 成される第 2の中継配線によって相互に接続され、 これにより、 前記共通の電流 経路中に逆方向ダイォードが形成されており、
前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シリコン 層の厚みは、 前記配線としての役割を果たす前記第 n層目の P型の多結晶シリコ ン層の厚みよりも厚く、
かつ、 前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シ リコン層の、 前記逆方向ダイォードが形成される領域における N型不純物の厚み 方向の濃度分布は、 前記逆方向ダイォードの接合面の近傍でビークを有するよう な分布となっていることを特徴とする半導体装置。
( 12) 請求項 1 1において、
前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シリコン 層の前記 N型不純物は、 イオン打ち込みにより導入された砒素 (As) であるこ とを特徴とする半導体装置。
( 1 3) 請求項 1 2において、
前記第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シリコン 層に砒素 (As) をイオン打ち込みした際の加速電圧エネルギーは、 40 KeV 〜70 K eVであり、 かつドーズ量は 3 x 1015a tms/cm2〜: i x 1 016 a t ms/cm2の範囲であったことを特徴とする半導体装置。
( 14) 請求項 1 3において、
第 2の中継配線を構成する前記第 (n— 1 ) 層目の N型の多結晶シリコン層の 厚みは 100〜200 nmの範囲にあり、 また、 前記配線としての役割を果たす 前記第 n層目の P型の多結晶シリコン層の厚みは、 前記第 2の中継配線を構成す る前記第 (n— 1 ) 層目の N型の多結晶シリコン層の厚みの半分以下であること を特徴とする半導体装置。
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