TWI229885B - Semiconductor device - Google Patents

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TWI229885B
TWI229885B TW092117247A TW92117247A TWI229885B TW I229885 B TWI229885 B TW I229885B TW 092117247 A TW092117247 A TW 092117247A TW 92117247 A TW92117247 A TW 92117247A TW I229885 B TWI229885 B TW I229885B
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Shigenobu Maeda
Shigeto Maegawa
Takuji Matsumoto
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Renesas Tech Corp
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Description

1229885 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種形成在半導體基板上之半導體裝置及 其製造方法。 【先前技術】
作為習知半導體裝置之某一例，係有形成在SO I (Silicon On Insulator (絕緣體上之石夕）或 SemiconductorOn Insulator (絕緣體上之半導體））基板 上之 P 通道 M0S( Metal Oxide Semiconductor:金屬氧化 物半導體）電晶體。 在S 0 I基板，矽基板等之支持基板、氧化膜層和S 0 I層 係依照該順序而進行沉積。此外，P通道Μ 0 S電晶體係具 備閘極、閘極絕緣膜和Ρ型源極/汲極活化層。 在SO I基板形成Ρ通道M0S電晶體之情況，閘極和閘極 絕緣膜之沉積構造係形成在S 0 I層之表面上，源極/汲極 活化層係形成在S 0 I層内之夾住閘極之位置上。 此外，在習知半導體裝置中，一般係將M0S電晶體之源 極/汲極間之通道方向配置為平行於半導體晶圓之結晶方 位 < 1 1 0 >。 但是，利用將通道方向不平行於結晶方位< 1 1 0 >而是 平行於結晶方位< 1 0 0 >，即可使電晶體特性變化。具體地 說，得知：藉由配置通道方向平行於結晶方位< 1 0 0 >，可 使得P通道Μ 0 S電晶體之電流驅動力，提高1 5 %左右，並 且，還使得短通道效果變小（參考專利文獻1 )。 6 312/發明說明書(補件)/92-09/92117247 1229885 提高電流驅動力之理由可以認為係由於結晶方位< 1 ο ο >之電洞遷移率比較大於結晶方位< 1 1 ο >之電洞遷移率 之緣故，而短通道效果變小之理由可以認為係由於結晶方 位< 1 0 0 >之硼擴散係數值比較小於結晶方位< 11 0 >之硼 擴散係數值之緣故。 因此，在Ρ通道MOS電晶體形成於SOI基板上之情況下， 也可以配置該通道方向平行於S 0 I層之結晶方位< 1 0 0 >。因此，例如可以採用支持基板之結晶方位< 1 1 0 > —致 於表面側之S 0 I層之結晶方位< 1 0 0 >所形成之S 0 I基板， 在其表面，形成P通道M0S電晶體等之元件。 在（1 0 0 )晶圓之情況下，結晶面{ 1 1 0 }係成為劈開面。 因此，如果使得S 0 I層用晶圓之結晶方位< 1 0 0 > —致於支 持基板之晶圓之結晶方位< 1 1 0 >而進行貼合的話，則可以 在試驗研究用劈開時，沿著佔據所完成晶圓厚度大部分之 支持基板之晶圓劈開面而分割所完成晶圓之整體。如果這 樣的話，則具有所謂可以在支持基板來露出結晶方位< 1 1 0 >之剖面並且在S 0 I層來露出結晶方位< 1 0 0 >之剖面之 優點。 ’ . 這種使得S 0 I層之結晶方位< 1 0 0 >和支持基板之結晶 方位< 1 1 0 >成為一致之技術，係例如記載於專利文獻1 或專利文獻2。 另外，作為關於本申請發明之先前技術文獻資訊，係有 非專利文獻1〜3。 (專利文獻1 ) 7 312/發明說明書(補件)/92-09/92117247 1229885 曰本特開2 Ο Ο 2 - 1 3 4 3 7 4號公報 (專利文獻2 ) 曰本特開平7 - 3 3 5 5 1 1號公報 (非專利文獻1 ) Y.Hirano e t a 1. , r Bulk-Layout-Compatible (表體佈 局相容）0.18# m SOI-CMOS Technology (技術）Using Body-Fixed Partial Trench Isolation ( PTI)(本體固定 部分溝渠隔離）」，（美國），IEEE1999SOIconf·，（會議） p. 131-132 (非專利文獻2 ) S. Maeda et al. , 「Suppression (抑制）of Delay Time Instability (延遲時間不穩定性）onFrequency (頻率） using Field Shield Isolation Technology (場屏蔽隔離 技術）for Deep Sub-Micron (深次微米）SOI Circuits (電路）」，（美國），IEDM，1996，p.l29-132 (非專利文獻3 ) L. -J. Huang et a 1. ,「Carrier Mobility Enhancement (載子遷移率強化）in Strained (應變）
Si-On-Insulator Fabricated (隔離體加工）by Wafer Bonding (晶圓接合）」，（美國），2001 Symposium (研討 會）on VLSI Technology (技術），ρ·57-58 【發明内容】 (發明所欲解決之問題） 使得支持基板之結晶方位< 1 1 0 > —致於S 0 I層之結晶 8 312/發明說明書(補件)/92-09/92117247 1229885 方位< 1 Ο Ο >所形成之S 0 I基板係由於電流驅動力之提高 等之理由而適合於P通道MOS電晶體之形成，但是，並非 是所謂僅P通道MOS電晶體可以有效地利用該基板特長之 半導體裝置。 因此，本發明之課題係提供一種形成在半導體基板上之 半導體裝置，係能夠有效地利用半導體基板特長之半導體 裝置及其製造方法。 (解決問題之手段） 本發明係一種半導體裝置，係具備：S 0 I基板，依序地 沉積支持基板、氧化膜層和SOI (Semiconductor On Insulator:絕緣體上之半導體）層，在前述支持基板和前 述S 0 I層，使得互相之結晶方位偏離；N通道Μ I S ( M e t a 1 Insulator Semiconductor :金屬絕緣體半導體）電晶體， 包含：形成在前述S 0 I層上之閘極絕緣膜、形成在前述閘 極絕緣膜上之閘極、在前述S 0 I層内而形成在鄰接於前述 閘極之位置上之N型源極/汲極活化層和在前述S 0 I層内 而至少形成在前述閘極下方位置上之P型本體層；以及， 本體電壓施加用P型活化層，形成在前述SOI層内，接合 在前述P型本體層；此外，連結前述P型本體層和前述本 體電壓施加用P型活化層之通路係呈平行地配置在前述 S 0 I層之結晶方位< 1 0 0 >上。 本發明係一種半導體裝置，係具備：S 0 I基板，依序地 沉積支持基板、氧化膜層和SOI (Semiconductor On Insulator:絕緣體上之半導體）層，在前述支持基板和前 9 312/發明說明書(補件)/92-09/92117247 1229885 述S Ο I層，使得互相之結晶方位偏離；Μ I S( M e t a 1 I n s u 1 a t 〇 r Semiconductor:金屬絕緣體半導體）型電容，包含：形成 在前述S 0 I層上之閘極絕緣膜、形成在前述閘極絕緣膜上 之閘極和在前述S 0 I層内而至少形成在前述閘極下方位置 上之P型本體層；以及，P型活化層，形成在前述SOI層 内，電連接在前述P型本體層；此外，連結前述P型本體 層和前述P型活化層之通路係呈平行地配置在前述S 0 I層 之結晶方位< 1 0 0 >上。 本發明係一種半導體裝置，係具備：SO I基板，依序地 沉積支持基板、氧化膜層和SOI (Semiconductor On Insulator:絕緣體上之半導體）層，在前述支持基板和前 述S 0 I層，使得互相之結晶方位偏離；Μ I S( M e t a 1 I n s u 1 a t 〇 r Semiconductor ·金屬絕緣體半導體）電晶體，包含：形成 在前述S 0 I層上之閘極絕緣膜、形成在前述閘極絕緣膜上 之閘極和在前述S 0 I層内而形成在鄰接於前述閘極之位置 上之源極/汲極活化層；以及，其他元件，形成在前述SO I 基板上；此外，前述Μ I S電晶體之源極和閘極係成為短路， 前述Μ I S電晶體之汲極係連接在前述其他元件之訊號輸入 部或訊號輸出部，前述Μ I S電晶體之通道方向係配置平行 於前述S 0 I層之結晶方位< 1 0 0 > 。 本發明係一種半導體裝置，係具備：SO I基板，依序地 沉積支持基板、氧化膜層和SOI (Semiconductor On Insulator ：絕緣體上之半導體）層，在前述支持基板和前 述S 0 I層，使得互相之結晶方位偏離；以及，Μ I S ( M e t a 1 10 312/發明說明書(補件)/92-09/92117247 1229885
Insulator Semiconductor ··金屬絕緣體半導體）電晶體， 包含：形成在前述S 0 I層上之閘極絕緣膜、形成在前述閘 極絕緣膜上之閘極和在前述S 0 I層内而形成在鄰接於前述 閘極之位置上之源極/汲極活化層；此外，藉由在前述S 0 I 層中之形成通道之通道形成區域，設置第1半導體層，在 前述SOI層中之前述通道形成區域之鄰接區域，設置第2 半導體層，而使得前述第1半導體層之晶格常數值，大概 相等於前述第2半導體層之晶格常數值，前述MIS電晶體 之通道方向係配置平行於前述S 0 I層之結晶方位< 1 0 0 >。 本發明係一種半導體裝置，係具備·· SO I基板，依序地 沉積支持基板、氧化膜層和SOI (Semiconductor On Insulator:絕緣體上之半導體）層，在前述支持基板和前 述S 0 I層，使得互相之結晶方位偏離；第1及第2 P通道 MIS (Metal Insulator Semiconductor:金屬絕緣體半導 體）電晶體，包含：形成在前述SO I層上之閘極絕緣膜、 形成在前述閘極絕緣膜上之閘極和在前述S 0 I層内而形成 在鄰接於前述閘極之位置上之P型源極/汲極活化層；以 及，第 1及第 2N 通道 MIS(Metal Insulator Semiconductor:金屬絕緣體半導體）電晶體，包含：形成 在前述S 0 I層上之閘極絕緣膜、形成在前述閘極絕緣膜上 之閘極和在前述SO I層内而形成在鄰接於前述閘極之位置 上之N型源極/汲極活化層；此外，前述第1 N通道ΜI S 電晶體之汲極係連接在前述第2 Ν通道Μ I S電晶體之閘極， 前述第2Ν通道MIS電晶體之汲極係連接在前述第1Ν通道 11 312/發明說明書(補件)/92-09/92117247 1229885 Μ I S電晶體之閘極，在前述第1及第2 N通道Μ I S電晶體之 源極，施加既定電位，前述第1 N通道Μ I S電晶體之汲極係 也連接在前述第1Ρ通道MIS電晶體之汲極，前述第2Ν通 道Μ I S電晶體之汲極係也連接在前述第2 P通道Μ I S電晶體 之汲極，不論是在前述第1及第2 Ν通道Μ I S電晶體之任何 一個，通道方向係配置平行於前述S 0 I層之結晶方位< 1 0 0 > ，不論是在前述第1及第2Ρ通道MIS電晶體之任何一 個，通道方向係配置平行於前述S 0 I層之結晶方位< 1 0 0 > 〇 【實施方式】 <實施形態1 > 本實施形態係一種半導體裝置及其製造方法，係在支持 基板之結晶方位< 1 1 0 > —致於S 0 I層之結晶方位< 1 0 0 > 所形成之SOI基板上，形成：包含P型本體層之N通道MOS 電晶體和接合在P型本體層上之本體電壓施加用P型活化 層，連結P型本體層和本體電壓施加用P型活化層之通路 係呈平行地配置在S 0 I層之結晶方位< 1 0 0 >上。 圖1〜圖3顯示本實施形態之半導體裝置。此外，圖2 係顯示沿著圖· 1中之切斷線Π — Π所作之剖面圖，圖3係 顯示沿著圖1中之切斷線m — πι所作之剖面圖。 該半導體裝置係N通道M0S電晶體，形成在依序地沉積 矽基板等之支持基板1、氧化膜層2和矽層等之SO I層3 之SOI基板之表面上，更加具體地說，形成在SOI層3上。 此外，該N通道Μ 0 S電晶體係具備閘極1 2、閘極絕緣膜1 1 12 312/發明說明書(補件)/92-09/92117247 1229885 和N型源極/汲極活化層5。 閘極1 2和閘極絕緣膜1 1之沉積構造係形成在SO I層3 之表面上，N型源極/汲極活化層5係在S 0 I層3内，呈 俯視為形成在鄰接於閘極1 2之位置上。此外，源極/汲極 活化層5之外邊緣係藉由部分隔離型元件隔離區域4而進 行規定。在此所謂「部分隔離」係指在S 01層3之膜厚方 向上元件隔離區域4不到達至氧化膜層2而部份殘留導通 於其他區域之S 01層3之一部分之元件隔離方式（就「部 分隔離」而言、參照非專利文獻1 )。 在閘極1 2和閘極絕緣膜1 1之側面，形成側壁絕緣膜 1 3，在閘極1 2和源極/汲極活化層5之表面，分別形成矽 化物化區域1 2 b、5 a。此外，閘極1 2中之鄰接於源極/汲 極活化層5之部分係形成為較細以便使得閘長度變短，但 是，用以連接接觸栓塞（並未圖示）之拉出部分1 2 a卻形 成為較寬。此外，S 01層3中之閘極1 2下方之部分係成為 比較低濃度（P—)之P型本體層3a。此外，在P型本體層 3 a中之至少接觸到閘極絕緣膜1 1之部分形成有通道。 在SOI層3内，形成接合在P型本體層3a之比較高濃 度（P+)之本體電壓施加用P型活化層6。連結P型本體 層3 a和本體電壓施加用P型活化層6之通路係呈平行地配 置在S 0 I層3之結晶方位< 1 0 0 >上。此外，在本體電壓施 加用P型活化層6之表面，形成矽化物化區域6 a。在矽化 物化區域6 a上，連接接觸栓塞（並未圖示），並介由此等 而進行P型本體層3a之電位固定。藉由進行P型本體層 13 312/發明說明書(補件)/92-09/92117247 1229885 3 a之電位固定而達到高速動作時之穩定性增加或熱載子 耐性惡化之抑制（參照非專利文獻2 )。 此外，在該S ΟI基板中之支持基板1和S ΟI層3，相互 之結晶方位係偏離。更加具體地說，S ΟI層3之結晶方位 < 1 0 0 >之方向和支持基板1之結晶方位< 1 1 0 >之方向係 成為一致（圖2和圖3中之内包點之圓係表示垂直於紙面 之垂直方向。以下均相同。）。 圖4顯示此種S ΟI基板之製造步驟。在支持基板1之晶 圓，沿著結晶方位< 1 1 0 >而形成定位平面0 F 1，在成為S Ο I 層3和氧化膜層2之形成母體之S ΟI層用晶圓3 0 0，沿著 結晶方位< 1 0 0 >而形成定位平面0 F 2。接著，利用使定位 平面0 F 1、0 F 2位置對位，而進行兩個晶圓之貼合B D。可 以藉此而形成圖2及圖3所示之包含支持基板1、氧化膜 層2和SOI層3之SOI基板。 如果藉由本實施形態之半導體裝置的話，則在S 0 I基板 之支持基板1和S 0 I層3，使得相互之結晶方位呈偏離而 進行貼合，使得S 0 I層3之結晶方位< 1 0 0 >之方向和支持 基板1之結晶方位< 1 1 0 >之方向成為一致。因此，可以在 有助於特性提升之結晶方位上，進行整合，配置N通道M0S 電晶體，並且，在試驗研究用劈開時，得到平行於該結晶 方位之剖面。 此外，如果藉由本實施形態之半導體裝置的話，則連結 P型本體層3a和本體電壓施加用P型活化層6之通路係呈 平行地配置在S 0 I層3之結晶方位< 1 0 0 >上。在結晶方位 312/發明說明書(補件)/92-09/92117247 14 1229885 < 1 ο ο >，電洞之遷移率大，因此，可以在前述通路，減低 寄生於閘極絕緣膜1 1下方之S Ο I層3之寄生電阻R a，並 且，在前述通路，減低寄生於元件隔離區域4下方之SOI 層3之寄生電阻R b。特別是部分隔離型元件隔離區域4下 之寄生電阻Rb係僅是窄小區域之電阻，其減低效果大。 因此，如果介由本體電壓施加用P型活化層6而施加電 壓至P型本體層3a的話，則迅速地進行對於P型本體層 3a之電壓傳達，提高P型本體層3a之電壓固定能力。此 外，可以藉由提高該電壓固定能力而增加電路穩定性，減 低低頻雜訊。結果，提高半導體裝置之線性特性。此外， 也提高熱載子耐性。 可以藉由劈開而容易得到沿著提高該電壓固定能力之N 通道M0S電晶體之通道幅寬方向或通道長度方向之剖面。 此外，N通道M0S電晶體係藉由部分隔離型元件隔離區 域4而進行元件隔離。藉此，比起在SOI層3之膜厚方向 而由到達至氧化膜層2之完全隔離型元件隔離區域來進行 元件隔離之情況，可更加抑制由元件隔離區域4而施加至 前述連結P型本體層3 a和本體電壓施加用P型活化層6 之通路之應力量。因此，不容易在前述通路，發生電洞遷 移率之減低。 此外，閘極1 2之形狀和本體電壓施加用P型活化層6 之形狀係並非限定在圖1〜圖3所示者。例如也可以是圖5 和圖6所示之形狀。此外，圖6係顯示沿著圖5中之切斷 線VI — VI所作之剖面之圖。 15 312/發明說明書(補件)/92-09/92117247 1229885 在該形狀中，於閘極1 2 Η之閘幅寬方向之兩端，設置用 以連接接觸栓塞（並未圖示）之拉出部分1 2 c。本體電壓 施加用Ρ型活化層6係由源極/汲極活化層5開始拉出而 形成，一直到比起拉出部分1 2 c還更加離開閘極1 2 Η之位 置為止。 因此，為了取代部分隔離型元件隔離區域4，結果，可 以採用完全隔離型元件隔離區域4a。 此外，在圖5及圖6之形狀以外，也可以成為圖7及圖 8所示之形狀。此外，圖8係顯示沿著圖7中之切斷線Μ 一 Μ所作之剖面圖。 在該形狀中，正如圖1〜圖3之情況，在與由源極/沒 極活化層5所看到之閘極1 2之拉出部分1 2 a相反側之位 置，並無設置本體電壓施加用P型活化層6，由源極/汲 極活化層5開始拉出，一直到比起拉出部分1 2 a還更加離 開閘極1 2之位置為止，而形成本體電壓施加用P型活化層 6。因此，即使是在圖8，也可以採用完全隔離型元件隔離 區域4a，來取代部分隔離型元件隔離區域4。 此外，為了取代圖8，因此，也可以採用圖9所示之形 狀。也就是說，在閘極絕緣膜1 1中，可以成為使得位處在 接觸栓塞連接部位下之厚膜部分1 1 0之膜厚更加大於其他 部分之膜厚之形狀。閘極絕緣膜1 1之厚度係可以採用例如 1〜5 n m，厚膜部分1 1 0之厚度係可以採用例如5〜1 5 n m。 如果這樣的話，連接在閘極1 2之接觸栓塞（並未圖示）之 正下方係成為厚膜部分1 1 0，因此，可以減低接觸栓塞和 16 312/發明說明書(補件)/92-09/92117247 1229885 SOI層3間之寄生電容。 此外，在圖7，顯示厚膜部分1 1 0形成用之罩幕資料為 RX 1，如果藉由罩幕資料RX 1的話，則厚膜部分1 1 0係不僅 是閘極1 2之拉出部分1 2 a之下部，也到達至本體電壓施加 用P型活化層6上及其周圍。在此，罩幕資料R X1係俯視 為矩形，其一邊係完全不重疊於閘極1 2之拉出部分1 2 a 之源極•汲極區域側之某一邊，配置成為若干偏離於本體 電壓施加用P型活化層6側。這個係考量實際罩幕調正時 之偏離。 以下，使用圖10〜圖14，就圖9形狀之半導體裝置之 製造方法，而進行說明。 首先，正如圖1 0所示，準備藉由支持基板1、氧化膜層 2和S 0 I層3所構成並且在支持基板1和S 01層3來使得 互相之結晶方位偏離的S 01基板。接著，形成貫通S 01層 3而到達至氧化膜層2之完全隔離型元件隔離區域4a，劃 分SOI層3。接著，在SOI層3内，進行雜質植入，形成 比較低濃度（P-)之P型本體層3 a。 接著，在圖11所示之步驟，於SOI層3上之整個面， 形成厚度5〜1 5 n m之閘極絕緣膜1 1之厚膜部分1 1 0。 接著，在圖1 2所示之步驟，根據罩幕資料R X1而對於 光阻罩幕R Μ1，進行圖案處理，規定殘留閘極絕緣膜1 1之 厚膜部分1 1 0之區域。然後，例如藉由濕式蝕刻而除去沒 有利用光阻罩幕R Μ 1所覆蓋之閘極絕緣膜之部分。 接著，在除去光阻罩幕R Μ1後，於圖1 3所示之步驟， 17 312/發明說明書(補件)/92-09/92117247 1229885 在所露出之S Ο I層3上，例如藉由熱氧化法而形成連續於 厚膜部分1 1 0之厚度1〜5 n m之閘極絕緣膜，藉此而完成閘 極絕緣膜1 1。此外，閘極絕緣膜1 1係可以藉由C V D (Chemical Vapor Deposition:化學氣相沉積）法等而形 成。 接著，在圖1 4所示之步驟，於包含厚膜部分1 1 0之閘 極絕緣膜1 1上，形成多晶矽膜等，藉由光微影技術和蝕刻 技術而對於這個，進行圖案處理，形成閘極1 2。此外，可 以在閘極1 2之側面，形成側壁絕緣膜1 3。 然後，進行源極/汲極活化層5 (參照圖7 )形成用之 雜質植入或本體電壓施加用P型活化層6形成用之雜質植 入。此時，元件隔離區域4 a和閘極1 2係成為該植入之罩 幕，因此，可以藉由使得形成這些之位置，變得適當，而 使得本體電壓施加用P型活化層6，接觸到P型本體層3 a， 使得連結P型本體層3 a和本體電壓施加用P型活化層6 之通路，平行於S 0 I層3之結晶方位< 1 0 0 > 。 藉此而完成圖7及圖9形狀之N通道M0S電晶體。 如果藉由該製造方法的話，則在S 01層3上，形成包含 厚膜部分1 1 0之閘極絕緣膜11，因此，能夠形成圖9形狀 之N通道M0S電晶體。此外，如果藉由熱氧化法或CVD法 等而形成包含厚膜部分1 1 0之閘極絕緣膜1 1來成為氧化膜 的話，則呈高精度地進行膜厚控制。因此，即使是在S 01 層3形成為非常薄之情況下，也可以將閘極絕緣膜形成為 所要求之薄度。 18 312/發明說明書(補件)/92-09/92117247 1229885 <實施形態2 > 圖1 5顯示本實施形態之半導體裝置。本實施形態係實 施形態1之半導體裝置之變化例，係將本體電壓施加用P 型活化層6配置在平面俯視上之N型源極/汲極活化層5 内之一部分之構造之半導體裝置。 本體電壓施加用P型活化層6和P型本體層3a係藉由 成為閘極1 2下方之S ΟI層（參照圖2 )之通路P T而進行 電連接。此外，通路P T係在途中，進行彎曲，但是，在彎 曲部分之前後，皆平行於S Ο I層3之結晶方位< 1 0 0 >。其 他構造係相同於圖1〜圖3所示之半導體裝置，因此，省 略說明。 如果藉由本實施形態之半導體裝置的話，則本體電壓施 加用P型活化層6係配置在N型源極/汲極活化層5内之 一部分。因此，使得本體電壓施加用P型活化層6，比起 正如圖1〜圖3所示之設置在N通道Μ 0 S電晶體外部之狀 態，還更加達到省空間化。 此外，在俯視方面，鄰接於閘極1 2而設置本體電壓施 加用Ρ型活化層6，因此，使得連結Ρ型本體層3a和本體 電壓施加用P型活化層6之通路PT變短，更加迅速地進行 對於P型本體層3a之電.壓傳達，更加提高本體電壓之固定 能力。因此，可以藉由劈開而容易得到沿著連結提高電壓 固定能力之N通道MOS電晶體之P型本體層3a和本體電壓 施加用 P型活化層6之通路方向之剖面。 <實施形態3 > 19 312/發明說明書(補件)/92-09/92117247 1229885 本實施形態係也是實施形態1之半導體裝置之 係使得本體電壓施加用P型活化層6和閘極1 2成 構造之半導體裝置。 圖16顯示本實施形態之半導體裝置。在該半導 閘極1 2之拉出部分1 2 a和本體電壓施加用P型5 係藉由接觸栓塞CT而成為短路。其他構造係相同 圖9所示之半導體裝置，因此，省略說明。 也就是說，該N通道MOS電晶體係動態臨限值 Threshold) Μ0S電晶體。在動態臨限值Μ0S電晶 使得對於閘極之施加電壓也傳達至本體層而改變 壓。 在實施形態1之半導體裝置，迅速地進行對於 層3a之電壓傳達，因此，能夠更加迅速地改變臨 因此，可以藉由劈開而容易得到沿著連結提高電 力之N通道M0S電晶體之P型本體層3a和本體電 P型活化層6之通路方向之剖面。 此外，N型源極/汲極活化層5和P型本體層： 寄生雙極性電晶體（分別使得N型源極/汲極活 當於射極/集極、P型本體層3a相當於基極）。一 基極電阻值和射極植入效率係有折衷（t r a d e - 〇 f ] 存在，因此，在企圖降低射極植入效率時，則基 呈上升。但是，在本實施形態，電洞遷移率大， 以使得P型本體層3 a之電阻值（基極電阻值）« 因此，皆能夠減低射極植入效率和基極電阻值 312/發明說明書(補件)/92-09/92117247 變化例， 為短路之 -體裝置， &化層6 於圖7〜 (Dynamic 體，藉由 該臨限電 P型本體 限電壓。 壓固定能 壓施加用 3 a係構成 化層5相 般而言， f )之關係 極電阻值 因此，可 色低。 之任何一 20 1229885 種。如果可以減低該兩者的話，則能夠提高寄生雙極性電 晶體之電流放大率h F E，可以達到動態臨限值Μ 0 S電晶體之 性能提升。 <實施形態4 > 本實施形態係一種在使得支持基板之結晶方位< 1 1 0 > 一致於S 0 I層之結晶方位< 1 0 0 >所形成之S 0 I基板上而形 成：包含Ρ型本體層和Ρ型活化層之MOS型電容並且使得 連結Ρ型本體層和Ρ型活化層之通路呈平行地配置在S 0 I 層之結晶方位<100>上之半導體裝置。 圖17〜圖18顯示本實施形態之半導體裝置。此外，圖 1 8係顯示沿著圖1 7中之切斷線X Μ — X Μ所作之剖面之 圖。 該半導體裝置係MOS型電容，形成在依序地沉積矽基板 等之支持基板1、氧化膜層2和矽層等之SOI層3之SOI 基板之表面上。此外，該MOS型電容係具備：植入P型雜 質之閘極1 2 1、閘極絕緣膜1 1和P型源極/汲極活化層5 1。 閘極1 2 1和閘極絕緣膜1 1之沉積構造係形成在S 0 I層3 之表面上，P型源極/汲極活化層5 1係在S 01層3内，形 成在俯視上之鄰接於閘極1 2 1之位置上。此外，源極/汲 極活化層5 1之外邊係藉由部分隔離型元件隔離區域4而進 行規定。 在閘極1 2 1和閘極絕緣膜1 1之側面，形成側壁絕緣膜 1 3，在閘極1 2 1和源極/汲極活化層5 1之表面，分別形成 矽化物化區域1 2 1 b、5 1 a。此外，閘極1 2 1中之鄰接於源 21 312/發明說明書(補件)/92-09/92117247 1229885 極/汲極活化層 5 1之部分係形成為較細而使得閘 短，但是，用以連接接觸栓塞（並未圖示）之拉出部 係形成為較寬。此外，S ΟI層3中之閘極1 2 1下方 係成為比較低濃度（P —)之P型本體層3 a。P型渴 極活化層5 1係電連接於P型本體層3 a。此外，連 本體層3 a和P型源極/沒極活化層5 1之通路係呈 配置在S Ο I層3之結晶方位< 1 0 0 >上。 即使是在該SOI基板，於支持基板1和SOI層3 之結晶方位係也偏離。更加具體地說，S 0 I層3之 位< 1 0 0 >之方向和支持基板1之結晶方位< 1 1 0 > 係成為一致。 如果藉由本實施形態之半導體裝置的話，則連結 體層3 a和P型源極/沒極活化層5 1之通路係呈平 置在S 0 I層3之結晶方位< 1 0 0 >上。在結晶方位< 電洞之遷移率大，因此，如果介由P型源極/汲極 5 1而施加電壓至P型本體層3 a的話，則迅速且低 進行對於P型本體層3a之電壓傳達。藉此而在使拜 型電容來作為可變電容之情況下，改善可變電容之 值）。由於可變電容之效率（Q值）係反比例於P型 3a之電阻值之緣故。因此，在該M0S型電容適用於 時，可以減少所產生之位移量。 此外，如果藉由本實施形態之半導體裝置的話，貝〗 基板之支持基板1和S 0 I層3，使得相互之結晶方 離而進行貼合，使得S 0 I層3之結晶方位< 1 0 0 >之 312/發明說明書(補件)/92-09/92117247 長度變 分 121a 之部分 、極/汲 結P型 .平行地 ，相互 結晶方 之方向 P型本 行地配 1 00 >， 活化層 電阻地 "亥 M0S 效率（Q 本體層 振盪器 J 在 SOI 位呈偏 方向和 22 1229885 支持基板1之結晶方位< 1 1 Ο >之方向成為一 I 以在有助於特性提升之結晶方位上，進行整合 型電容，並且，在試驗研究用劈開時，得到平 方位之剖面。 因此，可以藉由劈開而容易得到沿著連結提 能力之MOS型電容之P型本體層3a和P型源極 層51之通路方向之剖面。 <實施形態5 > 本實施形態係形成在圖1〜圖3所示之支持；| 層3而使得相互之結晶方位呈偏離之S ΟI基板 MOS電晶體和N通道MOS電晶體，係發揮作為： 流之保護元件之功能之半導體裝置。 圖1 9係顯示將本實施形態之半導體裝置採月 晶體CM 1之輸入側保護元件之狀態之電路圖，@ 將本實施形態之半導體裝置採用在CMOS電晶體 側保護元件之狀態之電路圖。 在圖1 9，於P通道M0S電晶體PM1，其源極 為短路，其汲極係連接在電壓訊號輸入端V i η禾 體C Μ1之訊號輸入部Ν1。此外，共通於源極和 電源電位Vdd。接著，在Ν通道M0S電晶體ΝΜ1 閘極係成為短路，其汲極係連接在電壓訊號輸 C Μ 0 S電晶體C Μ 1之訊號輸入部Ν 1。此外，共通 極而施加接地電位G N D。 Ρ通道M0S電晶體ΡΜ1和Ν通道M0S電晶體 312/發明說明書(補件)/92-09/92117247 欠。因此，可 ，配置Μ 0 S 行於該結晶 高電壓固定 /沒極活化 ^板1和S 0 I 上之Ρ通道 纣於突波電 Ϊ在CMOS電 3 20係顯示 CM2之輸出 和閘極係成 7 CMOS電晶 閘極而施加 ，其源極和 入端 V i η和 於源極和閘 ΝΜ1係皆相 23 1229885 同於圖1〜圖3所示之N通道MOS電晶體 沉積矽基板等之支持基板、氧化膜層和石夕 S 0 I基板之表面上。接著，各個係分別相 所示之N通道M0S電晶體，具備：閘極、 極/汲極活化層。當然，在N通道Μ 0 S電 /汲極活化層係植入Ν型雜質之Ν型源極 在Ρ通道Μ 0 S電晶體Ρ Μ1，源極/汲極活 雜質之Ρ型源極/汲極活化層。 此外，在S 0 I基板，S 0 I層之結晶方位-支持基板之結晶方位< 1 1 0 >之方向係成/ Ρ通道M0S電晶體ΡΜ1和Ν通道M0S電晶 極絕緣膜之沉積構造係皆形成在S 0 I層之 汲極活化層係形成在鄰接於S 0 I層内之閘 著，即使是在Ρ通道M0S電晶體ΡΜ1和Ν Ν Μ 1之任何一個，通道方向係也呈平行地 結晶方位< 1 0 0 >上。 此外，在實施形態1之圖1〜圖3所示 晶體，顯示本體電壓施加用Ρ型活化層6 施形態之Ρ通道Μ 0 S電晶體Ρ Μ 1和Ν通道 此種本體電壓施加用活化層之形成係成為 在圖20，於Ρ通道M0S電晶體ΡΜ2，其 為短路，其汲極係連接在電壓訊號輸出端 晶體C Μ 2之訊號輸出部Ν 2。此外，共通於 加電源電位V d d。接著，在Ν通道Μ 0 S電βε 312/發明說明書(補件)/92-09/92117247 ，形成在依序地 層等之SOI層之 同於圖1〜圖3 閘極絕緣膜和源 晶體Ν Μ1，源極 /没極活化層， 化層係植入Ρ型 <100〉之方向和 备一致。此外，在 體Ν Μ 1，閘極和閘 表面上，源極/ 極之位置上。接 通道M0S電晶體 配置在S 0 I層之 之Ν通道M0S電 ，但是，在本實 Μ 0 S電晶體Ν Μ 1， 任意。 源極和閘極係成 Vout 和 CMOS 電 源極和閘極而施 I體Ν Μ 2，其源極 24 1229885 和閘極係成為短路，其汲極係連接在電壓訊號輸出端V 〇 u t 和C Μ 0 S電晶體C Μ 2之訊號輸出部N 2。此外，共通於源極 和閘極而施加接地電位GND。 P通道M0S電晶體PM2和N通道M0S電晶體NM2係也相 同於P通道M0S電晶體PM1和N通道M0S電晶體NM1之狀 態，形成在S 01基板之表面上。在該狀態下，兩個電晶體 之通道方向係也呈平行地配置在S 0 I層之結晶方位< 1 0 0 >上。 P通道M0S電晶體PM1、PM2和N通,道M0S電晶體NM1、 N Μ 2，係皆對於突波電流之保護元件。也就是說，這些電晶 體係在一般動作時，成為0 F F (截止）狀態，但是，在突 波電流施加於沒極時，轉移成為0 Ν (導通）狀態。藉此而 防止突波電流流動至連接在成為CMOS電晶體CM 1、CM2等 之保護元件之各個M0S電晶體汲極之其他元件。 圖21係顯示M0S電晶體MT内之寄生雙極性電晶體BP 之示意圖。在寄生雙極性電晶體BP，M0S電晶體MT之源極 S、汲極D係分別相當於射極、集極，M0S電晶體ΜΤ之本 體Β係相當於基極。 在突波電流施加於汲極時，碰撞離子化電流I i m ρ係由汲 極開始朝向本體而流動。此時，由於基極電阻（也就是在 本體層之電阻）Rbase而產生電壓降。 此外，如果藉由本實施形態的話，則P通道M0S電晶體 PM1、PM2和N通道M0S電晶體NM1、NM2之通道方向係皆 呈平行地配置在S 0 I層之結晶方位< 1 0 0 >上。 25 312/發明說明書(補件)/92-09/92117247 1229885 在結晶方位< 1 Ο Ο > ，電洞之遷移率大。因此，在Μ 0 S 電晶體成為N通道型之狀態下，在包含於N通道MOS電晶 體之P型本體層，產生碰撞離子化，即使是在產生電洞一 電子對而流動電流之狀態下，也在P型本體層内，迅速地 擴散電流。可以藉此而實現均勻之電流分布，不局部地流 動電流，可以減低在該P型本體層之電阻。這個係表示達 到圖2 1之基極電阻R b a s e之減低。 因此，在突波電流流動至N通道MOS電晶體NM1、NM2 時，可以抑制由於流動至該源極、汲極和本體所形成之寄 生雙極性電晶體之碰撞離子化電流而造成之電壓降，能夠 提高而i ESD(ElectroStaticDischarge:靜電放電）性。 此外，在M0S電晶體成為P通道型之狀態下，在突波電 流流動至M0S電晶體時，能夠在P通道，以低電阻而流動 電流。 可以藉由劈開而容易得到沿著提高耐ESD性之N通道 M0S電晶體和能夠以低電阻而流動電流之P通道M0S電晶 體之通道幅寬方向或通道長度方向之剖面。 <實施形態6 > 本實施形態係在支持基板之結晶方位< 1 1 0 > —致於 S 0 I層之結晶方位< 1 0 0 >所形成之S 0 I基板上而設置所謂 應變通道構造之M0S電晶體之半導體裝置。 存在藉由在SOI層中之形成通道之通道形成區域，設置 第1半導體層，在通道形成區域之鄰接區域，設置第2半 導體層，而使得第1半導體層之晶格常數值，大概相等於 26 312/發明說明書(補件)/92-09/92117247 1229885 第2半導體層之晶格常數值之構造之MOS電晶體。具體地 說，成為使得S 01層中之表面側（通道形成區域）成為晶 格常數更加大於一般矽之矽應變通道層並且使得S 0 I層之 殘留（通道形成區域之鄰接區域）成為晶格常數更加大於 矽之矽鍺層之構造之Μ 0 S電晶體（參照非專利文獻3 )。 在晶格常數更加大於矽之鄰接區域而進行磊晶成長之 表面側矽層之晶格常數值，係受到鄰接區域之晶格配置之 影響而大概相等於鄰接區域之晶格常數值，具有更加大於 一般石夕之晶格常數。因此，表面側之砂層係成為承受拉伸 應力（tensile stress)之狀態。像這樣，看到通道之載 子遷移率之上升，得到特性提高之M0S電晶體。這個係所 謂應變通道構造之M0S電晶體。 在本實施形態，將應變通道構造之M0S電晶體，形成在 支持基板和S 0 I層而相互之結晶方位呈偏離之S 0 I基板 上，該通道方向係呈平行地配置在SO I層之結晶方位< 1 0 0 >上。此外，S 0 I層之結晶方位< 1 0 0 >之方向和支持基板 之結晶方位< 1 1 0 >之方向係成為一致。 圖2 2顯示本實施形態之半導體裝置。該半導體裝置係N 通道M0S電晶體，形成在依序地沉積矽基板等之支持基板 1、氧化膜層2和SOI層3b之SOI基板之表面上。此外， 該N通道Μ 0 S電晶體係具備閘極1 2、閘極絕緣膜1 1和N 型源極/汲極活化層5。此外，S 0 I層3 b係具有矽應變通 道層3 2和矽鍺層3 1之沉積構造。N通道Μ 0 S電晶體之通 道方向係呈平行地配置在S 0 I層3 b之結晶方位< 1 0 0 >上。 27 312/發明說明書(補件)/92-09/92117247 1229885 閘極1 2和閘極絕緣膜1 1之沉積構造係形成在S Ο I層3 b 之表面上，N型源極/汲極活化層5係在S Ο I層3 b内，形 成在俯視為鄰接於閘極1 2之位置上。此外，源極/汲極活 化層5之外邊係藉由部分隔離型元件隔離區域4而進行規 定。 在閘極1 2和閘極絕緣膜1 1之側面，形成側壁絕緣膜 1 3，在閘極1 2和源極/汲極活化層5之表面，分別形成矽 化物化區域1 2 b、5 a。此外，S Ο I層3 b中之閘極1 2下方之 部分（形成MOS電晶體通道之區域）係成為比較低濃度（P 一）之P型本體層3a。 如果藉由本實施形態之半導體裝置的話，則SO I層3 b 係藉由矽應變通道層3 2和矽鍺層3 1之沉積構造而構成。 因此，可以在成為通道形成區域之矽應變通道層32，由成 為鄰接區域之矽鍺層3 1，施加拉伸應力，提高通道之載子 遷移率。 此外，Μ 0 S電晶體之通道方向係呈平行地配置在S 0 I層 3 b之結晶方位< 1 0 0 >上。在結晶方位< 1 0 0 > ，電洞之遷 移率大，因此，在M0S電晶體成為N通道型之情況下，正 如在實施形態5所敘述的，在包含於N通道M0S電晶體之 P型本體層3a，產生碰撞離子化，即使是在產生電洞一電 子對而流動電流之情況下，也在P型本體層3 a内，迅速地 擴散電流。可以藉此而實現均勻之電流分布，不局部地流 動電流，可以減低在該P型本體層3a之電阻。 因此，可以抑制由於流動至N通道M0S電晶體之源極、 28 312/發明說明書(補件)/92-09/92117247 1229885 汲極和本體所形成之寄生雙極性之碰撞離子化電流而造成 之電壓降，能夠提高耐ESD性。 在MOS電晶體成為P通道型之狀態下，能夠在P通道， 以低電阻而流動電流。 此外，在S ΟI基板，於支持基板1和S ΟI層3 b，使得相 互之結晶方位呈偏離。可以藉此而使得支持基板1之劈開 面和S Ο I層3 b之劈開面，變.得不同，能夠使得S Ο I基板， 不容易發生破裂。這個係表示S 0 I基板之強度提升。為了 提高S 0 I基板之強度，因此，能夠使得在各個製造步驟所 產生之應力變小。由於應力而改變電晶體之特性，因此， 應力控制係變得重要。特別是在本實施形態，由矽鍺層3 1 施加拉伸應力而形成矽應變通道層3 2，需要更加高精度之 應力控制。可以藉由使用本S ΟI基板，而除了耐E S D性之 提升和P通道MOS電晶體之電流驅動能力之提升以外，還 使得在各個製造步驟所產生之不確定應力變小，來提高應 力控制。 可以藉由劈開而容易得到沿著提高耐ESD性之N通道 MOS電晶體和能夠以低電阻而流動電流之P通道MOS電晶 體之通道幅寬方向或通道長度方向之剖面。 此外，由於在支持基板1和S Ο I層3 b，使得相互之結晶 方位呈偏離，因此，不容易破裂，能夠有效地利用前述S 0 I 基板之任何一種特長。 圖2 3〜圖2 6顯示本實施形態之應變通道構造之S Ο I基 板之製造方法。在此，採用習知之SMART CUT (智慧型切 29 312/發明說明書(補件)/92-09/92117247 1229885 割）法（註冊商標），作為例子，而就支持基板1和S 01 層3 b之貼合，來進行說明。 在貼合前之階段，於S Ο I層用晶圓3 2 0之表面，例如藉 由 UHV— CVD ( Ultra High Vacuum CVD (超高真空化學氣 相沉積））法而形成矽鍺層3 1 (圖3 2 )。接著，進行氫離子 植入IP而一直到矽鍺層31之厚度DPI之深度為止，來形 成結晶缺陷層D F (圖2 4 )。 接著，正如圖2 5所示，將S Ο I層用晶圓3 2 0之矽鍺層 3 1，貼合在氧化膜層2形成於表面上之支持基板1側之晶 圓主表面。在圖25，以元件符號BD來表示貼合面之位置。 此外，在此時，使得支持基板1和S ΟI層用晶圓3 2 0之結 晶方位< 1 0 0 > ，互相偏離4 5 °而進行貼合。 接著，進行熱處理而使得結晶缺陷層DF，成為脆化，正 如圖2 6所示，在結晶缺陷層D F，分割S Ο I層用晶圓3 2 0。 此時，也除去S Ο I層用晶圓3 2 0中之接合強度弱之周邊部。 此外，在圖2 6，以元件符號D T來表示分割面。 接著，在該狀態下，追加熱處理而提高矽鍺層3 1和支 持基板1間之貼合強度，輕研磨矽鍺層3 1之表面，進行殘 留之結晶缺陷層DF之除去。 然後，在矽鍺層3 1之表面，對於矽，進行例如磊晶成 長，形成矽應變通道層3 2 (圖2 7 )。然後，藉由進行N通 道Μ 0 S電晶體之一般製造步驟而得到圖2 2所示之構造。 <實施形態7 > 本實施形態係形成在使得支持基板之結晶方位< 1 1 0 > 30 312/發明說明書(補件)/92-09/92117247 1229885 一致於S Ο I層之結晶方位< 1 Ο Ο >所形成之S Ο I基板上之4 個 MOS 電晶體，係構成 SRAM (Static Random Access Memory ：靜態隨機存取記憶體）之半導體裝置。 圖2 8係本實施形態之半導體裝置之電路圖。正如圖2 8 所示，在該半導體裝置，2個N通道MOS電晶體NMdl、NMd2 和2個P通道MOS電晶體PMal、PMa2係構成SRAM。 也就是說，N通道Μ 0 S電晶體N M d 1之汲極係連接在N通 道MOS電晶體NMd2之閘極，N通道MOS電晶體NMd2之汲 極係連接在N通道Μ 0 S電晶體N M d 1之閘極。 此外，在N通道Μ 0 S電晶體N M d 1、N M d 2之源極，施加 接地電位G N D。N通道Μ 0 S電晶體N M d 1之汲極係也連接在 P通道MOS電晶體PMal之汲極，N通道MOS電晶體NMd2 之汲極係也連接在P通道MOS電晶體PMa2之汲極。P通道 Μ 0 S電晶體P M a 1、P M a 2之源極係分別連接在位元線B L 1、 BL2 ° 此外，Μ 0 S電晶體N M d 1、N M d 2、P M a 1、P M a 2係皆相同於 圖1〜圖3所示之N通道MOS電晶體，形成在依序地沉積 矽基板等之支持基板、氧化膜層和矽層等之SOI層之SOI 基板之表面上。接著，各個係分別相同於圖1〜圖3所示 之N通道M0S電晶體，具備：閘極、閘極絕緣膜和源極/ 汲極活化層。當然，就前述電晶體中之P通道M0S電晶體 而言，源極/沒極活化層係植入P型雜質之P型源極/沒 極活化層。 此外，在S 0 I基板，S 0 I層之結晶方位< 1 0 0 >之方向和 31 312/發明說明書(補件)/92-09/92117247 1229885 支持基板之結晶方位< 1 1 ο >之方向係成為一致。此外，在 MOS電晶體NMdl、NMd2、PMal、PMa2，閘極和閘極絕緣膜 之沉積構造係皆形成在S 0 I層之表面上，源極/汲極活化 層係形成在鄰接於S 0 I層内之閘極之位置上。 接著，正如圖29所示，在N通道MOS電晶體NMcU、NMd2, 這些通道方向係呈平行地配置在S 0 I層之結晶方位< 1 0 0 >上。也就是說，通道方向和垂直閘極1 2之閘極寬方向係 呈平行地配置在S 0 I層之結晶方位< 1 0 0 >上。 另一方面，在P通道MOS電晶體PMal、PMa2，這些通道 方向係呈平行地配置在S 0 I層之結晶方位< 1 1 0 >上。也就 是說，通道方向和垂直閘極1 2 s之閘極寬方向係呈平行地 配置在S 0 I層之結晶方位< 1 1 0 >上。 此外，在實施形態1之圖1〜圖3所示之N通道Μ 0 S電 晶體，顯示本體電壓施加用Ρ型活化層6，但是，在本實 施形態之MOS電晶體NMdl、NMd2、PMal、PMa2，此種本體 電壓施加用活化層之形成係成為任意。 如果藉由本實施形態之半導體裝置的話，則連接MOS電 晶體NMdl、NMd2、PMal、PMa2而構成SRAM。接著，相當 於記憶SRAM中之資訊之驅動電晶體之N通道MOS電晶體 NMdl、NMd2之通道方向係呈平行地配置在SOI層之結晶方 位< 1 0 0 >上。此外，相當於控制S R A Μ中之資訊處理之存 取電晶體之Ρ通道M0S電晶體PMa卜PMa2之通道方向係呈 平行地配置在S 0 I層之結晶方位< 1 1 0 >上。 也就是說，P通道M0S電晶體PMal、PMa2之通道方向係 32 312/發明說明書(補件)/92-09/92117247 1229885 平行於S 0 I層之結晶方位< 1 1 ο >，因此，比起這些通道方 向平行於S Ο I層之結晶方位< 1 0 0 >之狀態，Ρ通道Μ 0 S電 晶體P M a 1、P M a 2之載子遷移率係變小。 在此，表示成為顯示SRAM記憶單元之資訊保持穩定度 之指標之驅動電晶體之電導相對於存取電晶體之電導之比 值 R c e 1 1 〇 (數式1 )
Udr*Pdr R ce "= 此外，在數式1，分別使得Wdr係表示驅動電晶體之閘 極寬，Ldr係表示驅動電晶體之閘長度，从dr係表示驅動 電晶體之載子遷移率，Pdr係表示驅動電晶體之前述以外 之關於電導之參數，Wac表示存取電晶體之閘極寬，Lac 係表不存取電晶體之閘極長’ //ac係表不存取電晶體之載 子遷移率，Pac係表示存取電晶體之前述以外之關於電導 之參數。 為了高度地保持S R A Μ記憶單元之資訊保持穩定度，因 此，必須使得電導之比值R c e 1 1之值成為某程度以上。如 果比較使得4個Μ 0 S電晶體之通道方向全部平行於S Ο I層 之結晶方位< 1 0 0 >之狀態的話，則在本實施形態之半導體 裝置，可以使得存取電晶體之載子遷移率/z ac變小。也就 是說，這個係表示可以在數學式1，使得電導之比值R c e 1 1 33 312/發明說明書(補件)/92-09/92117247 1229885 之值變大，能夠實現SRAM動作之穩定性之提高。 此外，在本實施形態之半導體裝置，就採用使得S 0 I層 來取代成為旋轉4 5 °或1 3 5 °之構造而使得支持基板之結晶 方位< 1 1 0 > —致於S 0 I層之結晶方位< 1 1 0 >之習知S 0 I 基板構造之狀態，來進行考量。在該狀態下，成為驅動電 晶體之N通道MOS電晶體NMd卜NMd2之通道方向係平行於 SOI層之結晶方位<110〉，成為存取電晶體之P通道MOS 電晶體P M a卜P M a 2之通道方向係平行於S 0 I層之結晶方位 < 1 00 >。在該狀態下，比起本實施形態之狀態，存取電晶 體之載子遷移率# ac係變大，無法提高電導之比值Rcell 之值。 如果由以上而正如本實施形態之半導體裝置來配置 SRAM記憶單元之各個電晶體的話，則可以使得SRAM動作， 成為穩定化。 或者是如果可以僅使得電導之比值R c e 1 1之值保持在既 定值的話，則能夠使得存取電晶體之載子遷移率// a c變 小，並且，也能夠減少驅動電晶體之閘極寬Wdr，達到省 空間4匕。 因此，可以藉由劈開而容易得到沿著能夠使得SRAM動 作來成為穩定化之M0S電晶體之通道幅寬方向或通道長度 方向之剖面。 (發明效果） 如果藉由本發明的話，則在S 0 I基板之支持基板和S 0 I 層，使得互相之結晶方位呈偏離。因此，為了有助於形成 34 312/發明說明書(補件)/92-09/92117247 1229885 在SOI基板上之半導體裝置之特性提升，結果，可以在SOI 層之結晶方位上，進行整合，配置該半導體裝置，並且， 在試驗研究用劈開時，容易得到平行於該結晶方位之面。 此外，如果藉由本發明的話，則連結P型本體層和本體電 壓施加用P型活化層之通路係呈平行地配置在S 0 I層之結 晶方位< 1 0 0 >上。在結晶方位< 1 0 0 >，電洞之遷移率大， 因此，如果介由本體電壓施加用P型活化層而施加電壓至 P型本體層的話，則迅速地進行對於P型本體層之電壓傳 達，提高P型本體層之電壓固定能力。此外，可以藉由提 高該電壓固定能力而增加電路穩定性，減低低頻雜訊。結 果，提高半導體裝置之線性特性。此外，也提高耐熱載子 性。因此，可以藉由劈開而容易得到沿著提高電壓固定能 力之N通道M0S電晶體之通道幅寬方向或通道長度方向之 剖面。 如果藉由本發明的話，則在S 0 I基板之支持基板和S 0 I 層，使得互相之結晶方位呈偏離。因此，為了有助於形成 在S 0 I基板上之半導體裝置之特性提升，結果，可以配置 S 0 I層之結晶方位，並且，在試驗研究用劈開時，沿著支 持基板之劈開面而分割SO I基板整體。此外，如果藉由本 發明的話，則連結P型本體層和P型活化層之通路係呈平 行地配置在S 0 I層之結晶方位< 1 0 0 >上。在結晶方位< 1 0 0 >，電洞之遷移率大，因此，如果透過P型活化層而施 加電壓至P型本體層的話，則迅速地進行對於P型本體層 之電壓傳達，提高P型本體層之電壓固定能力。因此，可 35 312/發明說明書(補件)/92-09/92117247 1229885 以藉由劈開而容易得到沿著提高電壓固定能力之連結Μ I S 型電容之P型本體層和P型活化層之通路方向之剖面。 如果藉由本發明的話，則在S 0 I基板之支持基板和S 0 I 層，使得互相之結晶方位呈偏離。因此，為了有助於形成 在SO I基板上之半導體裝置之特性提升，結果，可以配置 S 0 I層之結晶方位，並且，在試驗研究用劈開時，沿著支 持基板之劈開面而分割SO I基板整體。此外，如果藉由本 發明的話，則Μ I S電晶體之源極和閘極係成為短路，其他 汲極係連接在其他元件之訊號輸入部或訊號輸出部。可以 藉此，以便於使得Μ I S電晶體，發揮作為防止由於突波電 流而破壞其他元件之保護元件之功能。此外，如果藉由本 發明的話，則Μ I S電晶體之通道方向係呈平行地配置在S 0 I 層之結晶方位< 1 0 0 >上。在結晶方位< 1 0 0 > ，電洞之遷 移率大，因此，在ΜIS電晶體成為Ν通道型之情況下，在 包含於Ν通道MIS電晶體之Ρ型本體層，產生碰撞離子化， 即使是在產生電洞一電子對而流動電流之情況下，也在P 型本體層内，迅速地擴散電流。可以藉此而實現均勻之電 流分布，不局部地流動電流，可以減低在該P型本體層之 電阻。因此，在突波電流流動至N通道ΜIS電晶體時，可 以抑制由於流動至Ν通道Μ I S電晶體之源極、汲極和本體 所形成之寄生雙極性之碰撞離子化電流而造成之電壓降， 能夠提高耐 ESD(Electro Static Discharge:靜電放電） 性。此外，在結晶方位< 1 0 0 > ，電洞之遷移率大，因此， 在Μ I S電晶體成為P通道型之狀態下’在突波電流流動至 36 312/發明說明書(補件)/92-09/92117247 1229885 Μ I S電晶體時，能夠在P通道，以低電阻而流動電流。因 此，可以藉由劈開而容易得到沿著提高耐ESD性之N通道 MOS電晶體和能夠以低電阻而流動電流之P通道MOS電晶 體之通道幅寬方向或通道長度方向之剖面。 如果藉由本發明的話，則第1半導體層之晶格常數值， 大概相等於第2半導體層之晶格常數值。因此，如果第1 半導體層之晶格常數值更加大於通常狀態的話，則可以在 通道形成區域，由鄰接區域而施加拉伸應力，來提高通道 之載子遷移率。此外，Μ I S電晶體之通道方向係呈平行地 配置在S 0 I層之結晶方位< 1 0 0 >上。在結晶方位< 1 0 0 > ，電洞之遷移率大，因此，在MIS電晶體成為Ν通道型 之狀態下，在包含於N通道MIS電晶體之P型本體層，產 生碰撞離子化，即使是在產生電洞_電子對而流動電流之 情況下，也在P型本體層内，迅速地擴散電流。可以藉此 而實現均勻之電流分布，不局部地流動電流，可以減低在 該P型本體層之電阻。因此，可以抑制由於流動至N通道 Μ I S電晶體之源極、汲極和本體所形成之寄生雙極性之碰 撞離子化電流而造成之電壓降，能夠提高耐ESD(Electro S t a t i c D i s c h a r g e ··靜電放電）性。此外，在結晶方位< 100>，電洞之遷移率大，因此，在MIS電晶體成為P通道 型之狀態下，能夠在P通道，以低電阻而流動電流。此外， 在S 0 I基板，於支持基板和S 0 I層，使得相互之結晶方位 呈偏離。可以藉此而使得支持基板之劈開面和SO I層之劈 開面，變得不同，能夠使得SO I基板，不容易發生破裂。 37 312/發明說明書(補件)/92-09/92117247 1229885 這個係表示S Ο I基板之強度提升，能夠提高在Μ I S電晶體 之製造步驟之應力控制。可以藉由劈開而容易得到沿著提 高耐ESD性之N通道MOS電晶體和能夠以低電阻而流動電 流之P通道MOS電晶體之通道幅寬方向或通道長度方向之 剖面。此外，在結晶方位< 1 0 0 >，電洞之遷移率大，並且， 在支持基板和S 0 I層，使得相互之結晶方位呈偏離，因此， 不容易破裂，能夠有效地利用前述S 0 I基板之任何一種特 長。 如果藉由本發明的話，則連接第1及第2 P通道ΜI S電 晶體和第1及第2Ν通道MIS電晶體而構成SRAM。接著， 相當於記憶S R A Μ中之資訊之驅動電晶體之第1及第2 N通 道Μ I S電晶體之通道方向係呈平行地配置在S Ο I層之結晶 方位< 1 0 0 >上。此外，相當於控制S R A Μ中之資訊處理之 存取電晶體之第1及第2Ρ通道MIS電晶體之通道方向係呈 平行地配置在S 0 I層之結晶方位< 1 1 0 >上。比起在結晶方 位< 1 0 0 >，在結晶方位< 1 1 0 >之電洞遷移率係比較小， 因此，可以使得成為存取電晶體之第1及第2P通道MIS 電晶體之載子遷移率變小。可以藉此而提高驅動電晶體之 電導對於存取電晶體之電導之比值，可以使得SRAM動作， 成為穩定化。因此，可以藉由劈開而容易得到沿著能夠使 得SRAM動作來成為穩定化之MIS電晶體之通道幅寬方向或 通道長度方向之剖面。 【圖式簡單說明】 圖1係顯示實施形態1之半導體裝置之俯視圖。 38 312/發明說明書(補件)/92-09/92117247 1229885 圖2係顯示實施形態1之半導體裝置之剖面圖。 圖3係顯示實施形態1之半導體裝置之剖面圖。 圖4係顯不在支持基板側和S Ο I層側而偏離結晶方位之 SOI基板之製造步驟之圖。 圖5係顯示實施形態1之半導體裝置之變化例之俯視圖。 圖6係顯示實施形態1之半導體裝置之變化例之剖面圖。 圖7係顯示實施形態1之半導體裝置之變化例之俯視圖。 圖8係顯示實施形態1之半導體裝置之變化例之剖面圖。 圖9係顯示實施形態1之半導體裝置之變化例之剖面圖。 圖1 0係顯示實施形態1之半導體裝置之變化例之製造方 法之剖面圖。 圖1 1係顯示實施形態1之半導體裝置之變化例之製造方 法之剖面圖。 圖1 2係顯示實施形態1之半導體裝置之變化例之製造方 法之剖面圖。 圖1 3係顯示實施形態1之半導體裝置之變化例之製造方 法之剖面圖。 圖1 4係顯示實施形態1之半導體裝置之變化例之製造方 法之剖面圖。 * 圖1 5係顯示實施形態2之半導體裝置之俯視圖。 圖1 6係顯示實施形態3之半導體裝置之俯視圖。 圖1 7係顯示實施形態4之半導體裝置之俯視圖。 圖1 8係顯示實施形態4之半導體裝置之剖面圖。 圖1 9係顯示實施形態5之半導體裝置之電路圖。 39 312/發明說明書(補件)/92-09/92117247 1229885 圖 20 係 顯 示 實 施 形 態 | 5之半導體裝置 之電路圖· 3 圖 21 係 顯 示 M0S 電 晶 體内之寄生雙極 性電晶體之圖< 3 圖 22 係 顯 示 實 施 形 態 1 3之半導體裝置 之剖面圖< D 圖 23 係 顯 示 實 施 形 態 6 之半導體裝置之製 造方法 之 剖 面 圖 ο 圖 24 係 顯 示 實 施 形 態 6 之半導體裝置之製 造方法 之 剖 面 圖 ο 圖 25 係 顯 示 實 施 形 態 6 之半導體裝置之製 造方法 之 剖 面 圖 0 圖 26 係 顯 示 實 施 形 態 6 之半導體裝置之製 造方法 之 剖 面 圖 〇 圖 27 係 顯 示 實 施 形 態 6 之半導體裝置之製 造方法 之 剖 面 圖 〇 圖 28 係 顯 示 實 施 形 態 r 『之半導體裝置 之電路圖。 > 圖 29 係 顯 示 實 施 形 態 r 「之半導體裝置 之俯視圖c ( 元 件\ 降號說明\ ) β a c 載 子 遷 移 率 β dr 載 子 遷 移 率 Β 本 體 BD 貼 合 面 位 置 BL1 位 元 線 BL2 位 元 線 BP 寄 生 雙 極 性 電 晶體 CM1 CMOS 電 晶 體 312/發明說明書(補件)/92-09/92117247 40 1229885 CM2 CMOS :電 晶 體 D 汲 極 DF 結 晶 缺 陷 層 DPI 厚 度 DT 分 割 面 GND 接 地 電 位 IP 氫 離 子 植 入 Lac 閘 極 長 度 Ldr 閘 極 長 度 MT M0S 電 晶1 體 N1 訊 號 m 入 部 N2 訊 號 Ψμ 出 部 NMdl N 通 道 M0S 電 晶 體 NMd2 N 通 道 M0S 電 晶 體 NM1 N 通 道 M0S 電 晶 體 NM2 N 通 道 M0S 電 晶 體 0F1 定 位 平 面 0F2 定 位 平 面 P a c 參 數 P d r 參 數 PM1 P 通 道 M0S 電 晶 體 PM2 P 通 道 M0S 電 晶 體 PMal P 通 道 M0S 電 晶 體 PMa2 P 通 道 M0S 電 晶 體 312/發明說明書(補件)/92-09/92117247
41 1229885 PT 通路 R a 寄生 Rb 寄生 R b a s e 基極 RM1 光阻 RX1 罩幕 S 源極 Vdd 電源 Vin 電壓 V o u t 電壓 W a c 閘極 Wdr 閘極 1 支持 2 氧化 3 SOI 3a 本體 3 b SOI 4、4 a 元件 5 源極 5a 矽化 6 本體 6a 矽化 11 閘極 12 閘極 312/發明說明書(補件)/92-09/92117247 電阻 電阻 電阻 罩幕 資料 電位 訊號輸入端 訊號輸出端 寬 寬 基板 膜層 層 層 層 隔離區域 /没極活化層 物化區域 電壓施加用活化層 物化區域 絕緣膜
42 1229885 12a 拉 出 部 分 12b 矽 化 物 化 域 12c 拉 出 部 分 1 2H 閘 極 12s 閘 極 13 側 壁 絕 緣 膜 31 矽 鍺 層 32 矽 應 變 通 道 層 51 源 極 / 汲 極 活4匕層 51a 矽 化 物 化 區 域 110 厚 膜 部 分 121 閘 極 121a 拉 出 部 分 121b 矽 化 物 化 區 域 300 SOI , 層 用 晶 圓 320 SOI , 層 用 晶 圓
312/發明說明書(補件)/92-09/92117247 43

Claims (1)

1229885 拾、申請專利範圍·· 1. 一種半導體裝置，其特徵為：具備： S 0 I基板，係依序地沉積支持基板、氧化膜層和 (Semiconductor On Insulator:絕緣體上之半導 \ 在前述支持基板和前述S 0 I層，使得互相之結晶方< N 通道 MIS ( Metal Insulator Semiconductor: 緣體半導體）電晶體，係包含：形成在前述SO I層 極絕緣膜、形成在前述閘極絕緣膜上之閘極、在前 層内而形成在鄰接於前述閘極之位置上之N型源極 活化層、和在前述S 0 I層内而至少形成在前述閘極 置上之P型本體層；以及， 本體電壓施加用P型活化層，係形成在前述S 01 接合在前述P型本體層；此外， 連結前述P型本體層和前述本體電壓施加用P型 之通路係呈平行地配置在前述S 0 I層之結晶方位< 上。 2. 如申請專利範圍第1項之半導體裝置，其中，这 成為隔離前述N通道MIS電晶體之元件隔離區域而 S 0 I層之膜後方向不到達氧化膜層之部分隔離元件 域。 3. 如申請專利範圍第1項之半導體裝置，其中， 閘極，包含接觸栓塞連接部位，前述閘極絕緣膜中 在前述接觸栓塞連接部位下之部分之膜厚係更加大 部分之膜厚。 312/發明說明書(補件)/92-09/92117247 SOI 豐）層， 丨立偏離； 金屬絕 上之閘 述SOI /汲極 下方位 層内， 活化層 1 00 > I具備： 在前述 隔離區 在前述 之位處 於其他 44 1229885 4. 如申請專利範圍第1項之半導體裝置，其中，前述本 體電壓施加用P型活化層係配置在前述N型源極/汲極活 化層内之一部分。 5. 如申請專利範圍第1項之半導體裝置，其中，前述本 體電壓施加用P型活化層和前述閘極係成為短路。 6. —種半導體裝置，其特徵為：具備： SO I基板，係依序地沉積支持基板、氧化膜層和SO I (Semiconductor On Insulator:絕緣體上之半導體）層， 在前述支持基板和前述SO I層，使得互相之結晶方位偏離； MIS (Metal Insulator Semiconductor:金屬絕緣體半 導體）型電容，係包含：形成在前述S 01層上之閘極絕緣 膜、形成在前述閘極絕緣膜上之閘極、和在前述SO I層内 而至少形成在前述閘極下方位置上之P型本體層；以及， P型活化層，係形成在前述SOI層内，電連接在前述P 型本體層；此外， 連結前述P型本體層和前述P型活化層之通路係呈平行 地配置在前述S 0 I層之結晶方位< 1 0 0 >上。 7. —種半導體裝置，其特徵為：具備： SO I基板，係依序地沉積支持基板、氧化膜層和SO I (Semiconductor On Insulator:絕緣體上之半導體）層， 在前述支持基板和前述S 0 I層，使得互相之結晶方位偏離； MIS ( Metal Insulator Semiconductor :金屬絕緣體半 導體）電晶體，係包含：形成在前述S 01層上之閘極絕緣 膜、形成在前述閘極絕緣膜上之閘極、和在前述s 0 I層内 45 312/發明說明書(補件)/92-09/92117247 1229885 而形成在鄰接於前述閘極之位置上之源極/汲極活化層； 以及， 其他元件，係形成在前述S 01基板上；此外， 前述Μ I S電晶體之源極和閘極係成為短路，前述Μ I S電 晶體之汲極係連接在前述其他元件之訊號輸入部或訊號輸 出部，前述MIS電晶體之通道方向係配置為平行於前述SOI 層之結晶方位< 1 0 0 > 。 8. —種半導體裝置，其特徵為：具備： S 0 I基板，係依序地沉積支持基板、氧化膜層和S 0 I (SemiconductorOn Insulator:絕緣體上之半導體）層， 在前述支持基板和前述S 0 I層，使得互相之結晶方位偏 離；以及， MIS (Metal Insulator Semiconductor:金屬絕緣體半 導體）電晶體，係包含：形成在前述SO I層上之閘極絕緣 膜、形成在前述閘極絕緣膜上之閘極、和在前述S 0 I層内 而形成在鄰接於前述閘極之位置上之源極/汲極活化層； 此外， 藉由在前述SOI層中之形成通道之通道形成區域，設置 第1半導體層，在前述SOI層中之前述通道形成區域之鄰 接區域，設置第2半導體層，而使得前述第1半導體層之 晶格常數值，大概相等於前述第2半導體層之晶格常數 值，前述MIS電晶體之通道方向係配置為平行於前述SOI 層之結晶方位< 1 0 0 > 。 46 312/發明說明書(補件)/92-09/92117247
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Families Citing this family (69)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08125034A (ja) * 1993-12-03 1996-05-17 Mitsubishi Electric Corp 半導体記憶装置
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置
JP2004311903A (ja) * 2003-04-10 2004-11-04 Oki Electric Ind Co Ltd 半導体装置及び製造方法
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6909151B2 (en) 2003-06-27 2005-06-21 Intel Corporation Nonplanar device with stress incorporation layer and method of fabrication
US7456476B2 (en) 2003-06-27 2008-11-25 Intel Corporation Nonplanar semiconductor device with partially or fully wrapped around gate electrode and methods of fabrication
US7023055B2 (en) * 2003-10-29 2006-04-04 International Business Machines Corporation CMOS on hybrid substrate with different crystal orientations using silicon-to-silicon direct wafer bonding
CN100361302C (zh) * 2003-10-29 2008-01-09 国际商业机器公司 混合衬底、集成半导体结构以及它们的制备方法
US7319258B2 (en) * 2003-10-31 2008-01-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor-on-insulator chip with<100>-oriented transistors
TWI228293B (en) * 2003-12-02 2005-02-21 Univ Nat Taiwan A CMOS utilizing a special layout direction
US7268058B2 (en) * 2004-01-16 2007-09-11 Intel Corporation Tri-gate transistors and methods to fabricate same
KR100641365B1 (ko) * 2005-09-12 2006-11-01 삼성전자주식회사 최적화된 채널 면 방위를 갖는 모스 트랜지스터들, 이를구비하는 반도체 소자들 및 그 제조방법들
US6949420B1 (en) * 2004-03-12 2005-09-27 Sony Corporation Silicon-on-insulator (SOI) substrate having dual surface crystallographic orientations and method of forming same
US7154118B2 (en) * 2004-03-31 2006-12-26 Intel Corporation Bulk non-planar transistor having strained enhanced mobility and methods of fabrication
US7432558B1 (en) * 2004-06-09 2008-10-07 Advanced Micro Devices, Inc. Formation of semiconductor devices to achieve <100> channel orientation
US7291886B2 (en) * 2004-06-21 2007-11-06 International Business Machines Corporation Hybrid substrate technology for high-mobility planar and multiple-gate MOSFETs
WO2006007188A1 (en) * 2004-06-30 2006-01-19 Advanced Micro Devices, Inc. Technique for forming a substrate having crystalline semiconductor regions of different characteristics
DE102004031708B4 (de) * 2004-06-30 2008-02-07 Advanced Micro Devices, Inc., Sunnyvale Verfahren zum Herstellen eines Substrats mit kristallinen Halbleitergebieten unterschiedlicher Eigenschaften
US7042009B2 (en) * 2004-06-30 2006-05-09 Intel Corporation High mobility tri-gate devices and methods of fabrication
US7217949B2 (en) * 2004-07-01 2007-05-15 International Business Machines Corporation Strained Si MOSFET on tensile-strained SiGe-on-insulator (SGOI)
SG119256A1 (en) * 2004-07-28 2006-02-28 Taiwan Semiconductor Mfg Semiconductor-on-insulator chip with <100> oriented transistors
US7253034B2 (en) * 2004-07-29 2007-08-07 International Business Machines Corporation Dual SIMOX hybrid orientation technology (HOT) substrates
KR100541656B1 (ko) * 2004-08-03 2006-01-11 삼성전자주식회사 성능이 향상된 ｃｍｏｓ 소자 및 그 제조 방법
US7348284B2 (en) * 2004-08-10 2008-03-25 Intel Corporation Non-planar pMOS structure with a strained channel region and an integrated strained CMOS flow
US7422946B2 (en) * 2004-09-29 2008-09-09 Intel Corporation Independently accessed double-gate and tri-gate transistors in same process flow
US7361958B2 (en) * 2004-09-30 2008-04-22 Intel Corporation Nonplanar transistors with metal gate electrodes
JP5172083B2 (ja) * 2004-10-18 2013-03-27 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法、並びにメモリ回路
US20060086977A1 (en) 2004-10-25 2006-04-27 Uday Shah Nonplanar device with thinned lower body portion and method of fabrication
US7238589B2 (en) * 2004-11-01 2007-07-03 International Business Machines Corporation In-place bonding of microstructures
DE102004057764B4 (de) * 2004-11-30 2013-05-16 Advanced Micro Devices, Inc. Verfahren zur Herstellung eines Substrats mit kristallinen Halbleitergebieten mit unterschiedlichen Eigenschaften, die über einem kristallinen Vollsubstrat angeordnet sind und damit hergestelltes Halbleiterbauelement
JP4965072B2 (ja) * 2004-12-01 2012-07-04 ラピスセミコンダクタ株式会社 Ｓｏｉ半導体装置の製造方法
US7422956B2 (en) * 2004-12-08 2008-09-09 Advanced Micro Devices, Inc. Semiconductor device and method of making semiconductor device comprising multiple stacked hybrid orientation layers
KR100674935B1 (ko) * 2005-01-06 2007-01-26 삼성전자주식회사 반도체 소자의 게이트 레이아웃
US7271043B2 (en) 2005-01-18 2007-09-18 International Business Machines Corporation Method for manufacturing strained silicon directly-on-insulator substrate with hybrid crystalline orientation and different stress levels
US7217978B2 (en) * 2005-01-19 2007-05-15 International Business Machines Corporation SRAM memories and microprocessors having logic portions implemented in high-performance silicon substrates and SRAM array portions having field effect transistors with linked bodies and method for making same
JP4987309B2 (ja) * 2005-02-04 2012-07-25 セイコーインスツル株式会社 半導体集積回路装置とその製造方法
US7518196B2 (en) 2005-02-23 2009-04-14 Intel Corporation Field effect transistor with narrow bandgap source and drain regions and method of fabrication
US7268377B2 (en) * 2005-02-25 2007-09-11 International Business Machines Corporation Structure and method of fabricating a hybrid substrate for high-performance hybrid-orientation silicon-on-insulator CMOS devices
US20060202266A1 (en) * 2005-03-14 2006-09-14 Marko Radosavljevic Field effect transistor with metal source/drain regions
US7858481B2 (en) 2005-06-15 2010-12-28 Intel Corporation Method for fabricating transistor with thinned channel
US7846164B2 (en) * 2005-06-18 2010-12-07 Ortho Impact Corporation Pedicle punch with cannula
US7547637B2 (en) 2005-06-21 2009-06-16 Intel Corporation Methods for patterning a semiconductor film
US7279375B2 (en) * 2005-06-30 2007-10-09 Intel Corporation Block contact architectures for nanoscale channel transistors
JP2007035957A (ja) * 2005-07-27 2007-02-08 Toshiba Corp 半導体装置とその製造方法
US7402875B2 (en) * 2005-08-17 2008-07-22 Intel Corporation Lateral undercut of metal gate in SOI device
US7605447B2 (en) 2005-09-22 2009-10-20 International Business Machines Corporation Highly manufacturable SRAM cells in substrates with hybrid crystal orientation
US7479421B2 (en) * 2005-09-28 2009-01-20 Intel Corporation Process for integrating planar and non-planar CMOS transistors on a bulk substrate and article made thereby
US20070090416A1 (en) * 2005-09-28 2007-04-26 Doyle Brian S CMOS devices with a single work function gate electrode and method of fabrication
US20070090408A1 (en) * 2005-09-29 2007-04-26 Amlan Majumdar Narrow-body multiple-gate FET with dominant body transistor for high performance
US7485503B2 (en) 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7531392B2 (en) * 2006-02-27 2009-05-12 International Business Machines Corporation Multi-orientation semiconductor-on-insulator (SOI) substrate, and method of fabricating same
US20070228425A1 (en) 2006-04-04 2007-10-04 Miller Gayle W Method and manufacturing low leakage MOSFETs and FinFETs
US8143646B2 (en) 2006-08-02 2012-03-27 Intel Corporation Stacking fault and twin blocking barrier for integrating III-V on Si
US7820501B2 (en) * 2006-10-11 2010-10-26 International Business Machines Corporation Decoder for a stationary switch machine
KR20080079894A (ko) * 2007-02-28 2008-09-02 삼성에스디아이 주식회사 염료감응 태양전지 및 이의 제조방법
JP5010310B2 (ja) * 2007-02-28 2012-08-29 株式会社東芝 半導体装置の製造方法および半導体装置
JP2009054705A (ja) 2007-08-24 2009-03-12 Toshiba Corp 半導体基板、半導体装置およびその製造方法
JP2009277963A (ja) 2008-05-16 2009-11-26 Toshiba Corp 半導体装置
US8362566B2 (en) 2008-06-23 2013-01-29 Intel Corporation Stress in trigate devices using complimentary gate fill materials
FR2935539B1 (fr) * 2008-08-26 2010-12-10 Commissariat Energie Atomique Circuit cmos tridimensionnel sur deux substrats desalignes et procede de realisation
JP4794656B2 (ja) * 2009-06-11 2011-10-19 シャープ株式会社 半導体装置
US8120074B2 (en) 2009-10-29 2012-02-21 Infineon Technologies Austria Ag Bipolar semiconductor device and manufacturing method
CN101710585B (zh) * 2009-12-01 2011-04-27 中国科学院上海微系统与信息技术研究所 混合晶向积累型全包围栅cmos场效应晶体管
CN103295951A (zh) * 2012-02-27 2013-09-11 中国科学院上海微系统与信息技术研究所 基于混合晶向soi的器件系统结构及制备方法
US9006798B2 (en) * 2013-05-03 2015-04-14 Infineon Technologies Ag Semiconductor device including trench transistor cell array and manufacturing method
US9059123B2 (en) * 2013-07-24 2015-06-16 International Business Machines Corporation Active matrix using hybrid integrated circuit and bipolar transistor
US20170358691A1 (en) * 2016-06-14 2017-12-14 Globalfoundries Inc. Reconfigurable MOS Varactor
FR3076398B1 (fr) * 2017-12-29 2019-12-27 X-Fab France Transistor et son procede de fabrication
US10714433B2 (en) * 2018-05-16 2020-07-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US675355A (en) * 1898-05-16 1901-05-28 William S Macharg Tunneling device.
JPH07335511A (ja) 1994-06-13 1995-12-22 Nippon Telegr & Teleph Corp <Ntt> 張り合わせウエハ
JP3075930B2 (ja) 1994-09-28 2000-08-14 三洋電機株式会社 半導体メモリ装置
JPH09223667A (ja) 1996-02-16 1997-08-26 Hitachi Ltd 積層基板およびその製造方法
JP4540146B2 (ja) 1998-12-24 2010-09-08 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2001077368A (ja) 1999-09-03 2001-03-23 Mitsubishi Electric Corp 半導体装置及びその製造方法
EP1102327B1 (en) * 1999-11-15 2007-10-03 Matsushita Electric Industrial Co., Ltd. Field effect semiconductor device
JP2002134374A (ja) 2000-10-25 2002-05-10 Mitsubishi Electric Corp 半導体ウェハ、その製造方法およびその製造装置
JP2002164520A (ja) 2000-11-27 2002-06-07 Shin Etsu Handotai Co Ltd 半導体ウェーハの製造方法
KR100363555B1 (ko) 2001-02-07 2002-12-05 삼성전자 주식회사 에스오아이 트랜지스터의 플로팅 바디효과를 제거하기위한 에스오아이 반도체 집적회로 및 그 제조방법
JP4294935B2 (ja) * 2002-10-17 2009-07-15 株式会社ルネサステクノロジ 半導体装置

Also Published As

Publication number Publication date
TW200406813A (en) 2004-05-01
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