TWI277094B - Memory cell structure - Google Patents

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TWI277094B
TWI277094B TW094128230A TW94128230A TWI277094B TW I277094 B TWI277094 B TW I277094B TW 094128230 A TW094128230 A TW 094128230A TW 94128230 A TW94128230 A TW 94128230A TW I277094 B TWI277094 B TW I277094B
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Description

1277094 九、發明說明： ， 【發明所屬之技術領域】 ， 本發明是有關於一種半導體元件，且特別是有關於一種 靜心、1^ 機存取 5己憶體（static random access memory; SRAM)之 •. 記憶胞結構的系統。 【先前技術】 互補式金氧半（CMOS)技術是現今用於製造超大型積體 β (ULSI)電路的主要半導體技術。半導體結構尺寸的縮小在過 去數十年間已在速度、性能、電路密度以及半導體晶片之每 記憶胞功能的成本上有顯著的進步，然而，當CM〇s元件的 尺寸持續縮小，則面臨了重大的挑戰。 挑戰之一就是軟錯誤（soft error)。軟錯誤是因為過多電荷 載子而造成電路的邏輯狀態發生錯誤，典型的是由阿法粒子 和宇宙射線中子所引起。當過多的電荷載子在電路中產生， 邏輯值可能會被改變。舉例而言，電容器或線的邏輯值可從 • 邏輯“0”變為邏輯“1”，電晶體閘極會被關閉或開啟，或類似 - 者發生在SRAM元件或其他記憶體元件中的軟錯誤可造成 w 儲存的資料受到毀損。 減少過多電荷載子及軟錯誤對積體電路之影響的嘗試已 在進行，其中一項嘗試涉及增加錯誤修正電路（err〇r_c〇rrectig circuity; ECC)。另一項嘗試涉及增加記憶胞的尺寸以增加電 荷節點的電容量，因而減少過多電荷載子的影響。再另一項 嘗试則需要增加額外的電容量（諸如MIM結構、溝槽式電容 (8) 1277094 、 器、堆疊式電容器、或類似者）至電荷節點。再另一項嘗試涉 、 及增加電荷節點源極/汲極區域和電荷節點閘極之間的電阻。 < 又一個其他嘗試係涉及減少井電阻及/或增加井束缚頻率 (well strapping frequency) 〇 然而，這些嘗試通常需要額外的電路、額外的製程、較 1 高的電力需求及/或加大的記憶胞尺寸，因而會不利於較小與 較省電之積體電路的設計和製造。因此，需要一個對軟錯誤 和過多電荷載子更具恢復力（resilient)的積體電路。 » 【發明内容】 這些及其他問題普遍可藉本發明實施例所提供之記憶胞 結構的系統而減少、解決或避免，且可達到技術上的優勢。 根據本發明的一方面，提供一種SRAM元件。此SRAM 元件包括基板、位於基板中的深N井區、位於深N井區中的 SRAM元件、位在SRAM元件中的SRAM陣列、以及位在 SRAM陣列中之SRAM記憶胞。SRAM陣列包括至少8行 ’ SRAM記憶胞，每一行SRAM記憶胞包含至少8列SRAM記 . 憶胞，及SRAM記憶胞包含位在深N井區之N井區和p井區。 t N井區係介於P井區的兩部分之間。SRAM的記憶胞區域包 括N井區和P井區，P井區佔據少於約65%的sraM之記憶 胞區域。第一記憶胞間距（cell pitch)是沿著記憶胞區域的較長 邊排列，第二記憶胞間距是沿著記憶胞區域的較短邊排列。p 井區的縱軸是實質上與記憶胞區域的較短邊排列在一起，且 第一記憶胞間距對第二記憶胞間距的記憶胞高寬比（aspect 7 1277094 、 ratio)大於約1.8。8&人^1記憶胞進一步包括多條位元線，位元 線的縱軸實質上是與記憶胞區域的較短邊排列在一起。SRAM ·# 纪憶胞進一步包括多個η-型金氧半（NM0S)電晶體於p井區内 、 及多個厂型金氧半（PM0S)電晶體於N井區内。每一個NM〇s 和PM0S電晶體包括主動區，每一個主動區包括通道區，且 通道區具有通道寬度。閘極結構包括覆蓋在主動區上的閘介 電層，以及覆蓋在閘介電層上之由多個導電層組成的閘極 • 層。多數NM0S電晶體中的主動區總面積佔據了少於約25% 的記憶胞區域。SRAM記憶胞也包括第一反相器和第二反相 器，第一反相器和第二反相器包括輸入端和輸出端，第一反 相器的輸出端是與第二反相器的輸入端電性耦接的，且第二 反相器的輸出端是與第一反相器的輸入端耦接的。每個反相 器也包括下拉電晶體和拉昇電晶體，下拉電晶體是多個 NM0S電晶體之一，拉昇電晶體是多個pM〇s電晶體之一。 下拉電晶體的閘極與拉昇電晶體的閘極是電性連接的，以形 成反相器的輸入端。下拉電晶體主動區中的汲極區是與拉昇 電晶體的汲極區電性連接的，以形成輸出端。拉昇電晶體通 道寬度對下拉電晶體通道寬度的比例是在約〇 8和約15範圍 、 之間。SRAM記憶胞再更包含第一儲存節點（st〇rage n〇de)與 第一反相器輸出端電性連接，及第二儲存節點與第二反相器 輸出端電性連接。SRAM記憶胞包括無硼的層間介電（ILD) 層，無硼的ILD包括多個無硼的介電層且其覆蓋在第一及第 二反相器上。SRAM記憶胞包括金屬層間介電（IMD)層，其包 括圍繞著多條金屬線的多個介電層且覆蓋在ILD層上。上述 ⑧ 1277094 之介電層的介電常數少於約3。SRAM記憶胞包括覆蓋在 SRAM元件上的聚亞醯胺層，聚亞醯胺層的厚度少於約2〇微 米。 根據本發明的另一方面，提供一種位在一基板上之半導 體元件。此半導體元件包括位在基板中的SRAM元件及位在 其中之SRAM記憶胞。SRAM記憶胞包括一記憶胞區域、沿 著記憶胞區域較長邊排列的第一記憶胞間距、及沿著記憶胞 區域較短邊排列的第二記憶胞間距。第一記憶胞間距對第二 記憶胞間距的記憶胞間距比（cell pitch ratio)係大於約2。 SRAM記憶胞也包括覆蓋在基板上的多個内金屬介電（IMd) 層，上述之IMD層的介電常數少於約3，而金屬線位於imD 層之中。 根據本發明再另一方面，提供位在基板上之一種半導體 元件。此半導體元件包括位在基板中的SRAM元件及位在其 中之SRAM記憶胞。SRAM記憶胞包括記憶胞區域，記憶胞 區域包括N井區和P井區，N井區是介於P井區的兩部分之 間，P井區佔據了少於約65%的記憶胞區域。多個n_型金氧 半（NM0S)電晶體在P井區内，多個p-型金氧半（pm〇S)電晶 體在N井區内。NM0S電晶體之主動區總面積少於約25%的 記憶胞區域。多個内金屬介電（IMD)層覆蓋在基板上，且IMD 層的介電常數少於約3, IMD層也包括金屬線於其中。 根據本發明的再另一方面，提供位在一基板上之一種半 導體元件。此半導體元件包括位在基板中的深N井區、位在 其中之SRAM元件、位在SRAM元件中的SRam記憶胞。 9 1277094 SRAM記憶胞包括位在深n井區中之N井區和P井區。；^井 區是介於P井區的兩部分之間。記憶胞區域包括N井區和p 井區。P井區總面積佔據少於約65%的記憶胞區域。記憶胞 區域包括沿著記憶胞區域較長邊排列的第一記憶胞間距，及 沿著記憶胞區域較短邊排列的第二記憶胞間距。第一記憶胞 間距對第^一 $己憶胞間距的比值係大於約2。多個η-型金氧半 (NMOS)電晶體是在ρ井區中，及多個ρ_型金氧半（pmqs)電 晶體在Ν井區中。電晶體包括主動區，主動區包括通道區， 通道區包括通道寬度。NMOS電晶體主動區的總面積佔據少 於約25%的記憶胞區域。多個内金屬介電（IMd)層覆蓋在基板 上’多個IMD層的介電常數少於約3,並包括金屬線於其中。 聚亞醢胺層覆蓋在IMD層上，聚亞醢胺層的厚度少於約2〇 微米。 根據本發明的再另一方面，提供位在一基板上之一種半 導體元件。此半導體元件包括位在基板中的SRAM元件及位 在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括位於基 板中之N井區和p井區。ν井區介於p井區的兩部分之間。 δ己憶胞區域包括ν井區和P井區。多個n-型金氧半（nm〇S) 電晶體在P井區中，且多個p_型金氧半（pM〇s)電晶體在N井 區中。電晶體包括通道區，其具有通道寬度。SRAM記憶胞 也包括第一和第二反相器。第一反相器的輸出端與第二反相 器的輸入端電性耦接，第二反相器的輸出端與第一反相器的 輸入端電性耦接。第一反相器和第二反相器包括一輸入端和 一輸出端，各反相器也包括下拉電晶體和拉昇電晶體。下拉 1277094 電晶體是多個NMOS電晶體之一，及拉昇電晶體是多個pm〇s 電晶體之一。拉昇電晶體的通道寬度對下拉電晶體的通道寬 度的比是大於約0.8。SRAM記憶胞也包括金屬層間介電（IMD) 層’ IMD層包括多個介電層並覆蓋在基板上，多個介電層的 介電常數少於約3並包括金屬線於其中。 根據本發明的另一方面，提供位在一基板上之一種半導 體元件。此半導體元件包括位在基板中的SRAM元件及位在 SRAM元件中的SRAM記憶胞。SRAM記憶胞包括N井區和 P井區，N井區是介於p井區的兩部分之間。sram記憶胞更 包括記憶胞區域、沿著記憶胞區域之較長軸排列的第一記憶 胞間距及沿著記憶胞區域較短軸排列的第二記憶胞間距。第 一記憶胞間距對第二記憶胞間距的比值係大於約2。多個n_ 型金氧半（NMOS)電晶體在P井區中，及多個型金氧半 (PMOS)電晶體在n井區中。電晶體包括通道區，通道區具通 道寬度。SRAM記憶胞也包含第一反相器和第二反相器，第 一反相器和第二反相器具有輸入端和輸出端，第一反相器的 輸出端與第二反相器的輸入端電性耦接，第二反相器的輸出 端與第一反相器的輸入端電性耦接。第一反相器和第二反相 器也包括下拉電晶體和拉昇電晶體，下拉電晶體是多個 NMOS電晶體之一，且拉昇電晶體是多個PM〇s電晶體之一。 拉昇電晶體的通道寬度對下拉電晶體的通道寬度的比值為大 於約0.8。 根據本發明的又另一方面’提供位在一基板上之一種半 導體元件。此半導體元件包括位在基板中的SRAM元件及位 1277094 在SRAM元件中的SRAM記憶胞。SRAM記憶胞包括N井區 和P井區，N井區是介於p井區的兩部分之間。記憶胞區域 包括沿著記憶胞區域較長軸排列的第一記憶胞間距，及沿著 記憶胞區域較短軸排列的第二記憶胞間距。第一記憶胞間距 對第二記憶胞間距的比值係大於約2.5。多個金屬層間介電 (IMD)層覆蓋在基板上，多個imd層的介電常數少於約3並 包括金屬線於其中。 根據本發明的又另一方面，提供位在一基板上之一種半 導體元件。此半導體元件包括位在基板中的深N井區、位在 其中之SRAM元件、位在SRAM元件中的SRAM記憶胞。 SRAM記憶胞包括N井區和P井區，n井區介於P井區的兩 部分之間，SRAM記憶胞具記憶胞區域，記憶胞區域包括N 井區和P井區，P井區佔據少於約65%的記憶胞區域。多個 η-型金氧半（NMOS)電晶體在P井區中，及多個卜型金氧半 (PMOS)電晶體在Ν井區。電晶體包括主動區，且主動區具通 道區，通道區具通道寬度。SRAM記憶胞也包含閘極結構， 且閘極結構具覆蓋在主動區上的閘介電層，閘極結構也具閘 極層’閘極層具有多個覆蓋在閘介電層上的導電閘極層。 NMOS電晶體的主動區佔據少於約25%的記憶胞區域。記憶 胞區域的第一記憶胞間距是沿著記憶胞區域的較長軸排列， 且第二記憶胞間距是沿著記憶胞區域的較短軸排列。第一記 憶胞間距對第二記憶胞間距的記憶胞間距的比值係大於約 1.8多個内金屬介電（IMD)層覆盍在基板上，多個imd層的 介電常數少於約3並包括金屬線於其中。 12 1277094 根據本發明的另一方面，提供位在一基板上之一種半導 體元件。此半導體元件包括位在基板中的SRAM元件及位在 SRAM元件中的記憶胞。記憶胞包括N井區和p井區，1^井 區介於P井區的兩部分之間。SRAM元件包括記憶胞區域， 記憶胞區域包括沿著記憶胞區域較長軸排列的第一記憶胞間 距，SRAM元件也包括沿著記憶胞區域較短軸排列的第二記 憶胞間距。第一記憶胞間距對第二記憶胞間距的記憶胞間距 比係大於約2。記憶胞包括多個n—型金氧半（NM〇s)電晶體在 P井區中和多個p-型金氧半（PMOS)電晶體在N井區中。電晶 體包括主動區，主動區包括通道區，通道區包括通道寬度， 電晶體更包括閘極結構，閘極結構包括閘介電層覆蓋在主動 區上。電晶體也包括具有多個導電閘層並覆蓋在閘介電層上 的閘極層’記憶胞也包括第一和第二反相器，第一反相器和 第二反相器包括一輸入端和一輸出端。第一反相器的輸出端 與第二反相器的輸入端電性耦接，第二反相器的輸出端與第 一反相器的輸入端電性耦接。第一反相器和第二反相器包括 一下拉電晶體和一拉昇電晶體，下拉電晶體是多個NMOS電 晶體之一，且拉昇電晶體是多個PM〇s電晶體之一。拉昇電 晶體之通道寬度對下拉電晶體之通道寬度的比為大於約〇.8。 根據本發明的另一方面，提供位在一基板上之一種半導 體元件。此半導體元件包括位在基板中的SRAM元件及位在 SRAM元件中的記憶胞。記憶胞包括n井區和p井區，記憶 胞也包括記憶胞區域，記憶胞區域包括沿著記憶胞區域橫軸 排列的第一記憶胞間距和沿著記憶胞區域縱轴排列的第二記 13 1277094 憶胞間距。第一記憶胞間距對第二記憶胞間距的記憶胞間距 的比係大於約2.5。多個内金屬介電（IMD)層覆蓋在基板上， 多個IMD層的介電常數少於約3, IMD層包括金屬線於其中。 【實施方式】 茲將目前較佳的實施例的製作和使用方法係詳述如下。 然而，應了解本發明所提供之許多可應用的發明概念，可具 體應用在廣泛不同的實例上。以下所討論的特定實施例只是 製作及使用本發明之特定方式的描述，並非用以限制本發明 的範疇。 特定而言，本發明的方法在形成六電晶體靜態隨機存取 記憶體（6T-SRAM)和八電晶體（8T-SRAM)的下文中描述。然 而，熟習此項技藝者會了解本文所描述的本發明特徵可以用 來形成其他形式的元件，諸如其他的SRAM結構和SRAM以 外的圮憶體元件。因此，本文所討論的特定實施例只是製作 及使用本發明之特定方式的描述，並非用以限制本發明的範 疇。 本發㈣-個實施例較佳為提供具有⑹淑的一個高速 SRAM元件，六個實施例詳述如下，其係描述高速、低軟錯 誤率（SER)SRAM的各種觀察角度和結構。帛】圖至第3圖係 繪示根據本發明第-實施例的高速、低咖之6t_sram記 憶胞的各種觀察角度。 ， 先參見第1圖，其顯示了坌杳斗, Γ弟一實施例之6T-SRAM記憶胞 的概圖。通常，6T-SRAM却格旳—人从 记隐胞包含第一通閘（pass-gate)電 1277094 晶體PG-l、第二通閘電晶體PG-2、第一拉昇電晶體PU-l、 第二拉昇電晶體PU-2、第一下拉電晶體PD-1和第二下拉電 晶體PD-2。 實施時，第一實施例的記憶胞形成兩個互補的節點 (complementary node)，如第 1 圖的 NODE-1 和 NODE-2。因 為NODE-1係連結在第二拉昇電晶體PU-2的閘極，且NODE-2 係連結在第一拉昇電晶體PU-1的閘極，所以儲存在各節點的 值會維持互補。例如，當NODE-1高時，第二拉昇電晶體PU-2 之PMOS會防止來自電流源的Vcc的電流流到NODE-2。相 同的，NMOS第二下拉電晶體PD-2的閘極被活化，使得任何 可能在NODE-2中的電荷接地。此外，當NODE-2低時，PMOS 第一拉昇電晶體PU-1允許電流從Vcc流到NODE-1，且NMOS 第一下拉電晶體PD-1的閘極是去活化的，防止了 NODE-1中 的電荷接地。第一通閘電晶體PG-1和第二通閘電晶體PG-2 的閘極是與字元線WL電性耦接的，以控制從記憶胞讀取資 料和寫入資料至記憶胞中。以位元線BL和互補位元線BLB 分別讀取儲存在NODE_l和NODE-2的值，位元線BL和互補 位元線BLB係與感應放大器（未顯示）電性耦接。 第2圖和第3圖是根據本發明一實施例之6T-SRAM記憶 胞的配置平面圖。特定地，第2圖顯示第一實施例之經選擇 的半導體層以及第一金屬層（Ml)。然後，會轉移到討論覆蓋 在第一個實施例之半導體層上的金屬層。覆蓋在半導體層上 的金屬層顯不在第3圖。 ⑧ 15 1277094 現在參照顯示於第2圖之第一實施例的6t_sram記憶 胞，熟習此項技藝者可識別出由覆蓋在主動區_的通道區 上之閘極802所形成的電晶體。電晶體的源極和沒極區也在 主動區800内’在通道區的相對相鄰側邊上。第2圖中的電 晶體包括形成在基板上的第—通閘電晶體ρ(Μ、第二通間電 晶體PG-2、第-拉昇電晶體ρυ]、第二拉昇電晶體ρυ_2、 第一下拉電晶體PD-卜和第二下拉電晶體pD_2。基板例如可 由主體Si、SiGe、應變_Si、S〇I、非主體si或類似物形成。 第一實施例的閘極包含多種導電材料。閘極層的厚度少於約 2000 A，較佳為少於約1〇〇〇A。閘介電層係介於閘極和主動 區之間’閘介電層的厚度少於約5〇 A，較佳為少於約2〇a。 閘介電層可以是單層結構或是包含多種介電材料的多層結 構。閘介電層中至少一層的材料較佳為Si〇2、氮化氧化物、 含氮氧化物、SiON、金屬氧化物、高介電常數之介電材料或 上述材料之組合。 如第2圖所示，第一拉昇電晶體puj和第二拉昇電晶體 PU-2各自為形成在N井270的PMOS電晶體。PMOS電晶體 PU-1和PU_2也可以在其他1^井中形成，諸如井。 熟習此項技藝者可辨識出第2圖所示的電性連接。第2 圖中的第一實施例顯示了第一拉昇電晶體PU4和第二拉昇 電晶體PU-2的源極分別經由位於M1之接觸線21〇和212， 再藉由插塞214和216與電壓源Vce電性耦接。第一拉昇電 晶體pu-i的汲極、第一下拉電晶體ΡΕΜ的汲極、第一通閘 電晶體PG-1的汲極、和第二拉昇電晶體ρυ_2及第二下拉電 1277094 晶體PD-2的閘極是藉由位於M1的記憶胞内連線22〇和插塞 221 222及223電性相接的。相似的，第二拉昇電晶體一2 的及極、下拉電晶體PD_2的汲極、第二通閘電晶體的 及極、和第一拉昇電晶體PU—丨和第一下拉電晶體pD_丨的閘 極是藉由位於Ml的記憶胞内連線224和插塞225、226及227 電性耦接的。 繼續參照第2圖所示之第一實施例的電性連接，第一下 拉電晶體PD-1的源極是藉由Vss接觸線228和插塞229與地 線Vss電性耦接。第二下拉電晶體pD_2的源極是藉由vss接 觸線230和插塞231與地線Vss電性耦接。第一通閘電晶體 PG-1的源極是藉由位元線接觸線232和插塞233與位元線bl 電性耦接。第一通閘電晶體PG4將位元線BL電性耦接至第 一拉昇電晶體PU-1汲極和第一下拉電晶體pD-丨汲極。第一 通閘電晶體PG-1的閘極是藉由M1上的WL接觸線234和插 塞235與字元線電性耦接。 進一步參照顯示於第2圖之第一實施例的電性連接，第 二通閘電晶體PG-2的源極是藉由互補位元線BLB接觸線236 和插塞237與互補位元線BLB電性耦接。相似的，第二通閘 電晶體PG_2將位元線BLB電性耦接至第二拉昇電晶體ρυ·2 的汲極和第二下拉電晶體PD_2的汲極。第二通閘電晶體pG_2 的閘極是藉由Ml上的WL接觸線238和插塞239與字元線電 性耦接。 第2圖的點線代表記憶胞26〇表面區域的邊界，記憶胞 260也可以稱為單位記憶胞26〇(unit cell 260)。應了解邊界在 ⑧ 1277094 • 完成的成品中可能並不明顯。單位記憶胞260定義了用於設 計記憶體陣列的基本建構區塊。記憶體元件典型地具或更多 / 個記憶體陣列。單位記憶胞260可以被重複任何次數（例如數 • 千次 '數百萬次、數十億、或數兆次）以產生能夠儲存多量資 料的記憶體。 如第2圖所示，第一實施例之單位記憶胞26〇的邊界具 有矩形形狀，邊界具有兩個成比例等長的較長邊和兩個成比 _ 例等長的較短邊。較佳的，單位記憶胞26〇的較長邊長度大 於單位記憶胞260較短邊長度約1.8倍。單位記憶胞260的較 長邊長度也可以是單位記憶胞260較短邊長度約2倍或更 大。較長邊對較短邊的長度比也可以稱為記憶胞間距比（cell pitch ratio)或記憶胞高寬比（ceu aSpect rati〇)。應注意第一實 施例中的閘極是沿著邊界較長邊軸排列的，也注意第一實施 例中的主動區是沿著單位記憶胞26〇的較短邊軸排列。 在第一實施例中，N井270是在單位記憶胞260中形成 的，如第2圖所示。N井270例如可以是深N井。基板較佳 ^ 是P-型基板，因而提供實質上環繞N井27〇的大型卜井，在 • p-型基板上可以形成NM0S元件。N井270是藉由在基板上 , 進行習知的卜型離子植入而形成的，使得PM0S元件可以在 N井270中形成，諸如第一拉昇電晶體和第二拉昇電晶 體 PU-2 〇 如第2圖所示，第一實施例中的NM〇s主動區包括第一 通閘電晶體PG-1、第一下拉電晶體卩仏丨、第二通閘電晶體 PG-2、和第一下拉電晶體pD-2的源極/汲極區域。在第一實 1277094 施例中，NMOS主動區包含少於約25%之單位記憶胞260的 面積，且p-井區域包含少於約65%之單位記憶胞260的面積。 第3圖是第一實施例之金屬層M1、m2、和M3的平面圖， 第一實施例的金屬層係覆蓋在第2圖所示的各層上。M3層包 括第一 Vss線310、位元線BL 320、Vcc線330、互補位元線 BLB 340和第二Vss線350。在這實施例中，M3金屬層所包 含之導線的縱軸較佳為平行於單位記憶胞260的較短邊。關 於第一 Vss線310，中介窗312將M3上的Vss線310電性麵 接到M2上的接觸線314,接觸線314藉由中介窗316電性耦 接到Ml上的接觸線228(如第2圖所示）。Ml上的接觸線228 疋電性麵接到第一下拉電晶體PD-1源極的，如上述關於第2 圖的描述。 關於位元線BL 320,中介窗322將M3上的位元線BL32〇 電性麵接到M2上的接觸線324，其再藉由中介窗326電性耦 接到Ml上的接觸線232(如第2圖所示）<ίΜι上的接觸線232 是電性耦接到第一通閘電晶體PG-i源極的，如上述關於第2 圖的描述。 關於Vcc線330,中介窗332將M3上的Vcc線33〇電性 福接到M2上的接觸線324,其再藉由中介窗似電性麵接到 ⑷上的接觸線210(如第2圖所示）βΜ1上的接觸線21〇是電 性轉接到第-拉昇電晶體㈣源極，如第2圖所示。此外， 中介窗333將M3上的Vcc接觸線33〇電性耦接到M2上的 接觸線325,其再藉由中介窗327電性輕接相】上的接觸線 1277094 二拉昇電晶體PU-2 212。Μ1上的接觸線212是電性麵接到第 的源極，如上述關於第2圖的描述。
關於互補位元線BLB 340,中介窗342將Μ3上的互補位 元線則34〇電性純iljM2上的接觸線344，其再藉由中介 ^ 346電性麵接到M1上的接觸線W上的接觸線W 疋電性麵接到第二通閘電晶體似的源極，如上述關於第2 圖的招诚。 關於第二VSS線350’中介窗352將M3jl的第二Vss線 350電性麵接到M2上的接觸線354，其再藉由中介窗祝電 性麵接到Ml上的接觸線23G，M1上的接觸線23()是電⑽ 接到第二下拉電晶體PD_2的源極，如上述關於第2圖的描述。 字元線360位於M2上，且較佳的方向為字元線縱轴平 行於單位記憶胞260的較長邊。中介窗说將字元線36〇電 t麵接到Ml上的接觸線234。接觸線234 S電性搞接到第一 2閘電晶體PG-1的閘極，如上述關於第2圖的描述。第二中 w窗364將字線360電性熬接到⑷上的接觸線238。 上的接觸線238是電性耦接到第二通閘電晶體pG_2的閘極， 如上述關於第2圖的描述。 關於第2圖’應注意記憶胞内連線22〇考口 224是顯示在 Ml上但疋從M2或M3上的任何其他組成或結構沒有連結 是接到記憶胞内連線220和224的。承上所述，記憶胞内連 線220和224是用以電性耦接各種半導體元件的。 在所描述之第二實施例中，第2圖和第4圖所示之平面 俯視圖可以組合起來形成具有低SER的高速SRAM記憶胞。 1277094 第2圖顯示第一實施例之經選擇的半導體層和第一金屬層 (Ml))))。第4圖是根據本發明的第二實施例結合M1、M2和 M3的平面圖，可與第2圖的記憶胞配置相關聯。請參照第4 圖，M3層包括第一 Vss線41〇、第二—線、和字元線 WL 430。在這個實施例中，位於厘3上導線之縱軸較佳為平 行於單位記憶胞260的較長邊。關於第一 Vss線41〇，中介窗 412將M3上的Vss線410電性耗接到M2上的接觸線414， 其再藉由中介窗416電性耦接到M1上的接觸線23〇,如上述 關於第2圖的描述βΜ1上的接觸線23()是電性麵接到第二下 拉電晶體PD-2的源極，如上述關於第2圖的描述。應注意， 在第4圖之平面圖中，中介窗412和中介窗416實質上是重 疊的’因此只顯示出一個中介窗。 關於第二Vss線420，中介窗422將M3上的vss線42〇 電性麵接到M2上的接觸線424,其再藉由中介窗似電性耗 上的接觸線228(如第2圖所示）。如上的接觸線228 :性連接到第一下拉電晶體ρΐΜ的源極，如上述關於第2圖 β描述。應注意在這個平面圖上，中介窗422和中介窗· 是實質上重疊的，所以只顯示出一個中介窗。 關於字元線WL430,中介窗432將字元線43〇電性麵接 至的ΠΓ觸線434 ’其再藉由中介窗436電性輛接到M1上 =觸線234。接觸線234是電性第—通閘電晶趙心 祕，如上述關於第2圖的描述。第二 伽電性麵接到M2上的接觸線435 :子-線 冉丹错由中介窗437電 ⑧ 21
1277094 性麵接到m上的接觸線238。接觸線238是電性麵 通問電晶體PG-2的間極，如上述關於第2圖的描述。第二 M2層包含位元線BL44〇、Vcc線45〇和互補位元線虹b 偏。。在這個實施例中，M2上的導線較佳的方向是其縱轴平 仃於早位記憶胞260較短邊。關於位元線BL44〇,中介窗 將M2上的位元線BL 44〇電性麵接到m上的接觸線攻， 其再電性輕接到第-通閘電晶體Ρ(Μ的源極，如上述關於第 2圖的描述。 關於Vcc線450,中介窗452將M2上的Vcc線45〇電性 耦接到Ml上的接觸線21〇，其再電性耦接到第一拉昇電晶體 pu-1的源極。此外，中介窗453將Vcc線45〇電性耦接到 Ml上的接觸線212，其係電性耦接到第二拉昇電晶體pu_2 的源極，如上述關於第2圖的描述。 關於互補位元線BLB 460，中介窗462將M2上的互補位 元線BLB 460電性耦接到Ml上的接觸線236。Ml上的接觸 線236電性耦接到第二通閘電晶體pG-2的源極，如上述關於 第2圖的描述。 參照第2圖，應注意記憶胞内連線220和224是顯示在 Ml上’但是M2或M3上的任何其他元件或結構沒有連接到 記憶胞内連線220和224的。承上所述，記憶胞内連線220 和224是用以電性耦接各種半導體元件的。 第5a圖和第5b圖顯示一根據本發明第三實施例的 6T-SRAM記憶胞。第5a圖顯示第三實施例之6T-SRAM記憶 (S： 22 1277094 胞500的截面圖。第三實施例的討論也包括第5b圖，其顯示 了第三實施例的下拉電晶體508的平面圖。 第5a圖顯示第三實施例的SRAM記憶胞500。基板502 較佳為主體矽基板，也可以使用其他基板，包括絕緣矽（SOI) 基板以及米勒指數為<100>或<110>的單晶矽基板。 第三實施例的η-型金氧半（NMOS)電晶體504顯示在第 5a圖，在Ρ井區506中。NMOS電晶體504位在Ν井區510 之ρ·型金氧半（PMOS)電晶體508旁邊。P井區506佔據少於 約65%的SRAM記憶胞500之記憶胞面積。NMOS電晶體 504是下拉電晶體，而PMOS電晶體508是拉昇電晶體，下 拉電晶體504和拉昇電晶體508是SRAM記憶胞中交叉耦接 反相器的一部分。N井區510和P井區506是在基板502的 深N井區512中，深N井區512包圍著位在各自的P井區506 和N井區510中之拉昇電晶體508和下拉電晶體504。位在 鄰近基板表面516的區隔之淺溝槽隔離結構514隔離了電晶 體508和504。在各電晶體508和504中的主動區518包含通 道區520(位於源極區522和汲極區524之間）。在SRAM記憶 胞500中，NMOS電晶體的主動區518佔據少於約25%的記 憶胞區域。 第5b圖顯示第5a圖中PMOS電晶體508的平面圖，其 係根據第三實施例。如第5b圖所示，PMOS電晶體508(也稱 做拉昇電晶體508)具有通道長度LPU和通道寬度WPU。 NMOS電晶體504(也在本文稱為下拉電晶體504)也具有相似 的通道長度LPD和通道寬度WPD。拉昇電晶體508的通道寬 ⑧ 23 1277094 度WPU對下拉電晶體504的通道寬度WPD的比較佳的是在 介於約0.8和約1.5之間的範圍，通道寬度比例如也可以大 於約1.5。 參照第5a圖，第三實施例的電晶體504和508各自具有 閘極結構526,各閘極結構526具有覆蓋在主動區518的通道 區520部分上的閘介電層528,在拉昇電晶體508和下拉電晶 體504中的閘介電層528的厚度Td少於約20埃（angstrom)。 閘極結構526也具有包含多層導電閘極層的閘極層530,閘極 層530是覆蓋在閘介電層528上。 在第5a圖中，實質上無硼的層間介電層（ILD) 532係覆 蓋在拉昇電晶體508和下拉電晶體504上，實質上無硼的ILD 層532例如可具有多層實質上無硼的介電層。多層内金屬介 電（IMD)層534覆蓋在基板上，多層IMD層534中的至少一 層，其介電常數少於約3。IMD層534中的介電層包圍住金 屬導線536,金屬導線536和閘極530中的導電層可具有金屬 材料，其包括但不限於（例如）W、Al、AlCu、Cu、Cu含量、 矽化物、Ti、TiSi2、Co、CoSi2、Ni、NiSi、TiN、TiW、TaN 和上述材料之組合。在其他實施例中，金屬導線536和閘極 530的導電層可包括矽。 聚亞醯胺層540覆蓋在整個SRAM記憶胞500所在的 SRAM晶片上。或者，聚亞醯胺層540可覆蓋至少一部分的 SRAM晶片或大部分的SRAM晶片。聚亞醯胺層540的厚度 Tp少於約20微米。 24 1277094 閘介電層528中的介電物質例如包括但不限於si〇N、 卟N4、Ta2〇5、Al2〇3、ΡΕ〇χ、TE〇s、含氮之氧化物氮化 氧化物、含铪的氧化物、含鈕的氧化物、含鋁的氧化物、介 電常數大於約5的介電物質及上述材料之組合。 SRAM記憶胞500是在9〇奈米半導體技術世代製造的 SRAM晶片中。或者，SRAM晶片可以是9〇奈米世代之前或 之後世代所製造的，例如包括65奈米世代和45奈米世代。 第ό圖顯示根據本發明一實施例的sram元件一部分的 平面圖。特定而言，第6圖顯示SRAM元件中SRAM陣列542 一部分平面圖。SRAM陣列542包括複數個在行和列中重複 且實質上相似的SRAM記憶胞550。細實線541顯示sRAM 陣列542中其他SRAM記憶胞550的單位記憶胞邊界。第6 圖顯示由八個SRAM記憶胞550所組成的陣列（四列和兩 行）。可以重複陣列542以產生具有任何數目之列和行的陣 列。實施例較佳包括具有至少8行和至少8列SRAM記憶胞 的SRAM陣列。作為說明的目的，第6圖右上角的sram記 憶胞550具有以虛線表示的單位記憶胞邊界，單位記憶胞邊 界内的區域是SRAM記憶胞550的記憶胞區域。單位記憶胞 邊界具有第一間距552和第二間距554，第一間距552比第二 間距554具有較大的長度。SRAM記憶胞550的高寬比是較 長間距552對較短間距554的比，SRAM記憶胞550的高寬 比是約1.8。在一描述的實施例中，SRAM陣列中的SRAM記 憶胞可具有高寬比（例如）2、2.5、和3。 25 1277094 第6圖中的SRAM陣列542包括N井區556内的p-擴散 區546和P井區558内的n•擴散區544。閘極548係覆蓋在 擴散區544和546上。在SRAM記憶胞550的單位記憶胞邊 界内’ η-擴散區544佔據少於約25%的記憶胞區域，此外，P 井區558在單位記憶胞區域550内佔據少於約65%的區域。 第7圖顯示根據本發明第四實施例的SRAM記憶胞570 之平面圖。第7圖是第四實施例的平面圖，其包括高速 6T-SRAM記憶胞57〇。運作時，高速6T_SRam記憶胞570 實質上與上述6T-SRAM記憶胞一樣運作。第7圖顯示了主動 區572、介於n井區574兩部分之間的p井區576、單位記憶 胞邊界578、多晶矽層580、插塞層582和第一金屬層Ml。 單位記憶胞邊界578是沿著X軸584和γ軸586繪製的，單 位記憶胞邊界578沿著x軸584的長度比沿著γ軸586的長 度長，單位記憶胞邊界578沿著χ軸584的長度對記憶胞邊 界578沿著γ軸586的長度的記憶胞高寬比至少是約2 5。 一些實施例可以藉由結合第7圖平面圖和其他上述的圖 來描述。第3圖所顯示的平面圖（如上述結合了 M1、Μ2、和 3)可依據本發明的—實施例用來與第7圖所述之記憶胞配 置相關聯。上述帛4 所顯示的平面圖也依據本發明一實施 例用來與第7圖所述之記憶胞配置相關聯。 第8圖和第9圖顯不依據本發明第五實施例的6t_sram 。己隐胞$ 8圖是第五實施例之雙埠8t_sram記憶胞_的 概圖第9圖疋第五實施例的雙蜂記憶胞細的記 憶胞配置圖。 26 1277094 根據第五實施例，雙埠八電晶體（8T) SRAM記憶胞660 顯示在第8圖。運作時，8T-SRAM 660實質上與6T-SRAM — 樣運作。然而，相較於6T-SRAM，第五實施例的雙埠8T SRAM 記憶胞660包括兩個埠，PORT-A和PORT-B。PORT-A包括 NMOS通閘電晶體PG-1、NMOS通閘電晶體PG-2、位元線 BLA、互補位元線BLB和字元線WL-A。PORT-B包括NMOS 通閘電晶體PG-3、NMOS通閘電晶體PG-4、位元線BLB、互 補位元線BLBB和字元線WL-B。兩位元線（即位元線A (BLA) 和位元線B (BLB))和兩互補位元線（即互補位元線A (BLAB) 和互補位元線B (BLBB))作為資料線從8T-SRAM 660讀取資 料和寫入資料到8T-SRAM 660。兩字元線（即字元線A (WL-A) 和字元線B (WL-B))控制通閘電晶體以控制讀取和寫入。 如第8圖所示，位元線BLA是電性連接到通閘元件PG-1 的源極，以及位元線BLAB是電性連接到通閘元件PG-2的源 極。在B埠，位元線BLB是電性連接到通閘元件PG_3的源 極，且位元線BLBB的源極是電性連接到通閘元件PG-4的源 極。資料位元線BLA、BLAB、BLB、和BLBB是用於資料輸 入端和輸出端，在本文總稱為8T雙埠位元線。 第9圖描述根據本發明第五實施例的雙埠8T_SRAM記憶 胞660的記憶胞配置。雙埠8T-SRAM記憶胞660包含形成在 基板上的第一通閘電晶體PG-1、第二通閘電晶體PG-2、第三 通閘電晶體PG-3、第四通閘電晶體PG-4、第一拉昇電晶體 PU-1、第二拉昇電晶體PU-2、第一下拉電晶體PD-1和第二 下拉電晶體PD-2。基板例如可以是主體Si、SiGe、應變Si、 27
(I 1277094 . SOI、非主體Si或類似物所形成者。閘極層的厚度少於約2〇〇〇 A’較佳是少於約麵A且可以是各種寬度。電晶體的間介 電層可以是單層或多層，其中至少一層較佳為包括si〇2、氮 • 化氧化物、含氮氧化物、SiON、金屬氧化物、高介電常數之 介電材料或上述材料之組合。 第9圖中的第一拉昇電晶體ρυ」和第二拉昇電晶體 較佳是形成在N井650或深N井中的PM0S電晶體，且其他 .電晶體是NMOS電晶體。第一拉昇電晶體pu- i和第二拉昇 電晶體PU-2的源極係藉由插塞614和616分別電性耦接到位 於Ml上的電壓源Vcc接觸線61〇和612。 在第9圖中，第一拉昇電晶體puq的汲極、第一下拉電 晶體PD-1的汲極、第一通閘電晶體pGq的汲極、第三通閘 電晶體PG-3的汲極、第二拉昇電晶體pu_2和第二下拉電晶 體PD-2的閘極是藉由位於Ml上的記憶胞内連線62〇(也稱為 NODE-1)和插塞621、622、623和624電性耦接。相似的， .第二拉昇電晶體PU-2的汲極、第二下拉電晶體PD_2的汲極、 第二通閘電晶體PG-2的汲極、第四通閘電晶體pg_4的汲極、 - 第一拉昇電晶體PU-1以及第一下拉電晶體pd-1的閘極是藉 ，由位於Ml的記憶胞内連線625和插塞626、627、628和629 電性耦接。 第一下拉電晶體PD-1的源極是藉由Vss接觸線630和插 塞631和632電性耦接到地線Vss;以及第二下拉電晶體pd_2 的源極是藉由Vss接觸線633和插塞634和635電性輕接到 地線Vss。第一通閘電晶體PG-丨的源極是藉由bla接觸線 28 1277094 636和插塞637電性耦接到位元線BLA。第一通閘電晶體PG-l 將位元線BLA電性耦接到第一拉昇電晶體pu-i的汲極和第 一下拉電晶體PD-1的汲極。第一通閘電晶體pg_i和第二通 閘電晶體PG-2的閘極是藉由mi上的WL-Α接觸線638和插 塞639電性耦接到字元線WL-A。第二通閘電晶體pg-2的源 極是藉由BLAB接觸線640和插塞641電性耦接到互補位元 線 BLAB 〇 如第9圖所示，第五實施例之第四通閘電晶體pG_4的源 極疋藉由BLBB接觸線642和插塞643電性麵接到互補位元 線BLBB。第四通閘電晶體PG_4將位元線BLBB電性耦接到 第二拉昇電晶體PU-2的汲極和第二下拉電晶體pd_2的汲 極。第四通閘電晶體PG_4和第三通閘電晶體pg-3的閘極是 藉由Ml上的WL-B接觸線644和插塞645電性耦接到字元線 WL-B。第二通閘電晶體pg-3的源極是藉由BLB接觸線646 和插塞647電性麵接到位元線BLB。如上所述，第三通閘電 晶體PG-3的汲極是電性耦接到第二拉昇電晶體pu_2和第二 下拉電晶體PD-2的閘極、第一拉昇電晶體的汲極、第 一下拉電晶體PD-1的汲極、第一通閘電晶體pG_ j的汲極。 拉昇電晶體PU-2閘極寬度對下拉電晶體pd-2閘極寬度 的閘極寬度比是介於約0·8和約1.5的範圍之間。拉昇電晶體 PU-1閘極寬度對下拉電晶體pod閘極寬度的閘極寬度比也 是介於約0·8和約1.5之間的範圍。 第9圖所顯示的8Τ SRAM記憶胞660是在實質上無硼的 層間介電層下。實質上無硼的ILD層較佳為包括具有一種或 29 1277094 多種實質上無硼介電材料之一層或多層實質上無硼的介電 層。實質上無硼之ILD層中的底層較佳是包括PSG材料。 在第五實施例中，IMD層覆蓋在ILD層上。多層内金屬 介電（IMD)層534覆蓋在基板上，多層IMD層中至少一層含 有多種介電材料，且其中至少一種介電材料的介電常數低於 約3。IMD層也包括8T雙埠位元線、Vss線、和Vcc線。8T 雙埠位元線、Vss線和Vcc線較佳是在同一個金屬層（例如 Μ卜M2)上，且覆蓋在8T雙埠SRAM單位記憶胞邊界上。8T 雙埠位元線被Vss線及/或Vcc線屏蔽。更特定而言，介於位 元線BLA和互補位元線BLAB之間的第一 Vss線屏蔽了位元 線BLA與互補位元線BLAB之間的耦接。一介於位元線BLB 和互補位元線BLBB之間的第二Vss線屏蔽了位元線BLB與 互補位元線BLBB之間的耦接。介於BLB線和BLA線之間的 Vcc線對BLB和BLA線提供了電性屏蔽。聚亞醯胺層覆蓋在 整個8T SRAM記憶胞660所在的SRAM晶片上，或者聚亞 醯胺層可覆蓋至少一部份SRAM晶片或大部分SRAM晶片， 聚亞醯胺層的厚度少於約20微米。 單位記憶胞邊界661圍住了第9圖所示之第五實施例的 8T雙埠SRAM記憶胞660。單位記憶胞660具有被單位記憶 胞邊界661所圍住的記憶胞區域。單位記憶胞邊界定義了用 於設計具有雙埠SRAM記憶胞660之記憶胞陣列的基本建構 區塊，可以重複雙埠SRAM記憶胞660(例如數千次、數百萬 次和數十億次）以產生更大的記憶體。第9圖中的單位記憶胞 邊界661具有兩個較長邊和兩個較短邊之矩形形狀，較佳為 1277094 單位記憶胞邊界661的較長邊長度是單位記憶胞邊界66ι較 短邊長度的約3倍或更大。在第五實施例中，電晶體的排列 是使N井65〇的縱軸和π雙埠位元線平行於單位記憶胞邊界 661的較短邊。 第9圖中的Ν井650也可以是深]^井，且是形成在單位 圮憶胞邊界661内。基板651較佳為ρ_型基板，因此可提供 實質上圍繞Ν井650之大ρ_井，NM〇s元件可以形成於卜井 中。N井650是在基板650中藉由進行習知的.型離子植入 而形成的，因此使PM0S元件於其中形成，諸如第一拉昇電 晶體PU-1和第二拉昇電晶體PU-2。 NMOS主動區（例如第一通閘電晶體pG-1、第一下拉電晶 體PD-1、第二通閘電晶體PG_2、和第二下拉電晶體pD_2的 源極/汲極區域）較佳為包含少於約25%的單位記憶胞邊界 660之中的區域，且單位記憶胞邊界66〇内的卜井區域（例如 圍繞N井650的p-型基板651)包含少於單位記憶胞邊界66〇 内總區域的約65%。 第10圖和第11圖顯示根據本發明第六實施例的 6T·SRAM ό己憶胞。第10圖是第六個實施例之雙璋8丁 記憶胞700的平面圖，第11圖是第五實施例的雙埠8t_sram 記憶胞700中金屬層Ml、M2、和M3的平面圖。
參照第10圖’顯不第六實施例的平面圖，其包括8 τ雙 埠SRAM記憶胞700。第1〇圖顯示n井區702、P井區7〇4、 p-型主動區706、11_型主動區708、閘極710、接觸712、和 Ml金屬線的平面圖，也顯示了單位記憶胞邊界714。對8T 31 1277094 雙埠SRAM記憶胞700而言，單位記憶胞邊界714的記憶胞 咼寬比係大於約3。特定而言，單位記憶胞邊界714的較長邊 比單位記憶胞邊界714的較短邊長約3倍。 為了描述的目的，顯示於第1 〇圖的第六實施例被分為寫 入部716和讀取部718。寫入部716中的元件主要是負責將資 料寫入8T雙埠SRAM記憶胞700,而讀取部718中的元件則 主要是負責從8T雙埠SRAM記憶胞700讀取資料。 第六實施例的8T雙埠SRAM記憶胞700包括在寫入部 716的兩個NMOS通閘電晶體PG-1和PG-2,和在讀取部718 的兩個NMOS讀取電晶體RT1和RT2。電晶體RT1和RT2 係以串聯電性連接的。寫入部716也包括兩個NM〇s電晶體 720和兩個PM0S電晶體722，其互相連接以形成兩個交又耦 接反相器INV1和INV2。各反相器包括拉昇pM〇s電晶體和 下拉NMOS電晶體，其係以習知的方法相連。讀取電晶體RT2 的閘極730也是反相器lNV2的閘極。讀取電晶體RT2的閘 極711疋藉由接觸713電性連接到讀取部字元線rwl。 第11圖是顯示第六實施例的8T雙埠SRAM記憶胞700 中之金屬線的平面圖。第11圖顯示M1金屬層、河2金屬層、 和M3金屬層和中介層712。讀取部718包括讀取部位元線 RBL和一讀取部字元線rWL，兩線都是在M2金屬層中。 金屬層中的兩條位元線是讀取部位元線WBL和寫入部互補 位元線WBLB。地線Vss和電源供應導線Vcc是用來屏蔽位 兀線RBL、WBL和WBLB。寫入部位元線WBl是藉由電源 供應導線Vcc的屏蔽而與寫入部互補位元線WBLB線隔開。 ⑧ 32 1277094 言買取部位元線RBL是藉由地線Vss的屏蔽而與互補位元 WBLB隔開。 一 雖然本發明的特定實施例已參照明確的實施例而詳細的 被描述，應了解本發明的範圍並不因此受限，但包括本文所 附之申請專利範圍之精神和用語的所有改變、修飾、和均等 物，舉例而言，可以使用不同排列的金屬層。因此，應了解 本發明可以延伸至其他結構和材料，所以，說明書和圖式是 被視為用於描述的目的而非用於限制的目的。 此外，本申請案的範圍並不意欲被限制到說明書中所描 述之製程、機構、製造、物質組成、方式、方法、和步驟的 特定實施例。熟習此項技藝者可以從本發明的揭露中容易的 理解現今存在的或之後發展出的製程、機構、製造、物質組 成、方式、方法、或步驟，與本文所述之相應實施例產生實 質上相同功能或得到實質上相同結果者可以根據本發明而被 使用因此，所附的申請專利範圍意欲包括這些製程、機構、 製造、物質組成、方式、方法、或步驟。 【圖式簡單說明】 為了對本發明以及其優點有更完整的了解，參照下列附 圖的相關描述： 第1圖是6T-SRAM記憶胞的概圖，其係依照本發明第一 實施例； 第2圖是6T-SRAM電晶體結構和Ml層的平面圖，其係 依照本發明第一實施例； 33 1277094 第3圖疋依照本發明第一實施例之mi、m2和M3層的 平面圖； 第4圖疋依照本發明第二實施例之Mi、M2和M3層的 平面圖； 第5a圖是本發明第三實施例之截面圖； 第5b圖疋依照第二實施例之電晶體平面圖； 第6圖是SRAM記憶胞陣列的—部分平面圖，其係依照 本發明之一實施例； 第7圖是依照第四實施例之平面圖； 第8圖是依照第五實施例之概圖； 第9圖是依照第五實施例之平面圖； 第10圖是依照第六實施例之第一平面圖；及 第11圖是依照第六實施例之第二平面圖。 【主要元件符號說明】 210 ： 接觸線 212 : 接觸線 214 ： 插塞 216 插塞 220 ： 記憶胞内連線 221 插塞 222 ： 插塞 223 插塞 224 ： 記憶胞内連線 225 插塞 226 ： 插塞 227 插塞 228 ： 接觸線 229 插塞 230 ： Vss接觸線 231 ： 插塞 34 1277094
232 :位元線接觸線 234 :字元線接觸線 236 :互補位元線接觸線 2 3 8 ·字兀線接觸線 260 :記憶胞、單位記憶胞 310:第 一^Vss 線 314 :接觸線 320 :位元線 324 :接觸線 326 :中介窗 330 : Vcc接觸線 340 :互補位元線 344 :接觸線 350 :第二 Vss 線 354 :接觸線 360 :字元線 364 :中介窗 412 :中介窗 416 :中介窗 422 :中介窗 426 :中介窗 432 :中介窗 434 :接觸線 436 :中介窗 233 :插塞 235 :插塞 237 :插塞 239 :插塞 270 : N 井 312 :中介窗 316 :中介窗 322 :中介窗 325 :接觸線 327 :中介窗 333 :中介窗 342 :中介窗 346 :中介窗 352 :中介窗 356 :中介窗 362 :中介窗 410 :第一 Vss 線 414 :接觸線 420 :第二 Vss 線 424 :接觸線 430 :字元線 433 :第二中介窗 435 :接觸線 437 :中介窗 35 1277094 440 ： 位元線 450 ： Vcc線 453 ： 中介窗 462 ： 中介窗 502 ： 基板 506 ： P井區 510 ： N井區 514 ： 淺溝槽隔離結構 518 ： NMOS電晶體主動區 522 ： 源極區 526 ： 閘極結構 530 ： 閘極層 534 ： 金屬層間介電層 540 ： 聚亞醯胺層 542 ： SRAM陣列 546 ： 擴散區 550 ： 單位記憶胞區域 554 ： 第二間距 558 ： P井區 572 ： 主動區 576 ： P井區 580 ： 多晶矽層 584 ： X軸 610 ： 電壓源Vcc接觸線
442 :中介窗 452 :中介窗 460 ··互補位元線 500 : 6T-SRAM 記憶胞 504 :下拉電晶體 508 :拉昇電晶體 512 :深N井區 5 16 :基板表面 520 :通道區 5 2 4 : >及極區 528 :閘介電層 532 :層間介電層 536 :金屬導線 541 :細實線 544 :擴散區 548 :閘極 552 :第一間距 556 : N井區 570 : SRAM記憶胞 574 : N井區 578 :單位記憶胞邊界 582 :插塞層 586 : Y 軸 612 :電壓源Vcc接觸線 ⑧ 36 1277094
614 ： 插塞 616 ： 插塞 620 ： 記憶胞内連線 621 ： 插塞 622 ： 插塞 623 ： 插塞 624 ： 插塞 625 ： 記憶胞内連線 626 ： 插塞 627 ： 插塞 628 ： 插塞 629 ： 插塞 630 ： Vss接觸線 631 ： 插塞 632 ： 插塞 633 ： Vss接觸線 634 ： 插塞 635 ： 插塞 636 ： BLA接觸線 637 ： 插塞 638 ： WL-A接觸線 639 ： 插塞 640 ： BLAB接觸線 641 ： 插塞 642 ： BLBB接觸線 643 ： 插塞 644 ： WL-B接觸線 645 ： 插塞 646 ： BLB接觸線 647 ： 插塞 650 ： N井 651 ： 基板 660 ： 雙埠8T-SRAM記憶胞661 : 單位記憶胞邊界 700 ： 雙埠8T-SRAM記憶胞702: N井區 704 ： P井區 706 ： p-型主動區 708 ： η-型主動區 710 ： 閘極 711 ： 閘極 712 ： 接觸 713 ： 接觸 714 ： 單位記憶胞邊界 716 ： 寫入部 718 ： 讀取部 720 ： NMOS電晶體 722 ： PMOS電晶體 37 1277094 730 :閘極 800 :主動區 802 :閘極
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Claims (1)

1277094 十、申請專利範圍： 1· 一種半導體元件，其包含： 一基板； 一 SRAM元件在該基板中； 一 SRAM記憶胞在該SRAM元件中，其中該SRAM記憶 胞包含： 5己憶胞區域，其包含： 沿著該記憶胞區域較長邊排列之一第一記憶胞 間距；以及 該記憶胞區域較短邊排列之一第二記憶胞間 距’其中該第一記憶胞間距對該第二記憶胞間距的比值是大 於約2 ;以及 複數個金屬層間介電層覆蓋在該基板上，該些金屬層間 介電層中之至少一層的介電常數少於、約3, i該些金屬層間介 電層含有金屬導線於其中。 2·如申％專利_帛！項所述的半導體元件，更包含一 深N井區，其中該深N井區圍繞該—Μ元件。 3·如申請專利範圍第1項所述的半導體元件，在介於該 基板和該金屬層間介電層之間更包含實質上無之—層間介 電層。 ⑧ 39 1277094 •如申凊專利範圍第1項所述的 深^ ^ 义的牛導體π件，更包含一 木以升&，其中該深Ν井區圍繞荖锋 一 A Jc rc . . M RAM元件，在介於該 基板和该金屬層間介電層之間更包 電層。 匕3 一實質上無硼的層間介 5:申請專利範圍第4項所述的半導體元件，其中該層 間Μ電層包含磷矽玻璃（PSG)層。 6.如申請專利範圍第i項所述的半導體元件，更包含覆 :在該SRAM元件上的聚亞酿胺層，其中該聚亞醢胺層的厚 度少於約20微米。 7·如申請專利範圍帛i項所述的半導體元件，其中該 SRAM記憶胞更包含·· -記憶胞區域’其包含一 ”區和一 p井區，其中該p 井區佔據少於約6 5 %的該記憶胞區域，· 複數個η-型金氧半電晶體於該p井區中，該…型金氧半 電晶體之主動區的總面積係少於約25%的該記憶胞區域·以 及 複數個P-型金氧半電晶體於該N井區中。 8·如申請專利範圍第丨項所述的半導體元件，其中該 SRAM記憶胞更包含·· -第-反相器和-第2反相器，言亥第一反相器和該第二 1277094 反相器各包含： • 一輸入端和一輸出端，其中該第一反相器之該輸出 ， 端係電性耦接到該第二反相器的該輸入端，其中該第二反相 • _ 器的该輸出端係電性耦接到該第一反相器的該輸入端； 一下拉電晶體，為該些型金氧半電晶體之一；以 及 一拉昇電晶體，為該些型金氧半電晶體之一，其 φ 中遠拉昇電晶體的通道寬度對該下拉電晶體的通道寬度的比 是大於約0.8。 9·一種半導體元件，其包含·· 一基板； 一 SRAM元件於該基板中； 一 SRAM記憶胞於該SRAM元件中，其中該SRAM記憶 胞包含： 鲁 一記憶胞區域，其包含一N井區和一P井區，其中 該P井區佔據少於約65〇/❶的該記憶胞區域； 複數個η-型金氧半電晶體於該p井區中，該卜型金 " 氧半電晶體之主動區的總面積係少於約25%的該記憶胞區 域； 複數個ρ-型金氧半電晶體於該Ν井區中；及 複數個金屬層間介電層覆蓋在該基板上，該些金屬層間 介電層中至少一層的介電常數少於約3,且該些金屬層間介電 層含有金屬導線於其中。 1277094 10·如申請專利範圍第9項所述的半導體元件，更包含 一深Ν井區’其中該深ν井區圍繞該SRAM元件，更包含實 質上無棚之一層間介電層，其介於該基板和該金屬層間介電 層之間。 1L如申請專利範圍第10項所述的半導體元件，其中該 層間介電層包含磷矽玻璃（pSG)層。 12·如申請專利範圍第9項所述的半導體元件，更包含 覆蓋在該金屬層間介電層上之一聚亞醯胺層，其中該聚亞醯 胺層的厚度少於約20微米。 13·如申請專利範圍第9項所述的半導體元件，其中該 SRAM記憶胞更包含： 一第一反相器和一第二反相器，該第一反相器和該第二 反相器各包含： 一輸入端和一輸出端，其中該第一反相器之該輸出 端係電性耦接到該第二反相器的該輸入端，其中該第二反相 器的該輸出端係電性耦接到該第一反相器的該輸入端； 一下拉電晶體，為該些N-型金氧半電晶體之一；以 及 一拉昇電晶體，為該些P-型金氧半電晶體之一，其 中該拉昇電晶體的通道寬度對該下拉電晶體的通道寬度的比 42 1277094 是大於約0.8。 14. 一種半導體元件，其包含： 一基板； 一 SRAM元件於該基板中； 八電晶體（8T)雙埠之一 SRAM記憶胞於該SRAM元件 中，其中該SRAM記憶胞包含： 一記憶胞區域，其包含 沿著該記憶胞區域較長軸排列之一第一記憶胞 間距；以及 沿著該記憶胞區域較短轴排列之一第二記憶胞 間距，其中該第一記憶胞間距對該第二記憶胞間距的比值是 大於約3 ;以及 複數個覆蓋在該基板上的金屬層間介電層，該些金屬層 間介電層中的至少一層的介電常數少於約3，且該些金屬層間 介電層含有金屬導線於其中。 15. 如f請專利範圍第14項所述的半導體元更包含 一深N井區’其中該井區圍繞該sram元件，更包含實 :上無硼的一層間介電層介於該基板和該金屬層間介電層之 間0 ⑧ 43 1277094 的厚度少於約20微米。 17·如申請專利範圍第14項所述的半導體元件，其中該 SRAM記憶胞更包含： 一記憶胞區域，其包含一 ；^井區和一 p井區，其中該p 井區佔據少於約65%的該記憶胞區域； 複數個η-型金氧半電晶體於該p井區中，該型金氧半 電晶體之主動區的總面積係少㈣25%的該記憶胞區域；以 及 複數個P-型金氧半電晶體於該N井區中。 18·如申請專利範圍第14項所述的半導體元件，其中該 SRAM記憶胞更包含： -第-反相器和-第二反相器，該第一反相器和該第二 反相器各包含： 一輸入端和一輸出端’其中該第一反相器之該輸出 端係電性浦到該第二反相器的該輸人端，其中該第二反相 器的該輸出端係電性耦接到該第一反相器的該輸入端 -下拉電晶體’為該些\_型金氧半電晶體之一；以 及 一拉昇電晶體，為該些p_型金氧半電晶體之一，其 中該拉昇電晶體的通道寬度對該下拉電晶體的通道寬度的比 是大於約0.8。 1277094 19·如申請專利範圍第14項所述的半導體元件，其中該 SRAM記憶胞更包含： 一第一通閘元件、一第二通閘元件、一第三通閘元件、 和一第四通閘元件； 一第一埠和一第二埠，該第一埠和該第二埠分別包含一 位元線和一互補位元線，其中該第一埠的位元線係電性連接 到該第一通閘元件，其中該第一埠的互補位元線係電性連接 到該第二通閘元件，其中該第二埠的位元線係電性連接到該 第一通閘元件，及其中該第二埠的互補位元線是電性連接到 該第二通閘元件；以及 一 Vss導線和一 Vcc導線，其中該Vss導線屏蔽了各位 元線分別與该第一埠和該第二埠中的互補位元線之間的耦 接，以及該第一埠中的該位元線和該第二埠中的該位元線係 被該Vcc導線所屏蔽。 2〇·如申請專利範圍第14項所述的半導體元件，其中該 SRAM記憶胞更包含： 一第一通閘元件、一第二通閘元件、一第三通閘元件、 和一第四通閘元件； 一讀取部，其包含： 一讀取部位元線； 一第一讀取電晶體； 一第二讀取電晶體，其中該第一讀取電晶體和該第 二讀取電晶體形成串聯電晶體；以及 45 1277094 一讀取部字元線，其中該第一讀取電晶體的閘極係 電性連接到該讀取部字元線； 一寫入部，其包含： 一第一反相器，其中該第二讀取電晶體的一閘極係 電性連接到該第-反相器的-輸入端閘極； 一寫入部位元線；以及 一寫入部互補位元線；以及
一 Vss導線和_ Vcc導線，其中係藉由該v⑶導線來屏 鞋：寫入邠位兀線與該寫入部互補位元線之間的耦接，以及 Vss導線來屏蔽該讀取部位元線和該 之 間的耦接。
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