JP2006140490A - 半導体チップ - Google Patents
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Abstract
【解決手段】ディープNウェル領域107中にメモリデバイスが形成される。メモリデバイスはメモリセルを含む。メモリセルは第1の記憶ノードおよび第2の記憶ノードを含む。メモリセルは、それぞれ第1の記憶ノードおよび第2の記憶ノードと電気的に結合された第1の抵抗および第2の抵抗を含む。メモリセルは、それぞれ第1の記憶ノードおよび第2の記憶ノードと電気的に結合された第1のキャパシタおよび第2のキャパシタを含む。ILD層219はメモリデバイス上に形成される。ILD層219は少なくともホウ素を含まない誘電体材料を含む。IMD層221はILD層219上に形成される。IMD層221の誘電率は3より小さい。ポリイミド(Polyimide)層240はIMD層221上に形成される。ポリイミド層の厚みは20μmより小さい。
【選択図】図8
Description
図1、図2および図4A〜図9は、第1実施形態の様々な態様および構成を示す。図1は、本発明の第1実施形態によるSRAMデバイスを示すレイアウト図である。図2は、本発明の第1実施形態によるSRAMデバイスを示す断面図である。図4A〜図5は、本発明の第1実施形態によるSRAMデバイス中のSRAMセルの電気的構成を示す。図4Aおよび図4Bは、本発明の第1実施形態による各種SRAMセルを示す回路図である。第1実施形態によるSRAMセルの電気的構成とSRAMセルの実体構造との関連性を高めるため、図5は、所定のレイアウト形状による平面図が重ねられたときのSRAMセルを示す。図6〜図9は、それぞれ本発明の第1実施形態によるSRAMセルの実体構造を示す。図6は、SRAMセルのレイアウトを示す平面図である。図7は、SRAMセルを示す斜視図である。図8および図9は、SRAMセルを示す断面図である。
図11および図12は、それぞれ第2実施形態を示す。第2実施形態は、DRAMセルアレイを有するDRAMデバイスである。図11は、第2実施形態によるDRAMセル340を示す。図12は、本発明の第2実施形態によるDRAMセル340を示す断面図である。
本発明の第3実施形態において、半導体チップは論理デバイスを少なくとも含む。論理デバイスは、CMOSトランジスタを備える機能回路であればどんな類型のものでもよい。論理デバイスは、メモリデバイスを使用していたり備えたりしていればどんな類型の半導体デバイスでもよい。論理デバイスには(これだけに限定される訳ではないが)例えばデジタル信号処理装置、マイクロ制御装置、マイクロプロセッサおよび特殊なアプリケーションの集積回路などが含まれる。論理デバイスは、いかなる類型の半導体デバイスを少なくとも含み、論理デバイスは、例えばインバータ、NANDsおよびNORsなどの不揮発性メモリ、フリップフロップ(Flip Flops)、ラッチ(Latches)およびバッファ(Buffer)などの大量のデジタルセルを含んでもよい。
本発明の第4実施形態はメモリチップを含む。SRAMデバイスは、メモリチップのシリコン基板のディープNウェル領域中に設置される。SRAMデバイスはSRAMセルアレイを含む。第4実施形態によるSRAMデバイス、ディープNウェル領域およびSRAMセルアレイは、第1実施形態(図1および図2に示す)に示すものと同じである。第4実施形態に示すそれぞれのSRAMセルは、図13に示すSRAMセル388に似ている。SRAMセル388は、記憶ノードSN1、SN2、パスゲートトランジスタPG1、PG2、プルアップトランジスタPU1、PU2およびプルダウントランジスタPD1、PD2を含む。
本発明の第5実施形態において、半導体チップはシリコン基板中に設置されるSRAMデバイスを含む。ディープNウェル領域はSRAMデバイスを囲む。SRAMデバイスは、メモリチップの基板のディープNウェル領域中に設置される。第5実施形態によるSRAMデバイス部分およびディープNウェル領域部分は、第1実施形態(図1および図2に示す)に示すものと同じである。第5実施形態によるホウ素を含まないILD層は基板上に形成される。ILD層上に形成されたIMD層は、誘電率が3よりも小さい誘電体材料を含む。ポリイミド材料はIMD層上に形成される。ポリイミド材料の厚みは20μmより小さいが、10μmよりも小さくてもよい。第5実施形態によるホウ素を含まないILD層、IMD層およびポリイミド層の部分は第1実施形態(図8に示す)に示すものと同じでもよい。
本発明の第6実施形態によるメモリチップは、シリコン基板中に設置されたSRAMデバイスを含む。SRAMデバイスは、シリコン基板のディープNウェル領域中に設置される。第6実施形態によるディープNウェル領域部分は、第1実施形態(図1および図2に示す)に示すものと同じである。ホウ素を含まないILD層は基板上に形成され、SRAMデバイス中の半導体デバイスを絶縁する。ILD層上に形成されるIMD層は、誘電率が3よりも小さい誘電体材料を含む。ポリイミド材料はIMD層上に形成される。ポリイミド材料の厚みは20μmより小さいが、10μmより小さくてもよい。第6実施形態のホウ素を含まないILD層、IMD層およびポリイミド層の部分は第1実施形態(図8に示す)に示すものと同じでもよい。
本発明の第7実施形態のSRAMチップはSRAMデバイスを備える。SRAMデバイスはSRAMセルアレイを含む。SRAMデバイスおよびSRAMセルアレイは、第1実施形態(図1および図2に示す)に示すものと同じでもよい。第7実施形態のSRAMセルは、図4A〜図7で示す第1実施形態のものと似ていてもよい。第7実施形態のSRAMセルは記憶ノードSN1、SN2、パスゲートトランジスタPG1、PG2、インバータINV1、INV2、MIMキャパシタC1、C2および抵抗R1、R2を含む。
図16に示すように、第8実施形態のSRAMデバイス100はシリコン・オン・インシュレータ115中に設置される。一般にSRAMデバイス100は、他の半導体デバイス(図示せず)とともにシリコン・オン・インシュレータ115を共用する。メモリデバイスと一緒に基板を共用する半導体デバイスは(これらだけに限定される訳ではないが)、例えばバンドギャップおよびレギュレータなどの電力分布およびレギュレータデバイス、例えばアナログおよびデジタルのPLL(Analog and Digital:PLLs)などのクロック発生および分散デバイス、異なる集積サイズ(例えば大規模集積回路(VLSI)および超大規模集積回路(ULSI))のCMOS集積回路、デジタル信号処理装置、マイクロプロセッサおよび上述のデバイスの組み合わせを含む。
本発明の第9実施形態において、半導体チップはシリコン・オン・インシュレータ中に設置されたSRAMデバイスを含む。シリコン・オン・インシュレータは、下方のシリコン基板と上方のシリコン層との間に形成される埋込み誘電体層を含む。第9実施形態のシリコン・オン・インシュレータは、第8実施形態(図16および図17に示す)に示すものと同じである。ホウ素を含まないILD層はシリコン・オン・インシュレータ上に形成され、SRAMデバイス中の半導体デバイスを絶縁する。ILD層上に形成されたIMD層は、誘電率が3よりも小さい誘電体材料を含む。第9実施形態のホウ素を含まないILD層およびIMD層は、第1実施形態(図8に示す)で示したものと同じでもよい。ポリイミド材料はIMD層上に形成される。ポリイミド材料の厚みは20μmより小さいが、10μmより小さくてもよい。第9実施形態のポリイミド材料は、第1実施形態(図8に示す)で示すポリイミド層と同じものである。
本発明の第10実施形態において、メモリデバイスはシリコン・オン・インシュレータ中に設置される。第10実施形態のシリコン・オン・インシュレータは、第8実施形態に示すものと同じである(図16および図17に示す)。第10実施形態のポリイミド材料は、メモリデバイス上に形成されることが望ましいが、SRAMデバイスの部分上に形成されてもよい。ポリイミド材料の厚みは20μmより小さいが、10μmより小さくてもよい。第10実施形態のポリイミド材料は、第1実施形態(図8に示す)で示すポリイミド層と同じものでもよい。
133b、134b、135b ゲートノード領域、134a、135a、160a ゲートノード、138 出力ノード、138a、139a、144a、342a ドレインノード、140a 出力、142a、148a、156a ノード、142b シリサイド化部分、146a、152a、158a 電極、146b、152b、158b、160b 埋込みワイヤ、148b 接続領域、156b ゲート端、202 半導体層、211 シャロートレンチ分離構造、214、304、326、354b ゲート電極、215 ゲート構造、216 ゲート誘電体層、217 スペーサ、218 チャネル領域、219 ILD層、221 IMD層、224、227、228 層、225、258、260、262、264 誘電体層、230、360 金属ワイヤ、232 バイア、235 導電層、240、362 ポリイミド層、241、370 ワイヤ、242、366 バンプパッド、243、364 厚み、244、368 バンプボール、245、367 アルミ層、301 領域、303 矢印、309、310 p型拡散領域、322、323 キャパシタ誘電体材料、340 DRAMセル、342 共用ドレイン拡散領域、342b、352b、380 n型拡散領域、346 p型ウェル、350 シリコン基板、352a ソースノード、356b 上部極板、358b 下部極板、369 誘電体材料、392 キャパシタノード、BL、BLB ビット線、C1、C2、C3 キャパシタ、INV1、INV2 インバータ、M1 金属層、PD1、PD2 プルダウントランジスタ、PG1、PG2、P3 パスゲートトランジスタ、PU1、PU2 プルアップトランジスタ、R1、R2、R2a 抵抗、R2b 抵抗部分、SN1、SN2 記憶ノード、WL ワード線、VIA12 バイア層、V1、V2、V3 電位
Claims (7)
- 基板と、
前記基板上に形成されて誘電率が3より小さく、複数の金属ワイヤを有する第1の誘電体層と、
前記第1の誘電体層上に形成され、厚みが20μmより小さいポリイミド層と、
を備えることを特徴とする半導体チップ。 - 前記基板は、ディープNウェル領域を備えることを特徴とする請求項1記載の半導体チップ。
- 前記ディープNウェル領域中に論理デバイスが設置されることを特徴とする請求項2記載の半導体チップ。
- 前記ディープNウェル領域中にSRAMデバイスが設置されることを特徴とする請求項2記載の半導体チップ。
- 前記ポリイミド層中に設けられているバンプパッドと、
前記バンプパッド上に設けられているアルミ層と、
前記アルミ層と電気的に結合されているバンプボールと、
をさらに備えることを特徴とする請求項1記載の半導体チップ。 - 前記基板と前記第1の誘電体層との間に、ホウ素を含まないILD層が形成されていることを特徴とする請求項1記載の半導体チップ。
- 前記第1の誘電体層と前記ポリイミド層との間に、アンドープ酸化物が形成されていることを特徴とする請求項1記載の半導体チップ。
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