TWI294661B - Ser immune cell structure - Google Patents
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- H01L2224/0554—External layer
- H01L2224/05599—Material
- H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
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Description
1294661 九、發明說明 【發明所屬之技術領域】 本發明是有關於一種半導體元件之系統,且特別是有關 於一種軟錯誤率免疫之晶胞結構(SER Immune Cell Structure) 〇 【先前技術】 互補式金氧半導體技術係現今製造超大型積體電路 (ULSI)之主要半導體技術。在過去幾十年,半導體結構之尺 寸的縮減已有效改善半導體晶片之速度、性能、電路密度以 及每單位作用之成本。然而,隨著互補式金氧半導體元件之 尺寸的持續縮減,而面臨相當多的挑戰。 其中一個挑戰就是軟錯誤。軟錯誤是指由於過量電荷載 子而在電路之邏輯狀態中所發生的錯誤,其中電荷載子一般 係由α粒子與宇宙射線中子所誘發。當過量電荷載子誘發於 一電路中,可能會改變邏輯值。舉例而言,一電容器或導線 之邏輯值可能從邏輯“ 〇”改變成邏輯“ Γ ,電晶體閘極可 能關閉或開啟,等等。軟錯誤發生在靜態隨機存取記憶體 (SRAM)元件或其他元件時,可造成所儲存之資料產生訛誤。 目前已進行許多嘗試來對積體電路上之過量電荷載子 及軟錯誤加以限制。其中一種嘗試包括增加錯誤修正電路系 統(Error-Correcting Circuitry ; ECC)。另一種嘗試包括降低 拉升元件(Pull Up Device)之尺寸對拉降元件(Pull Down Device)之尺寸的尺寸比例至〇·75以下,以縮減晶胞之尺 1294661 寸。然而,這些嘗試通常要求額外之電路系統、额外之處理 步驟以及增加之能量,求。這類需求可能對更健全之記2體 電路之製造與設計造成不利影響。 〜 【發明内容】 利用本發明所提供之軟錯誤率免疫之晶胞結構之較佳 實施例,可解決或防止上述與其他問題。 根據本發明之一目的,提供一種半導體晶片,包括基 材、第一介電層以及聚亞醯胺層(P〇lyimide Layer)。第一 ^ 電層位於基材上。第一介電層之介電常數約小於3。第一^ 電層包括複數個金屬導線。聚亞醯胺層位於第一介電層上。 聚亞醯胺層之厚度約小於2〇微米。 根據本發明之另一目的,提供一種半導體晶片,包括基 材、深N型井區位於基材中、邏輯元件、第一介電層以及 聚亞醯胺層。邏輯元件位於深N型井區中。第一介電層位 於邏輯元件上。第一介電層之介電常數約小於3。第一介電 層包括複數個金屬導線。聚亞醯胺層位於第一介電層上。聚 亞醯胺層之厚度約小於2〇微米。 根據本發明之又一目的,提供一種靜態隨機存取記憶體 晶片’包括基材、深N型井區位於基材中、靜態隨機存取 記憶體元件、第一介電層以及聚亞醯胺層。靜態隨機存取記 憶體元件位於深N型井區中。第一介電層位於基材上。第 一介f層之介電常數約小於3。第一介電層包括複數個金屬 導線。聚亞醯胺層位於第一介電層上。聚亞醯胺層之厚度約 1294661 小於20微米。 根據本發明之再一目的,提供一種 材、記憶體元件以及第一介電層。 _體晶片,包括基 記憶體晶胞位於記憶體元件中。心飞件位於基材中。 極(Pass Gate)元件、第二穿越閘極元件、,-穿越: (Inverter)、第二反用換流器、第一 反用換流器 電容器、第二金屬 '絕緣體-金屬電容緣體·金屬(讓) 第二储存節點。第一金屬'絕緣體-金屬電節點以及 有第-固定電壓。第二金屬,緣體_金屬電容:二具 具有第二固定電壓。第-儲存節點包括第—穿椒第一電極 源極節點、第二反用換流器之輪出丄穿極元件之 金屬電容器m第:儲存節 絕緣體- 件之源極節點、第一反用換法 弟一穿越閘極元 體·金屬電容号之楚 、爪之輪出以及第二金屬-絕緣 股鱼屬電谷态之第二電極。第一 上。第一介電層之介電常數約小於:電層位於記憶體元件 根=本發明之再—目的,提供—種半導 材、記憶體元件以及第一介雷s ^ ^ 匕括基 #产辨曰的/ 電曰。纪憶體元件位於基材中。 否己體日日胞位於記憶體元件 極元件、第二穿越間極元:V 晶括第一穿越間 、”、笛…第一反用換流器、第二反用換 二二楚自、第二電阻器、第-儲存節點以及第二儲 ,^ 之第一卽點與第一反用換流器之輸入雷 性連接。第二電阻器之第一 電 性連接。第一錯存節…:與第-反用換流器之輸入電 第二反用換流器之輪二及二一穿越間極元件之沒極節點、 搿出以及第一電阻器之第二節點。第二儲 1294661 存節點包括第二穿鉞關★ 夕仏山 1極疋件之汲極節點、第一反用換流器 元件上。第-介電芦:人:::點。第一介電層位於記憶體 複數個金屬導線/ 約小於3。第-介電層包括 -電μ本Γ月之再—目的,提供—種半導體晶片,包括第 電壓源、第二電壓湄、Α从 且右筮原基材以及記憶體元件。第一電壓源 具有苐一電位。第二電壓 美姑ψ ~ £/原具有弟二電位。記憶體元件位於 基材中。c憶體晶胞位於 第一穿相μ枚 、隐體疋件中。記憶體晶胞包括: 弟穿越閘極元件與第-空批„ α 第二反用極元件;第—反用換流器與 絕緣體-金屬電容器,丄邑一緣體-金屬電容器與第二金屬 第一電極與第一電壓; 金1絕、緣體-金屬電容器之 電容3|之第 ,、生連接,且第二金屬_絕緣體-金屬 冤谷器之第一電極與第二電壓 二電阻+ g ^ ,、電14連接,苐一電阻器與第 輸人節點# HI 4 k 與弟一反用換流器之 勒入即點電性連接’且第 流器之輸人節點電性連接;第_儲=即點與第二反用換 元件之源極節點、第_反用^ #即點包括第-穿越閘極 體:金屬電容器之第二電極以及第_電=之H屬-絕緣 及弟-健存節點包括第二穿越閘極 评-即以 用換流器之輸出、笫—^ M 午之源極卽點、第一反 以及第二電阻器之第二節點。屬電谷盗之弟二電極 根據本發明之再一目的’提供一種半 緣層上有矽(S0I)基材、複數個電晶一:片’包括絕 介電層以及聚西酼晚底 弟’丨電層、第二 及以醯私層。絕緣層上“基材包括第一半導體 1294661 層、第二半導體層、埋入式介電層以及記憶體元件。第一半 導體層鄰近絕緣層上有矽基材之上表面。第二半導體層位於 第一半導體層之下方。埋入式介電層介於至少一部分之第一 半導體層與第二半導體層之間。記憶體元件位於絕緣層上有 石夕基材中。電晶體位於絕緣層上有矽基材之上方。第一介電 層位於電晶體之上方。第二介電層位於第一介電層之上方。 聚亞醯胺層位於絕緣層上有矽基材、電晶體以及第二介電層 之上方。聚亞醯胺層之厚度約小於2〇微米。 根據本發明之再一目的,提供一種動態隨機存取記憶體 (DRAM)元件,包括電壓源、位元線導線、基材、記憶體晶 胞、不含硼之内層介電(ILD)層以及内金屬介電(IMD)層。電 壓源具有非時變(Time-invariant)電壓。記憶體晶胞位於基材 中。此記憶體晶胞包括電容器與電晶體。此電容器包括第一 電極與第二電極,其中第一電極與電壓源電性連接。電晶體 包括汲極節點與源極節點,其中汲極節點與第二電極電性連 接,且源極節點與位元線導線電性連接。不含硼之内層介電 層位於基材之上方。内金屬介電層之介電常數約小於3。内 金屬介電層包括複數個金屬導線。 為了能更佳地了解下列本發明之詳細說明,上述已相當 概略地概述本發明之特徵與技術優點。以下將描述構成本發 明之申請專利範圍之課題的本發明之其他特徵與優點。熟^ 此項技藝者應可了解的是,可易於理解以下所揭露之觀念與 特殊實施例為修飾或設計施行本發明之相同目的之其他結 構或製程的基礎。且,熟習此項技藝者亦應明瞭這樣/的等: !294661 架構不脫離如所附中請專利範圍之本發明的精神與範圍。 【實施方式】 以下將詳細討論目前之較佳實施例的製造與應用。然 、+應了解的一點是本發明提供許多可實施之發明概念, :些發明概念可以特殊背景之廣泛變化的方式來實施。所描 =之特殊實施例僅係以製造或應用本發明之特殊方法的: 述,並非用以限制本發明之範圍。 田 本發明之一說明實施例提供具有低軟錯誤率之高速記 憶體兀件。根據第一說明實施例,討論一種具有低軟錯誤率 之高速靜態隨機存取記憶體元件。關於第一實施例之靜態隨 ,存取圮憶體元件,先將概略地說明元件之實體結構。接 著,以更詳細之方式描述此靜態隨機存取記憶體元件之組 成將更具體地討論第一實施例之靜態隨機存取記憶體元件 中的六電晶體(6T)靜態隨機存取記憶體晶胞。將先提供6T 靜態隨機存取記憶體晶胞之電性架構的討論,再提供6τ靜 態隨機存取記憶體晶胞之實體結構的討論。 以下提供第一實施例之各種樣態與架構,如第1至2 圖與第4a圖至9圖所示。第i圖係繪示第一實施例之靜態 隨機存取記憶體元件之佈局圖。第2圖係繪示第一實施例之 靜態隨機存取記憶體元件之剖面圖。第4a至5圖係緣示第 一實施例之靜態隨機存取記憶體元件中之靜態隨機存取記 憶體晶胞的電性示意圖。第4a與4b圖係繪示第一實施例之 靜態隨機存取記憶體晶胞的各種示意圖。為增加第一實施例
1294661 之靜t匕機存取記憶體晶胞之電性加拔 ^ M a ^ ^ 比木構對靜態隨機存取記 IS體日日胞之實體結構 愔舻θ h 昂5圖繪示靜態隨機存取記 =胞:所選定之佈局形狀之平面視圖疊加於圖示上的 =二6至9圖係緣示第一實施例之靜態隨機存取記憶 ==體結構的各示意圖示。因此,第6圖係繪示靜態
Ik機存取記憶體晶胞 ^ ^ ^ 匕〈伸局園弟7圖係繪示靜態隨機存取 二曰曰曰胞之立體圖’且第8與9圖係繪示靜態隨機存取記 憶體曰曰胞之剖面圖。 本發明之第-說明實施例包括靜態隨機存取記憶體元 件100 %第1圖所示。帛i圖繪示出靜態隨機存取記憶體 元件100之系統程度架構中的一些功能性區塊。例證之實施 例可包括具有相似於靜態隨機存取記憶體元件100之系統 架構的任何記憶體元件,例如動態隨機存取記憶體元件。 第1圖之靜態隨機存取記憶體元件100位於混合式訊號 晶片中’其中此混合式訊號晶片形成於基材11 5之深N型 井區1 07中。值得注意的是,此混合式訊號晶片之其餘部份 並未繪示在第1圖中。靜態隨機存取記憶體元件1 00可包含 在種種半導體晶片與半導體應用中,例如在系統單晶片 (SoC)之應用上的系統中、記憶體晶片應用[例如雙列記憶體 模組(Dual Inline Memory Modules ; DIMMs)、小型雙列記模 (Small Outline Dual In-line Memory Modules ; SoDIMMs) ' 以及雙倍資料傳輸率(D〇uble Data Rate ; DDR)記憶體]。在 示範之實施例中之記憶體元件可製作在任何類型之晶圓 中。舉例而言,示範之實施例包括將記憶體元件製作在絕緣 1294661 二a與3b圖分別繪示另一示範實施例之如同 弟2圖的視圖。更特別地,第以與3b圖緣 個 深N型井區1〇7之示範實施例。第W示具有超過— 深N型井區⑽與深N型井區㈣之靜態 : 體元件⑽的佈局圖。請參照第h圖,靜態隨機存取= 體凡件⑽例如位切基材115中,而非絕緣層上有石夕基^ 中。靜態隨機存取記憶體元件1〇〇之記憶 土 Ν型井區心所圍繞。其餘之靜態隨機存取記憶體 :第…型井區107b所圍繞。第3b圖係緣示靜態隨機 存取ά己憶體元件1 〇 〇之剖面圖。 第3b圖之剖面圖係沿著第3a圖之靜態隨機存取記 几件100的3b-3b剖面線所獲得。深N型井區i〇7b與深 型井區107a分離。分離之深N型井區ma與深㈣ 職隔離記憶陣列108中之靜態隨機存取記憶體晶胞I!。 與靜態隨機存取記憶體區塊118中之電晶體113,藉以保 記憶陣列108中之靜態隨機存取記憶體晶胞112,^其不^ 從其他半導體元件(未繪示)所產生之基材雜訊的影響二文 請參照f 3a «,記憶陣歹1〇8包括數百萬個靜態 存取記憶體晶胞112。在其他示範實施例中,記憶陣列可勺 括任意數量的能儲存二元資料(例如邏輯‘ 〇,或邏輯‘ 1 L 之記憶體晶胞。在示範實施例中之記憶陣列可例如具有數千 個、數十億個或數兆個晶胞。 以上已利用TL件程級來描述第一實施例之靜態隨機存 取記憶體元件100,第一實施例之靜態隨機存取記憶體元= 13 !294661 1 〇 〇的構件將參昭箓 圖係繪示第一實二丨a至 更詳細之說明。第乜至5 靜態隨機存取態隨機存取記憶體元“。中的 符號與實體形狀之結合 J苐5圖係緣不電性 記情體曰·以連、^一實施例中靜態隨機存取 晶胞m之實體結構的討論。ά仏機存取記憶體 "2 ^常可Hit第一實施例的靜態隨機存取記憶體晶胞 i他乂晶體(6T)靜態隨機存取記憶體晶胞。在 ::不範貫施例中之其他記憶體元件包括能儲存一或多個 其他類型的晶胞,例如包括(但不限於)八電晶體叫 靜㈣機存取記憶體晶胞、十電晶體⑽)靜態隨機存取記 ㈣晶胞、十二電晶體(12Τ)靜態隨機存取記憶體晶胞、内 容定址記憶體(C A Μ)晶胞以及動態隨機存取記憶體晶胞。 熟習此項技藝者將了解在此所描述之示範實施例可在 相同示範實施例中或其他示範實施例中重複進行任意次 數。舉例而言’第4a圖之儲存節點咖2的討論將可提供孰 習此項技藝者充分知識來重複儲存節點sni之示範實施 例。然而,應該注意的一點是,這些示範實施例並不限定在 對稱之記憶體&胞’但第-示範實施例之靜態隨機存取記憶 體晶胞112通常以對稱方式表示,以利1二入 第4a圖係繪示第-實施例之靜態隨機存取記憶體晶胞 112的示意圖。第4a圖之靜態隨機存取記憶體晶胞ιΐ2至 少包括電容器C2與電阻器R2。電阻器R2具有節點148a 以及節點156a,其中節點148a與儲存節點sm電性連接, 14 1294661 節點156a與反用換流器INV2之輸入節點i33a電性 電谷器C2具有電極146a以及另一雷搞 ^ 電極15 8a,其中電極146a 與儲存節點SN2電性連接,雷搞彳Λ & 逆接電極158a與電壓源(未繪示)電 性連接。電壓源具有實質固定之電壓V2。 雖然固定電壓源可隨時間稍微變動(例如在3%、5%或 1〇%之限度内),固^電壓源通常視為不隨時間而變動。電 位V2在約Vss(例如約〇伏特)與約Vdd(例如約18伏特、 約1.5伏特或約0.8伏特)之間,具有實質固定電壓振幅。電 位V!可具有近似於電位V2之電位,然而,在示範實施例 中’電位VI與電位V2可彼此獨立。在一般應用上,舉例 而言,這兩個電位(vi與V2)幾乎相同(例如Vcc、Vss、固 定電壓)。 如第4a圖所示,穿越閘極電晶體pG2之源極節點13如 2佳是與位元線BL電性連接。穿越閘極電晶體pGi之源極 節點132較佳與位元線BLB電性連接。位元線bl及位元 線BLB與第1圖之放大/驅動區塊11〇電性連接。 請繼續參照第4a圖,穿越閘極電晶體pG2之汲極節點 144a電性連接至反用換流器INV2之輸出14〇&、電容器Q 之電極146a以及電阻器R1之節點142ae輸出14〇&/節點 142a、汲極節點144a以及電極146a之電性連接表示成一儲 存節點SN2。當字元線WL具有低電位(例如約〇伏特)時, η型金氧半導體(NMOS)的穿越閘極電晶體PG2之閘極節點 160a實質上關閉。因而幾乎消除位元線BL與儲存節點sn2 之間的電流。在此狀況下,並且適當運轉穿越閘極電晶體 15 1294661 灿’儲存節冑麗持有—電荷與儲存節點sni所持有之 電何互補並連接。舉例而言’當儲存節點SN2保持代表邏 輯 1 (例如Vdd)之電荷時,儲在# μ #储存即點SN1中則保持代表 邏輯 0 (例如Vss)之電荷。 苐4b圖係繚示第一實施例靜 J <許恶P現機存取記憶體晶胞 112的另一示意圖。在第4b圖中 口甲可更砰細地看出靜態隨 機存取記憶體晶胞H2之電性連接。反用換流器inv2位於 虛線框mV2中,此反用換流器_包括拉升電晶體pu2 以及拉降電晶體PD2。拉降電晶龄p 亨电日日體PD2與拉升電晶體PU2 各自之閘極節點134a與閘極節黜】以_ , ^ w视即點135a互相電性連接,而形 成反用換流器INV2之輸入節駄κ 即點133a。拉升電晶體PU2與 拉降電晶體PD2各自之汲極節點丨 — 即點與汲極節點139a互 相電性連接,而形成反用換流 爪窃V2之輸出節點1 3 8 0拉 升電晶體PU2之源極節點】0_ 斤極即點126a與電壓源(未繪示性連 接,此電壓源提供約Vdd之雷朽1 μ I冤位(例如約1·5伏特或约0.8 伏特),且拉降電晶體PD2之调搞铲抓,0 0 t 仏一、兩 原極即點128a與接地節點(未 緣不)電性連接,此接地節點楹 ^、 ”、占徒供約Vss之電位(例如約0伏 特)。 :加強第一實施例之靜態隨機存取記憶體晶胞ιι2之 =木:與靜態隨機存取記憶體晶胞之實體結構之間的關 阁 5圖緣7F出靜態隨機存取記憶體晶胞112之示意 ^ ^ 十面視圖噓加在靜態隨機存取記憶 體日日胞112之示意圖上。有關筮一分包 有關第一不乾實施例之實體圖像, 弟5圖所繪示之靜態隨機存 偶仔取记憶體晶胞112的示意圖與第 16 1294661 4b圖相似。然而’帛5圖將電阻器R2a描繪成具佈局形狀 之電阻部分R2b,且此電阻部分R2b位於閘極電極3〇4之 佈局形狀内。閘極電極3〇4之電阻部分R2b具有相當於第 4a與4b圖中電阻器R2a之電阻的高電阻。電阻器係以 電阻R2a之實體配置相關於其他元件的方式繪示在第$ 圖中除了具有電阻部分R2b的部分外,閘極電極304包 括連接區14 8 b與反用換流器輸入之閘極節點區^ 3 3匕。閘極 節點區133b包括反用換流器INV2之輸入節點n3a。反用 換流器INV2以虛線概略地繪示在第5圖中。反用換流器 INV2包括拉升電晶體pu2與拉降電晶體ρ〇2。 在第5圖之閘極電極3〇4的連接區148b與儲存節點 SN1電性連接。閘極電極3〇4之閘極節點區1331^係反用換 流斋INV2之輸入節點1;33a。閘極電極3〇4之閘極節點區 133b包括閘極節點區134b與閘極節點區l35b。閘極電極 304之閘極節點區134b包括拉降電晶體pD2之閘極節點 134a。閘極電極304之閘極節點區U5b包括拉升電晶體pu2 之閘極節點1 3 5 a。 閘極電極304之連接區148b與閘極電極304之反用換 流器輸入的閘極節點區133b以相對方式位於閘極電極3〇4 的電阻部分R2b之兩鄰接側上。閘極電極3〇4之電阻部分 R2b設置在閘極節點區134b之閘極端156b處。閘極電極 304之電阻部分R2b可具有高電阻率。 現在,請參照第6至9圖,以下將描述第一示範實施例 之實體結構。第6圖係靜態隨機存取記憶體晶胞之佈局圖。 17 1294661 第7圖係靜態隨機存取記憶體晶胞之立體圖。第8與9圖係 第一實施例之靜態隨機存取記憶體晶胞的剖面圖。 第6圖繪示靜態隨機存取記憶體 型井區121由P型井區119所包圍。 晶胞112之平面圖。n 位於N型井區121中 之P型擴散區309至少包括拉升電晶體pU2 °P型擴散區309 之一部分i26b包括拉升電晶體PU2之源極節點i26^p型 擴散區309之另一部分13813包括拉升電晶體pu2之汲極節 點 138a。
第6圖之P型井區119包括n型擴散區38〇,其中此^ 型擴散區380包括拉降電晶體PD2與穿越閘極電晶體 PG2。η型擴散區380亦包括部分i28b與部分13补,其中 部分128b包括拉降電晶體PD2之源極節點n8a,且部分 13 9b包括拉降電晶體pD2之汲極節點139γη型擴散區38〇 之部分130b包括穿越閘極電晶體PG2之源極節點l3〇a,η 型擴散區380之部分144b包括穿越閘極電晶體PG2之汲極 節點144a。部分139b與部分144b可共同稱為n型擴散區 3 80之共用汲極擴散區342。在共用汲極擴散區3 42中,拉 降電晶體PD2之汲極節點139a與穿越閘極電晶體pG2之汲 極節點144a電性連接。 第6圖中’閘極電極304之連接區148b與閘極節點區 13 3b受到矽化,且可包括加入閘極電極之材料,其中加入 閘極電極之材料可使連接區148b與閘極節點區133b具有低 電阻。第5、6與7圖中之斜線的加入僅係用以使圖示更為 清楚,且強調出閘極電極304之低電阻部分,即連接區l48b 18 1294661 •與閘極節點區⑴b。梦化第6圖中之閘極電極3〇4的連接 區148b,以減低閘極電極3〇4與埋入式導線15几之間的接 觸,阻。在運作期間’閘極電極3G4之連接區14此保持儲 •存節點SN1之電荷。閘極電極3〇4之石夕化的閘極節點區133b :相田於反用換流态INV2之閘極的輸入節點第6圖所 • 之閘極端156b插入閘極電;^ 3〇4之電阻部分R2b與間極 電極304之矽化的閘極節點區13扑之間。閘極端15化相當 於第钧與4b圖之電阻的節點1S6a。閘極電極3〇4之矽化 ' 的閘極節點區U3b亦包括拉降電晶體PD2之閘極節點區 134b,以及拉升電晶體PU2之閘極節點區135b。閘極電極 304之電阻部分R2b對電流有高電阻率(例如片電阻之範圍 介於約100Ω/μ2至約10,000 Ω/μ2之間),而造成具有儲存節 點SN1之閘極電極304的連接區14补與具有反用換流器 INV2之閘極輸入節點n3a的閘極電極3〇4之閘極節點區 133b間具有電位差。 第6圖之埋入式導線146b電性連接共用汲極擴散區 ® 342、擴散之部分138b以及閘極電極326之矽化部分14以, 因而形成儲存節點SN2。埋入式導線146b亦包括電容器C2 . 之電極146a。電極158a包含於埋入式導線158b中,其中 此埋入式導線158b位於埋入式導線140b上方。電容5|介電 質(未繪示)將埋入式導線158b與埋入式導線l46b分隔開。 第7圖係繪示本發明之第一示範實施例之靜態隨機存 取記憶體晶胞的立體圖。第7圖之立體圖進一步繪示出電容 i 器C2之實體結構與靜態隨機存取記憶體晶胞丨12之其他部 19 1294661 分。第7圖之圖示對應於第6圖中之區域3〇1,其係從箭頭 303所私之方向視之而得。在第7圖中,p型擴散區之 部分140b繪示在N型井區121中。部分14肋包括拉升電 晶體pui之沒極節點,即輸出14〇a,其中部分i4〇b係緣示 在第囷之左下角。埋入式導線152b係續'示在p型擴散區 31〇之部分140b的上方,並與p型擴散區31〇之部分14扑 接觸。包括儲存節點SN1之埋入式導線152b延伸跨越^^型 井區121。埋入式導線152b與閘極電極3 矽化之連接區 電性連接。埋入式導線152{?包括電容器ci之 152a。 在第7圖之左上角中,電容器C1之電極,即閘極節點 160a,亦為埋入式導線16〇b位於埋入式導線15几之上方。 電容器介電材# 322插入埋入式導線152b與埋入式導線 祕之間。閘極電極3{)4之電阻部分㈣位於閘極電極⑽ 之連接區148b與閘極節點區133b之間,其中閘極節點區 包括反用換流器mv2之輸入節點133组。 拉升電晶體PU2與部分之拉降電晶體pD2繪示在第7 圖中。埋入式導線146b電性連接p型擴散區3〇9之p型擴 月丈‘的部分138b鱼丘用、、芬极被 ,…、用及極擴散區342,其中ρ型擴散區 雷二升電晶體PU2之沒極節點138a。埋人式導線U6b 電性連接至J£用、、月托被 八用及極擴散區342與ρ型擴散區的部分 電極;=然第7圖中未纷示,但埋入式導線陶與問極 祕之1Γ—部分電性連接,如第6圖所示。埋入式導線 生連接點形成儲存節點SN2。埋入式導線14讣亦 20 1294661 包括電容器C2之電極146a。電容器C2之電極158a係埋入 式導線158b位於埋入式導線146b之上方。電容器介電材料 323插入埋入式導線i46b與埋入式導線15心之間。 第 晶胞 圖係繪示第一實施例之靜態隨機存取記憶體 ’第8圖係沿第6圖之佈 ’電容器C2形成在不含 之第一剖面圖。如第8圖所示 局圖的8-8剖面線所獲得之剖面圖 硼之内層介電層219中,且位於内金屬介電層221之複數個 低介電常數之介電層225下。在金屬_絕緣體_金屬(Mim)之 電容器C2之電極中的金屬材料較佳為鋼。在其他示範實施 例中之MIM電容器C2可例如包括其他適合之金屬材料, 例如鋁、銅合金、鋁合金、銅鋁合金、以及上述材料之組合。 在示範實施例中,將電容器形成在内層介電層219中可 獲得一些優點。將儲存節點電容器(例如在示範實施例中之 電容器C1與電容器C2)形成在不含硼之内層介電層中,有 利於消除靜態隨機存取記憶體在製造上之困難,其中這些困 難係在將儲存節點電容器形成在内金屬介電層221中時所 產生。雖然,較佳係將儲存節點MIM電容器形成在不含硼 内層介電層中,然實施例可例如包括具有任意結構或形狀且 形成於内層介電層上方之儲存節點電容器。舉例而言,在美 國專利編號第6,649,456號,題目為“軟錯誤率免除之靜熊 隨機存取記憶體晶體晶胞設計(SRAM Cell Design F()1· SQft
Error Rate Immunity)”中,提出各種儲存節點電容器結 構,包括形成在内層介電層中之儲存節點電容器以及各種形 成在内金屬介電層中之電容器結構,在此一併列入參考。 21 % 1294661 第8圖之穿越閘極電晶體Pg2與拉降電晶體PD2位於 P型井區119中。P型井區119位於深N型井區丨07中。穿 越閘極電晶體PG2與拉降電晶體ρ〇2由淺溝渠隔離結構 2 11所隔離。第8圖之内層介電層2丨9位於靜態隨機存取記 憶體晶體晶胞11 2之穿越閘極電晶體Pg2與拉降電晶體 PD2上。内層介電層219包圍形成電容器C2之埋入式導線 158b與埋入式導線146b。 第9圖係繪示靜態隨機存取記憶體晶體晶胞丨12之第二 d面圖。第9圖繪示出位於多層之内層介電層219下方之第 8圖拉降電晶體PD2的放大圖。第$圖中之拉降電晶體pD2 通常為靜態隨機存取記憶體晶體晶胞中之六電晶體的代 表。拉降電晶體PD2包括閘極結構215。閘極結構215包括 閑極”電層2 1 6及位於上方之閘極電極2 i 4,其中閘極電極 4 ’丨於對間隙壁2 1 7之間。閘極介電層2 i 6位於通道區 218上。靜態隨機存取記憶體晶體晶胞之㈣電晶體削 的閘極電極214包括多重導電層加。這些導電層235可至 少包括不同之導線材料’例如鐵、錄、多晶石夕金屬合金、銘、 致及上述材料之組合。拉降電晶M PD2之閘極介電層216 車乂佳疋小於約1GGGA之厚度Td。拉降電晶體pD2之通道區 218直接位於閘極介電展 鳧層216下,且介擴散區38〇之 没極區的部分⑽與源極區的部分㈣之間。 數乂:圖ΐ内層介電層219包括具有複數個介電材料之複 ^ S 227與層228。層227可例如包括氮化石夕、氮 礼化石夕氮化之介電質、高介電常數介電質或上述材_<& 22 1294661 曰2 7係直接位於拉降電晶體PD2之閘極結構2 1 5、主 動區218、源極區128b以及汲極區n9b上。層227之主要 目的係作為接觸㈣終止層。層224可例如包括璘石夕玻璃 (PSG)1 224係直接位於層⑵上。位於鱗石夕玻璃層上之 層228例如可至少包括其他適合之介電材料,較佳是可吸收 乳化屢中之移動離子者,或者層228可實質近似於層224。
層224、層227鱼層228 4古:js*丄人 A /、 k二層均不含硼。雖然,内層介電 層219中之所有材料為不含硼^示範實施例並不因而限於 此,且示範實施例包括具有含硼材料之内層介電層。 凊再次參照冑8圖,並繼續參照第—示範實施例,内金 屬介電層221包括複數個金屬導線23〇與介層窗η],其中 這些金屬導線230與介層f 232為複數個介電層225所包 圍。金屬導線230與介層窗232至少包括鋼與其他與銅金屬 化製程有關之材料。在其他示範實施例中,金屬導線㈣ 與介層窗232可替換地包括任何金屬材料,例如包括(但不 限於)鎮、銘、銘銅合金、銅、含銅金屬、金屬石夕化物、欽、 石夕化鈦(TiSi2广結、碎化銘(c〇Si2)、銻、石夕化錄⑼叫、氮 化鈦(TiN)、鈦鎢合金、氮化鈕(TaN)或上述材料之組合。 第8圖之内金屬介電層221中的這些介電層225二圭是 包括一或多個介電常數值小於、約3之介電材料。介電層⑵ 中之介電材料可例如包括低介電常數材料,例如氧化二或 者為空氣間p线構。内金屬介電層221之其他適當材料的例 子包括含碳氧化物以及多孔性氧化物。如同此技藝中所已 知,介電常數k亦可稱為相對介電常數 23 1294661
Permittivity) 〇 另一示範實施例係繪示在第10圖中,第1〇圖繪示出一 介層窗232與一金屬導線23〇為介電層225所包圍。第1〇 圖所示之内金屬介電層中的金屬層M1包括介電層258、介 電層260與介電層262。介層窗層VIA12包括介電層2⑷ 介電層258可例如包括適合作為敍刻終止或介電擴^組障 層之介電材料。介電層26〇可包括低介電常數或超低 材料。介電層262可例如包括介電擴散組障層或蝕 〃層丨電層258與介電層262之材料可例如包括氮化 碎、氮氧化⑦與碳化♦。介電層264可例如為低介電常數之 氧化矽。雖然,每一層介電層225可具有不同介電材料,但 内:屬介電層221中之介電層225的介電常數及/或有效介 電常數較佳是低於約3。 請參照第8圖與第—示範實施例,聚亞酿胺層鳩位於 内金屬介電層221上。直接位於内金屬介電層22ι上之亞 酿胺層240係一低應力聚亞酿胺。第8圖所示之結構可選擇 性地包含數個額外層加入在聚亞醯㈣24〇與内金 層如之間。這類額外加入之材料層可例如包括未摻雜氧化 物,例如未摻㈣玻璃(職),及/或摻雜氧化物,例如氣石夕 玻,G)。聚亞酿胺層24〇之厚度243較佳是小於約 微未。聚亞醯胺層240之厚度可選擇性地小於約ι〇微米。 聚亞醯胺層240較佳吾if + #加衫+ 罕又佳疋覆盍在整個靜態隨機存取記 體請參照第1圖)上。然而,其他示範實施例可例 如匕括具有聚亞醯胺層位於靜態隨機存取記憶體元件或靜 24 1294661 態隨機存取記憶體晶片之實質部分上的靜態隨機存取記憶 體。聚亞醯胺層240亦包括導線241,可將内金屬介電層221 之金屬導線230連接至聚亞醯胺層240中之凸塊墊242。紹 層245位於凸塊墊242上。凸塊球244與鋁層245電性連接。 凸塊球244與凸塊塾242不包括任何錯。 第一示範實施例之記憶體元件以及其他示範實施例之 兄憶體元件包括在90奈米世代科技中製造之半導體元件與 材料(例如電晶體、電容器以及導線)。其他示範實施例可例 如包括利用大於90奈米之世代的半導體製造技術所製造之 記憶體元件,且又一些半導體元件可利用小於9〇奈米世 代,例如65奈米、45奈米及更小尺寸之技術節點,的技術 來加以製作。
、示範實施例可包括一些有利特徵,而可使記憶體元件具 有增進之軟錯誤率免除以及較快之操作速度。舉例而言,電 性連接電容器至記憶體晶胞中之每_健存節點,可提供°這些 儲存節點額外m儲存節點之電容提供每—儲存節 =定量充電,而使得每-個儲存節點有—段較長時間的放 電。放電時間愈長可有效減少軟錯誤率。 有利特徵可在於電容器係形成在内層介電層中。在 二方法中,電容器係形成在低介電常數之内金屬介電 φ , ^ 人#臥"电吊數之内金屬介電層 因為在封裝期間所造成應 雜化。麸而l X〈應刀了罪度問題,而使製程複 需要儲在# ^ σ w己巴體疋件之軟錯誤免疫力, 而要储存即點電容器。藉由將電 竹电谷益形成在記憶體晶胞之内 25 1294661 層介電層中,可有效降低封裂期 又一可包含在示範實施例 罪度問通。 電層中使用低人f b 有利特徵在於,在内金屬介 冤層干使用低介電常數與超低 數介電材料來絕緣内金屬介電層::::料。使用低介電常 直中之今屬邋綠 β 金屬導線,可使包含於 知”之、訊唬傳播更快。如同熟習此技藝者所 知,快之訊號傳播可使記憶體元件能在較高速度下操作。
徵可包㈣用例如深N型井區、絕緣層上 有夕基:及上述方式之组合來提供基材隔離。在此技藝中所 已知的是’可保護電晶體使其免於遭受位於同一基材中之1 他元件所產生的基材雜訊’其中此基材具有埋入式介電層與 淺溝渠隔離結構之組合,電晶體與半導體元件設置在深N 1井區中亦可使電晶體隔離於基材雜訊。利用深N型井區 來隔離絕緣層i有⑨基材中之電晶體,較僅使用絕緣層上有 矽基材或僅使用深N型井區而言,提供了更多之電性保護, 但對一絕緣層上有矽基材來說,深N型井區並非必需。 不範實施例之在一有利特徵可包括將厚度小於約2〇微 米或選擇性地小於約10微米的聚亞醯胺層設於内金屬介電 層上。利用薄聚亞醯胺層來改善可靠度可有其優勢,而較厚 之聚亞醯胺層可能會將較大之應力加諸於低介電常數之内 金屬介電層上。 第11與12圖係繪示第二示範實施例之各種視圖。第二 示範實施例係具有動態隨機存取記憶體晶胞陣列之動態隨 機存取記憶體元件。第11圖係繪示第二實施例之動態隨機 存取記憶體晶胞340的示意圖。第12圖係繪示根據本發明 26 1294661 第二示範實施例之動態隨機存取記憶體晶胞340的剖面圖。 第11圖繪示第二實施例之動態隨機存取記憶體晶胞 340的不意圖。動態隨機存取記憶體晶胞34〇位於動態隨機 存取記憶體元件之一記憶體陣列中。應該注意的一點是,記 憶體陣列與動態隨機存取記憶體元件之其餘部分並未繪示 在第11 _中。舉例而t,動態隨機存取記憶體元件可為系 統單晶片中之動態隨機存取記憶體電路,或可為—記憶體晶 片之一部分。動態隨機存取記憶體晶胞34〇具有穿越閘極電 晶體P3 ’且此穿越閘極電晶體P3之汲極節點342a與位元 2 BL電性連接。穿越閘極電晶體P3之源極節點352a與電 谷T C3電性連接’如第11圖所示。電容器C3亦電性連接 至固定電壓源(未綠示),此固定電壓源在元件運轉期間提供 實施固定之電位V3。 、 么一第,實施例之動態隨機存取記憶體晶胞340的剖面圖 不於第12圖中。動態隨機存取記憶體晶胞可包括在Ρ型 井346中之穿越閘極電晶冑ρ3。ρ型井⑽為深ν型井區 所圍繞。深Ν型井區348位於矽基材35〇中。 第貝施例之第12圖中的穿越閘極電晶體Ρ3具有η 里,散區觸…型擴散區⑽可包括汲極節點3仏。 =擴散區342b與位元線虹接觸且電性連接。穿越間極電 :、、-P3亦具有n型擴散區娜,此n型擴散區可包 日源極節點说…型擴散區352b與MIM電容器C3接觸 且電性連接。 ^ 第12圖之穿越間極電晶體P3可包括閘極電極354b, 27 1294661 且閘極電極354b與字元線WL電性連接。Mm電容器㈡ 形成在不含硼之内層介電層219中。電容器c3具有上 356b、下極板358b以及介電材料⑽介於這兩極板之間。 内金屬介電層221可包括—或多個介電材料包圍住複數個 金屬導線360。聚亞醯胺層362位於整個動態隨機存取記憬 體元件上。聚亞醯胺層362亦可例如選擇性地位於部分之動 態隨機存取記憶體元件上,或實f上整個動態隨機存取記憶 體兀件上。聚亞醯胺層362之厚度364小於約2〇微米。聚 亞醯胺層362之厚度364可選擇性地小於約1()微米。聚亞 醯胺層362可例如包括銅或鋁導線37〇。聚亞醯胺層可 進一步包括凸塊墊366,此凸塊墊366具有鋁層367直接位 於凸塊墊366上。凸塊球368與鋁層367電性連接。 在本發明之第三示範實施例中,半導體晶片至少包括一 邏輯7L件。邏輯元件可包括任何類型之具有互補式金氧半導 電晶體的功能性電路。此邏輯元件可例如為使用或具有記憶 體元件的任何類型之半導體元件。邏輯元件之例子可例如包 括(4-不限於)數位訊號處理器、微控制器、微處理器以及特 殊應用之積體電路。雖然邏輯元件至少包括任何類型之半導 體元件,然邏輯元件可例如包括大量之數位晶胞,例如反用 換流器、NAND型快閃記憶體肖·R型❺閃記憶體等非揮 發性記憶體、正反器(Flip F丨〇ps)、閂鎖器(Latches)#及暫存 器(Buffer)。 第三示範實施例之邏輯元件位於深N型井所包圍之基 材的邛为中。第三實施例之深N型井部分可與第一實施 28 1294661 例(請例如參看第1至2圖)所示者相同。不含硼之内層介電 層位於邏輯兀件中之電晶體上。位於内層介電層上之内金屬 介電層可包括具有介電常數小於約3之介電材料。内金屬介 電層中之介電材料包圍金屬導線與介層窗。第三示範實施例 之内層介電層與内金屬介電4可與第-實施例(請參看例如 第8圖)所示者相同。
聚亞醯胺層位於内金屬彳電層上。聚亞酿胺層之厚度較 佳是小於約20微米,然、而,聚亞醯胺層之厚度亦可例如小 於約Η)微米。聚亞醯胺層可包括凸塊墊直接位於鋁層下。 凸塊球與鋁層電性連接。凸塊球與凸塊墊均不含鉛。第二八 範實施例之聚亞醢胺層可與第一實施例所示者相°同(請 例如第8圖)。 ^ w笊本货代技術製 作之半導體7G件與材料(例如電晶體、電容器以及内連 線)。其他示範實施例之製作係利用例如65奈米、卉“ 及更小尺寸世代之半導體製造技術。 不、^ 不米
本發明之第四示範實施例包括記情 U、體晶片。靜態隨機在 取記憶體元件㈣記憶^基材的m N型井 靜態隨機存取記憶體元件包括靜態隨機。 ^ ^ ^ ^ 取°己G體日日胞陣 列。第四不靶實施例之靜態隨機存取 平
J,心隐體兀件、深N 井區以及靜態隨機存取記憶體晶胞陣列可盥 —^ 示者相同(請參見例如第i至2圖)。第:::例所
w不摩巳實施例中> I 一個靜態隨機存取記憶體晶胞近似於第 一 υ圖所示之示音 中的靜態隨機存取記憶體晶胞388。靜態隨機存取記憶=晶 29 1294661 胞3 88包括儲存節點SN1與儲存節點SN2、穿越閘極電晶 體PG1與穿越閘極電晶體PG2、拉升電晶體PlJ1與拉升電 晶體PU2、以及拉降電晶體PD1與拉降電晶體PD2。 參考下列第四示範實施例之其餘描述,部分之第四實施 例近似於苐一實施例,且可與第二實施例所示者相同(請參 見例如第12圖)。第四示範實施例之靜態隨機存取記憶體元 件位於基材中。不含硼且位於基材上之内層介 個不含狀介電材料。第四實施例之内金屬介電二= 介電層上,且包括介電常數低於、約3之介電材料。聚亞酿胺 層位於内金屬介電層上。聚亞醯胺層之厚度小於約2〇微 米,且可選擇性地小於約10微米厚。聚亞醯胺層進一步包 括凸塊墊,此凸塊墊具有鋁材料層直接位於凸塊墊上。凸塊 球與銘層電性連接。凸塊塾與凸塊球均不含錯。 2發明之第五示範實施例中,半導體晶片包括靜態隨 機t取H70件位於梦基材中°深N型井區包圍靜態隨 ==體元件。靜態隨機存取記憶體元件位在記憶體晶 片之基材的珠N型井區部分中。# 機存取記憶體元件部分及深N型井列之靜悲隨 所示者相同(請參見例如第心圖井“:分可與第-實施例 之内層介電層位於基材上。位;2内圖::=實施例之不含- 層包括介電常數低於約3之介電内^電層上之内金屬介電 金屬介電層上。聚亞醯胺材料许。聚亞醯胺材料位於内 選擇性地小於約H)微米厚。第/度小於約2G微米,亦可 層介電層部分、内金屬介電層部分施例之不含爛的内 乂及聚亞醯胺材料層部分 30 1294661 •可與第一實施例所示者相同(請參見例如第8圖)。 本發明之第五示範實施例中的靜態隨機存取記憶體元 =包括靜態奴機存取記憶體晶胞39〇,如第14圖所示。此 • 靜L酼機存取θ己憶體晶胞3 90包括儲存節點1與儲存節 、 點SN2、穿越閘極電晶體pG1與穿越閘極電晶體pG2、反 用換/瓜器INV1與反用換流器INV2、以及mim電容器 與MIM電谷态C2。MIM電容器c丨與mim電容器Q分別 _ ,性連接至儲存節點SN1與儲存節點SN2。電容器C2之電 ”器蜻"、占3 92與電壓源(未繪示)電性連接,此電壓源提供電 在本發明之苐六不範實施例中,記憶體晶 機存取記憶體元件位於矽基材中。此.能靜心、|现 7丞材f此靜恶隨機存取記憶體元 件㈣石夕基材之深N型井中。第六示範實施例之深N型井 部分可與第—實施例所示者相同(嗜夂目初L够 $ A· m S A 參見例如第1與2圖)。 :3硼之内層介電層位於基材上,而絕 體元件中之半導體元件。 人^ 位於内層介電層上之内金屬介電声 數低於約3之介電材料。聚亞醯胺材料位於内: 二L=。聚亞醯胺材料之厚度小於約20微米,亦可選 擇性地小於約ig微米厚。第六示範實施例之不含 介電層部分、内金屬介電層部分以及聚亞醯胺八曰 與第一實施例所示者相同(請參見例如第8圖)/ 9 第六示範實施例之靜態隨機 晶體之靜態隨機存取記憶體晶胞4〇〇,:體=括六電 六電晶體之靜態隨機存 4 5圖所示。此 °己隐體晶胞400包括錯存節點 31 1294661 SN1與儲存節‘點SN2、穿越間極電晶冑pGi與穿越間極電 晶體PG2、反用換流器INV1與反用換流器、以及高 電阻器R1與電阻器R2。電阻器R1與電阻器R2以及反用 換流器INV1與反㈣流器INV2之下列描述可相似於第6 與7圖中第一不範實施例所示者。高電阻器R1與電阻器 R2分別電性連接至儲存節點SN2與健存節點則。反用換 流器INV1之閘極電極的非矽化部分包括電阻器^。電流 流經介於儲存節點SN2與反用換流器mvi之輸出的電阻器 反用換机器INV2之閘極電極的非矽化部分包括電阻器 R2。電流流經介於健存節點謝與反用換流器之輸 入的電阻器R2。 -發明之第七示範實施例包括具有靜態隨機存取記憶 體讀之靜態隨機存取記憶體晶片。靜態隨機存取記憶體^ 件包括靜—機存取記憶體晶胞陣列。靜態隨機存取記憶體 ,件以及靜態隨機存取記憶體晶胞陣列可與第一實施例所 請參見例如第1與2圖)°第七示範實施例之靜態 •子取5己憶體晶胞可相似於第4a至7圖中第一示範實施 :::者。第七示範實施例之靜態隨機存取記憶體晶胞包: :' ά SNl與儲存節點SN2、穿越閘極電晶體PG1與穿 :極電晶體PG2、反用換流器與反用換流請 器^電容器CM與蘭電容器C2、以及電阻器Ri與電随 %昧第七不範實施例中之靜態隨機存取記憶體元件位於舊 ^思機存取記憶體晶片之基材的$ N型井區部分中。不含 32 1294661 2内層介電層位於基材上,而絕緣靜態隨機存取記憶體元 件中之半導體元件。位於内層介電層上之内金屬介電層包括 "電吊數低於約3之介電材料。聚亞醯胺材料位於内金屬介 電層上。聚亞醯胺材料之厚度小於約20微米,亦可選擇性 地小於約10微米厚。深N型井區、不含硼的内層介電層、 内金屬介電層以及聚亞醯胺層可均與第一實施例所示者相 同(請參見例如第8圖)。 第κ知例之靜態隨機存取記憶體元件1 〇 〇繪示在第 16圖中,且位在絕緣層上有矽基材115中。一般,靜態隨 機存取記憶體元件100可與其他半導體元件(未繪示)共用絕 緣層上有矽基材115。可與一記憶體元件共用一基材之半導 體兀件的例子可包括(但不限於)能量分布與調整元件,例如 能隙與調節器;時脈產生與分散元件,例如類比與數位鎖相 迴路;不同積集尺寸(例如VLSI# ULSI)之互補式金氧半導 體積體電路;數位訊號處理器;微處理器以及上述元件之組 合0 第17圖繪示第八示範實施例之靜態隨機存取記憶體元 件1 〇〇的簡化剖面圖。第! 7圖中之剖面係沿第i 6圖之靜態 隨機存取記憶體元件100的17-17剖面線所獲得。 第17圖繪示出埋入式介電層1〇3如何位於第一實施例 之靜態隨機存取記憶體元件100下之絕緣層上有矽基材115 的一部分中。第17圖中之絕緣層上有矽基材115包括埋入 式介電層103介於半導體層202與基材材料123之間。基材 材料123與半導體層202較佳是包括矽材料。埋入式介電層 33 1294661 i〇3可選擇性地形成在基# 115之任何部&中,包括靜態产 機存取記憶體元件1〇〇所在之晶粒的實二= 層。埋入式介電層103較佳是至少包括氧化矽。其他具有埋 入式介電層之示範實施例可例如包括埋入式介電層具有= 他材料’例如氮化之氧化物或二氧化矽的氫化之物成
第16圖之靜態隨機存取記憶體元件1〇〇位於形成在絕 緣層上有矽晶圓115中之混合式訊號晶片。應該注意的一點 是,混合式訊號晶片之其餘部分並未繪示在第16圖中。靜 態隨機存取記憶體元件100可包含在各種半導體晶片與半 導體應用之任-者中,例如在系統單晶片之應用上的系、統 中、δ己憶體晶片應用(例如DIMMs、s〇DImms、以及
記憶體)。在示範實施例中之記憶體元件可製作在任何類I 之晶圓中。舉例而言,示範實施例包括將記憶體元件製作在 砷化鎵晶圓、磷化銦晶圓、矽晶圓、矽鍺晶圓、陶瓷晶圓以 及上述材料之組合中。 第16圖所示之靜態隨機存取記憶體元件1〇〇的系統級 架構可描述如下。控制器1〇2操控行解碼器1〇6、列解碼器 1〇1以及放大/驅動區塊110,以將二元資料儲存至靜態隨機 存取記憶體晶胞112’與從靜態隨機存取記憶體晶胞ιι2讀 取二元資料。第丨6圖之記憶陣列108包括以行1〇9盥列 排列之靜態隨機存取記憶體晶胞112。字元線Wl與列1〇9 上之靜態隨機存取記憶體晶胞丨12電性連接。位元線及 位元線BLB與行109上之靜態隨機存取記憶體晶胞ιΐ2電 34 1294661 性連接。 在本發明之第九+々 不靶貝軛例中,半導體晶片包括靜態隨 機存取記憶體元件位於 思 ,^ 於絕緣層上有矽基材中。絕緣層上有矽 基=括埋入:式介電層介於位在下方之石夕基材與位在上方 =石/之間°弟九不範實施例之絕緣層上有石夕基材可與第八 貝施例所示者相同(含軎姿 U多見例如第16與17圖)。不含硼之内 層介電層位於絕緣層上古 ^ ^ 上有矽基材上,而絕緣靜態隨機存取記 憶體元件中之半導騁;# , 6 R ^ α 體7。位於内層介電層上之内金屬介電 層包括介電常數低於約 丨电 之"電材料。第九示範實施例中之
不含蝴的内層介雷;IV 一 θ 乂及内金屬介電層可與第一實施例所 不者相同(請參見例如第8 圖)。聚亞醯胺材料位於内金屬介 電層上。聚亞醯胺材料 叶之厚度小於約20微米,亦可選擇性 地小於約1 〇微米厚。第 .^ 弟九不軛λ施例中之聚亞醯胺材料可 與弟一實施例中所示之| ^亞醯胺層相同(請參見例如第8 圖)。 pq# :九不耗實施例之靜態隨機存取記憶體元件包括靜能
Ik機存取記憶體晶胞39〇,筮 心 取圮情髀曰始如弟14圖所示。此靜態隨機存 取σ己隱體晶胞3 9 0句iir 十ΛΛ* ^ , 儲存郎辟SN1與儲存節點SN2、穿 越閘極電晶體PGi鱼穿魏鬥 ,、牙越閘極電晶體PG2、反用換汽哭 _與反用換流器IN 反用換w 六 以及MIM電容器C1與MIM電 合斋C2。MIM電容5| η命Χ>ΓΤΑ “斋C1與ΜΙΜ電容器C2分別電性連接 至儲存郎點SN1盘儲在銘抓。、 ”子即點SN2。電容器節點392與電壓 源(未繪不)電性連接,此 μ 坠源ki、電位V2。ΜΙΜ電容器 c 1之第一郎點與電壓一 I縻(未繪不)電性連接,此電壓源提供 35 1294661 電位νι。 在本發明之第十實施例中,記憶體元件位於絕緣層上有 矽S曰圓中第十示範實施例之絕緣層上有矽基材可與第八實 施例所不者相同(請參見例如第1 6與i 7圖)。第+實施例中 之聚亞醯胺材料較佳是位於記憶體元件上,且可選擇性地位 於部分之靜態隨機存取記憶體元件上。聚亞醯胺材料之厚度 小於約20微米’亦可選擇性地小於約ι〇微米厚。第十心 實施例中之聚亞醯胺材料部分可與第—實施例中所示之聚 亞醯胺層相同(請參見例如第8圖)。 ^ 雖然本發明及其優點已詳細描述於上,然應該了解的一 點是,可了解的-點是,在不脫離後时請專利範圍所界 之本發明之精神和範圍Μ ’當可作各種之更動、取代與潤 倚。如同另—例子,熟習此項技藝者將很容易了解,當保: :本發明之範圍内時,可變化軟錯誤率免疫之晶胞結田構:此 i:本1:案之範圍並未限定在說明書所述之製程、機器、 物質組成、手段、方法與步驟。熟習此項技藝者將可 攸本發明之揭露中輕易了解到,現存或日後發展出,: :與上述相關實施例實質相同之功能或達到實士 果的製程、機器、製造、物質組成、手段、方法,: 發:來加以利用。因此’後附申請專利範圍二欲將這 其範〇方去或步驟包含在 【圖式簡單說明】 36 1294661 為更完整地了解本發明及其優點 參照以下所附圖示,其中·· 請參考以上之描述並 第1圖係緣示依照本發明第一 隨機存取記憶體元件之佈局圖。 第2圖係繪示依照本發明第一 隨機存取記憶體元件之剖面圖。 示範實施例的一種靜態 示範實施例的一種靜態 第3 a圖係繪示具有超過一個 記憶體元件之佈局圖。 N型井區之靜態隨機存取 第3b圖係繪示沿第3a圖之外 圖 _3b剖面線所獲得之剖面 第化與4_騎是本發明之第—示範實施例之靜態隨 钱存取記憶體晶胞的各種視圖。 ί 5圖係纷不依照本發明第—示範實施例的—種靜態 二存取記憶體晶胞以所選定之佈局形狀面視圖疊加 於圖示上的示意圖。 $ 6圖係繪示依照本發明第一示範實施例的一種靜態 思幾存取記憶體晶胞之佈局圖。 ρ Α第7圖係、曰不依照本發明第一示範實施例的一種靜態 思機存取記憶體晶胞之立體圖。 第8與9圖係繪示依照本發明第一示範實施例的一種靜 、心機存取記憶體晶胞之剖面圖。 第1 〇圖係繪不本發明之一示範實施例的剖面圖。 第11圖係繪示依照本發明第二示範實施例的一種動態 思機存取記憶體晶胞之示意圖。 37 1294661 第12圖係繪示依照第11圖之第二示範實施例的一種動 態隨機存取記憶體晶胞之剖面圖。 第1 3圖係繪示依照本發明之一示範實施例的一種靜態 隨機存取記憶體晶胞之示意圖。 第14圖係繪示依照本發明之一示範實施例的一種靜態 隨機存取記憶體晶胞之不意圖。 第1 5圖係繪示依照本發明之一示範實施例的一種靜態 隨機存取記憶體晶胞之示意圖。 第1 6圖係繪示依照本發明第十示範實施例的一種靜態 隨機存取記憶體元件之佈局圖。 第1 7圖係繪示依照本發明第十示範實施例的一種靜態 隨機存取記憶體元件之剖面圖。 【主要元件符號說明】 100 : 靜態隨機存取記憶體元件 101 : 列解碼器 102 : 控制器 103 : 埋入式介電層 106 : 行解碼器 107 : 深N型井區 107a :深N型井區 107b :深N型井區 108 : 記憶陣列 109 : 行 110 : 放大/驅動區塊 111 : 列 112 : 靜態隨機存取記憶體晶胞 113 : 電晶體 115 : 基材 118 : 靜態隨機存取記憶體區塊 38 1294661
119 : P型井區 121 : 123 : 基材材料 126a 126b :部分 128a 128b :部分 130a 130b :部分 132 : 133a :輸入節點 133b 134a :閘極節點 134b 135a :閘極節點 135b 138 : 輸出節點 138a 138b :部分 139a 13 9 b :部分 140a 140b :部分 142a 142b :矽化部分 144a 144b :部分 146a 146b :埋入式導線 148a 148b :連接區 152a 152b :埋入式導線 156a 156b :閘極端 158a 158b :埋入式導線 160a 160b :埋入式導線 202 : 211 : 淺溝渠隔離結構 214 : 215 : 閘極結構 216 : 217 : 間隙壁 218 : 219 : 内層介電層 221 : N型井區 源極節點 :源極節點 :源極節點 源極節點 :閘極節點區 :閘極節點區 :閘極節點區 :汲極節點 :汲極節點 :輸出 :節點 :汲極節點 •電極 :節點 •電極 :節點 •電極 :閘極節點 半導體層 問極電極 閘極介電層 通道區 内金屬介電層 39 1294661
224 :層 227 ··層 230 :金屬導線 235 :導電層 241 :導線 243 :厚度 245 :鋁層 260 :介電層 264 :介電層 303 :箭頭 309 : p型擴散區 322 :電容器介電材料 326 :閘極電極 340 ··動態隨機存取記憶 342 :共用汲極擴散區 342b : η型擴散區 348 ··深Ν型井區 3 52a :源極節點 354b :閘極電極 3 5 8b :下極板 362 :聚亞醯胺層 366 :凸塊墊 368 :凸塊球 370 :導線 225 :介電層 228 :層 232 :介層窗 240 :聚亞醯胺層 242 :凸塊墊 244 :凸塊球 258 :介電層 262 :介電層 301 :區域 3 04 :閘極電極 3 10 : p型擴散區 323 :電容器介電材料 體晶胞 342a :汲極節點 346 : P型井 350 :矽基材 352b ·· η型擴散區 3 5 6 b :上極板 3 60 :金屬導線 364 :厚度 367 :鋁層 369 :介電材料 380 : η型擴散區 40
1294661 3 88 :靜態隨機存取記憶體晶胞 3 90 :靜態隨機存取記憶體晶胞 392 :電容器節點 400 :靜態隨機存取記憶體晶胞 BL :位元線 BLB : C1 :電容器 C2 : C3 :電容器 INV1 INV2 :反用換流器 Ml : PD1 :拉降電晶體 PD2 : PG1 ··穿越閘極電晶體 PG2 : PU1 :拉升電晶體 PU2 : P 3 :穿越閘極電晶體 R1 · R2 :電阻器 R2a : R2b :電阻部分 SN1 : SN2 :儲存節點 WL : VIA12 :介層窗層 VI : V2 :電位 V3 : :位元線 電容器 :反用換流器 金屬層 拉降電晶體 穿越閘極電晶體 拉升電晶體 電阻器 電阻器 :儲存節點 字元線 電位 電位 41
Claims (1)
- 1294661 十、申請專利範圍, 1. 一種半導體晶片,至少包括: 一基材; 一記憶體元件位於該基材中; 一記憶體晶胞位於該記憶體元件中,其中該記憶體晶胞 至少包括: 一第一穿越閘極(Pass Gate)元件與一第二穿越閘極 元件; 一第一反用換流器(Inverter)與一第二反用換流器; 一第一金屬-絕緣體_金屬(MIM)電容器與一第二金 屬-絕緣體-金屬電容器,其中該第一金屬-絕緣體-佥脣電 容器之一第一電極具有一第一固定電壓,且該第二金屬-絕緣體-金屬電容器之一第一電極具有一第二固定電壓; 一第一儲存節點,其中該第一儲存節點至少包括該 第一穿越閘極元件之一源極節點、該第二反用換流器之 一輸出以及該第一金屬-絕緣體-金屬電容器之一第二電 極;以及 一第二儲存節點,其中該第二儲存節點至少包括該 第二穿越閘極元件之一源極節點、該第一反用換流器之 一輸出以及該第二金屬-絕緣體-金屬電容器之一第二電 極;以及 一第一介電層位於該記憶體元件上,其中該第一介電層 之一介電常數小於約3。 42 !294661构修捷)正替換頁 人2·如申請專利範圍第n項所述半俨曰民甘击― N,井區包圍該記憶體跳… ^ ^ 11 # #,J 11 ®f 1 .¾ >ι ^ ^ ^ ^ —厚声:胺層位於該第一介電層上,其中該聚亞醯胺層之 予度小於約20微米。 括-5不^請專利範圍第1項所述之半導體晶片,更至少包 +3硼之介電層介於該基材與該第一介電層之間。 斤電層至少包括複數個不含硼之介電材料。 材=如申請專利範圍第1項所述之半導體晶片,其中該基 〜絕緣層上有矽(SOI)基材,且該基材至少包括: 第半導體層鄰近該絕緣層上有矽基材之一上表面; 一第二半導體層位於該第一半導體層下;以及 …一埋入式介電層介於該第一半導體層之至一分 第二半導體層之間。 八亥 43 1294661二金, 修(矣)正替換員 項所述之半導體晶片,其中該第 於該第一介電層下。 至少包括: 9· 一種半導體晶片, 一基材; 一記憶體元件位於該基材中; 至少包括: °己^體晶胞位於該記憶體元件中,其中該記憶體晶胞 第一穿越閘極元件與一第二穿越閘極元件; 一第一反用換流器與一第二反用換流器; 一第一電阻器與一第二電阻器,其中該第一電阻器 之第節點與該第一反用換流器之一輸入電性連接, 且該第二 —電阻器之一第一節點與該第二反用換流器之一 輸入電性連接; 一第一儲存節點,至少包括該第一穿越閘極元件之 一没極節點、該第二反用換流器之—输出以及該第一電 阻器之一第二節點;以及 一第二儲存節點,至少包括該第二穿越閘極元件之 一汲極節點、該第一反用換流器之—輸出以及談第二電 阻器之一第一節點;以及 一第一介電層位於該記憶體元件上,其中該第一介電層 之一介電常數小於约3,且該第一介電層包括複數個金屬導 1294661 月1修(类)正替換頁 10. 如申請專利範圍第9項所述之半導體晶片,其中一深 N型井區包圍該記憶體元件。 11. 如申請專利範圍第9項所述之半導體晶片,更至少包 括一聚亞醯胺層位於該第一介電層上,其中該?畏亞醯胺層之 一厚度小於約20微米。 12. 如申請專利範圍第11項所述之半導體晶片,其中該 # 聚亞醯胺層之該厚度為實質5微米。 ' 13.如申請專利範圍第9項所述之半導體晶片,更至少包 括一不含硼之介電層介於該基材與該第一介電層之間。 14. 一種半導體晶片,至少包括: 一第一電壓源,具有一第一電位; 一第二電壓源,具有一第二電位; • 一基材; 一記憶體元件位於該基材中;以及 一記憶體晶胞位於該記億體元件中,其中該記憶體晶胞 至少包括: 一第一穿越閘極元件與一第二穿越閘極元件; 一第一反用換流器與一第二反用換流器; 一第一金屬-絕緣體-金屬電容器與一第二金屬-絕緣 體-金屬電容器,其中該第一金屬-絕緣體-金屬電容器之 45 Α·661a电正替換頁i 弟一電極歲兮榮 兩r ' — — —,一一j 緣,人,、該弟一電壓源電性連接,且H - A鹿 緣體-金屬電交哭+ _ 伐且該弟一金屬_絕 接; "V 一弟一電極與該第二電壓源電性連 第—電阻器與一第二雷阳盟从 之—第—節點盥^ U ,…中該第一電阻器 1』與該弟一反甩換流之一 接,且該第:纽^ 之—輪入節點士i A 與該弟二反用換流器 、即點電性連接; 第一儲存節點,至少包括兮 而必 —源極節點、該第二越閘極元件之 絕緣體金屬雷一 —換机盗之一輸出、該第一金屬_ 第二節點;以及 電細及該弟-電阻器之- -源i ί二儲存節點,至少包括該第二穿越閘極元件之 絕二二該第—反用換〜 第2點電容器之一第, 匕圍該έ己憶體元件。 包括一肉Α申巧專利範圍第Μ項所述之半導體晶片,更至少 -介電a I屬電層位於該基材上,其中該内金屬介電層之 屬導線Γ小於實質3,且該内金屬介電層至少包括複數個金 461294661 17.如申請專利範圍第16項所述之半導體晶片,更至少 包括一聚亞醯胺層位於該内金屬介電曆上,其中該聚亞醯胺 層之一厚度小於實質2〇微米。 18. —種半導體晶片,至少包括: 一絕緣層上有矽基材,至少包括: 一第一半導體層鄰近該絕緣層上有矽基材之一上表 面; • 一第二半導體層位於該第一半導體層之下方; 一埋入式介電層介於該第一半導體層之至少一部分 與該第二半導體層之間;以及 一記憶體元件位於該絕緣層上有矽基材中; 複數個電晶體位於該絕緣層上有矽基材之上方; 一第一介電層位於該些電晶體之上方; 一第二介電層位於該第一介電層之上方;以及 一聚亞醯胺層位於該絕緣層上有石夕基材、該些電晶體以 _ 及該第二介電層之上方,其中該聚亞醯胺層之一厚度小於實 質20微米。 19.如申請專利範圍第18項所述之半導體晶片,其中該 第一介電層係一不含硼之内層介電層。 20.如申請專利範圍第18項所述之半導體晶片,其中該 第二介電層係一内金屬介電層,且該内金屬介電層之一介電 47 1294661 ————一一 :月1¾修_正.換员I ___ . ; ______________________ ___.___] 常數小於實質3,其中該内金屬介電層至少包括複數個金屬導 線。 21. 如申請專利範圍第18項所述之半導體晶片,其中一 記憶體晶胞位於該記憶體元件中,且該記憶體晶胞至少包括: 一第一儲存節點與一第二儲存節點; 一第一穿越閘極元件電性連揍至該第一儲存節點; 一第二穿越閘極元件電性連接至該第二儲存節點;以及 導一第一反用換流器與一第二反用換流器,其中該第一反 用換流器與該第二反用換流器均具有一輸入與一輸出。 22. 如申請專利範圍第21項所述之半導體晶片,更至少 包括: 一第一金屬-絕緣體-金屬電容器與一第二金屬-絕緣體-金屬電容器,其中該第一金屬-絕緣體·金屬電容器之一第一電 極具有一第一固定電位,且該第二金屬-絕緣體-金屬電容器之 _ 一第一電極具有一第二固定電位; 該第一儲存節點,至少包括該第一穿越閘極元件之一源 極節點、該第二反用換流器之一輸出、以及該第一金屬-絕緣 體-金屬電容器之一第二電極; 該第二儲存節點,至少包括該第二穿越閘極元件之一源 極節點、該第一反用換流器之一輸出、以及該第二金屬-絕緣 體-金屬電容器之一第二電極。 481294661 23· —種動態隨機存取記憶體(DRAM)元件,至少包括 一電壓源具有一實質非時變(Time-invariant)電壓; 一位元線導線; 一基材; 一也憶體晶胞位於該基材中,其中該記憶體晶胞至少包 括: 一電容器,至少包括一第一電極與一第二電極,其 中該第一電極與該電壓源電性連接;以及 一電晶體,至少包括一汲極節點與一源極節點,其 中该汲極節點與該第二電極電性連接,且該源極節點與 該位元線導線電性連接; 一不含银之内層介電層位於該基材之上方;以及 内金屬介電層,该内金屬介電層之一介電常數小於實 質3,其中該内金屬介電層至少包括複數個金屬導線。 24·如申請專利範圍第23項所述之動態隨機存取記憶體 鲁元件,更至少包括一聚亞醯胺層位於該内金脣介電層上,其 中該聚亞醯胺層之一厚度小於實質2〇微米。 25·如申請專利範圍第23項所述之動態随機存取記憶體 兀件,更至少包括一未摻雜之氧化物位於該内金屬介電層 上,以及一聚亞醯胺層位於該未摻雜之氧化物上,其中該聚 亞醯胺層之一厚度小於實質20微米。 49 1294661 修函正替換頁 I—力副”相供如心糾.*.‘〜我一”㈣他•咖似麻(Wwwm 26. 如申請專利範圍第23項所述之動態隨機存取記憶體 元件,其中該些金屬導線至少包括銅。 27. 如申請享利範圍第23項所述之動態隨機存取記憶體 元件,其中談些金屬導線至少包括鋁。 28/如申請專利範圍第23項所述之動態隨機存取記憶體 元件,其中該些金屬導線至少包括鎢。 29. 如申請專利範圍第23項所述之動態隨機存取記憶體 ' 元件,其中該電容器位於該内金屬介電層下。 30. 如申請專利範圍第23項所述之動態隨機存取記憶體 元件,更至少包括一快閃式記憶晶胞位於該基材中。 31. 如申請專利範圍第23項所述之動態隨機存取記憶體 • 元件,更至少包括一非揮發性記憶體位於該基材中。 32. 如申請專利範圍第23項所述之動態隨機存取記憶體 元件,更至少包括一 N型井位於該記憶體晶胞下。 50
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